JP3259479B2 - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、低消費電力ＬＳＩ技術
分野のＭＯＳ型半導体装置およびその製造方法に関す
る。

【０００２】

【従来の技術】近年、ＭＯＳ型半導体装置は低消費電力
化し且つ高速性を維持するために、電源電圧としきい値
電圧を小さくする傾向がある。また、携帯機器に用いら
れるＭＯＳ型半導体装置においては、携帯機器用の電池
の寿命を延ばすために、スタンバイリーク電流の低減が
必要不可欠である。一般に、ＭＯＳ型半導体装置は、電
源電圧を下げることにより消費電力を大幅に低減するこ
とが可能だが、速度が非常に遅くなってしまう。これを
回避するためには、しきい値電圧を低く設定してドレイ
ン飽和電流値を大きくすればよいが、このとき同時にド
レインリーク電流も増加してしまい、スタンバイリーク
電流の増加をまねく。この課題を解決する１つの手段と
しては、高速動作や、おおきな駆動力を必要とするＭＯ
Ｓトランジスタに対しては低いしきい値電圧を設定し、
高速動作や駆動力を必要としないＭＯＳトランジスタに
対しては高いしきい値電圧を設定してドレインリーク電
流を可能な限り抑制して、ＬＳＩ全体としてスタンバイ
リーク電流の増加を抑えてやればよい。このため、異な
るしきい値電圧をもつ２種類のＭＯＳ型トランジスタを
同一半導体基板内に作製することが必要となる。

【０００３】以下図面を参照しながら、上記した従来の
ＭＯＳ型半導体装置の構造例について説明する。図６は
従来のＭＯＳ型半導体装置の構造を示すものである。

【０００４】図６において、１は第１導電型の半導体基
板（ｎ型）、２は半導体基板１の一主面に形成された第
２導電型の第１高濃度ソース・ドレイン拡散層（ｐ＋
型）、４は、半導体基板１の一主面と第１高濃度ソース
・ドレイン拡散層２の側面及び低面に接触した第１導電
型の第２低濃度拡散層（ｎー型）、５は、半導体基板１
の一主面に形成した第１ゲート絶縁膜、６は、第１ゲー
ト絶縁膜５上に形成した第２導電型の第１ゲート電極
（ｐ＋型）、７は、第１ゲート電極６の側部に設けられ
た形成した薄い第１絶縁膜、８は、第１導電型の半導体
基板１と、第２導電型の第１高濃度ソース・ドレイン拡
散層２と、第２導電型の第１低濃度拡散層３と、第１導
電型の第２低濃度拡散層４と、第１ゲート絶縁膜５と、
第２導電型の第１ゲート電極６と、薄い第１絶縁膜７と
で構成された第１ＭＯＳ型トランジスタである。

【０００５】また９は、第１導電型の半導体基板１の一
主面に形成された第２導電型の第２高濃度ソース・ドレ
イン拡散層（ｐ＋型）、１１は、半導体基板１の一主面
と第２高濃度ソース・ドレイン拡散層９の側面に接触す
る第１導電型の第４低濃度拡散層（ｎ−型）、１２は、
半導体基板１の一主面に形成した第２ゲート絶縁膜、１
３は、第２ゲート絶縁膜１２上に設けられた第２導電型
の第２ゲート電極（ｐ＋型）、１４は、第２ゲート電極
１３の側部に設けられた薄い第２絶縁膜、１５は、第１
導電型の半導体基板１と、第２導電型の第２高濃度ソー
ス・ドレイン拡散層９と、第２導電型の第２低濃度拡散
層１０と、第１導電型の第３低濃度拡散層１１と、第２
ゲート絶縁膜１２と、第２導電型の第２ゲート電極１３
と、薄い第２絶縁膜１４とで構成された第２ＭＯＳ型ト
ランジスタ、１６は、素子分離絶縁膜である。

【０００６】このようなＭＯＳ型半導体装置の構造で
は、半導体基板１の表面での第２低濃度拡散層４の表面
濃度を第４低濃度拡散層１１の表面濃度よりも大きくす
ることにより、第２低濃度拡散層４を有する第１ＭＯＳ
トランジスタ８のしきい値電圧を第４低濃度拡散層１１
を有する第２ＭＯＳトランジスタ１５のしきい値電圧よ
りも高く設定することが可能である。

【０００７】このようなＭＯＳ型半導体装置の構造の製
造方法を図７に示す。まず分離領域１６を形成し、第２
ＭＯＳ型トランジスタの形成領域を覆うように選択的に
フォトレジスト１７Ｄを形成した後、燐イオンを第１ド
ーズ量でイオン注入して第１導電型の第２低濃度拡散層
４を形成する（図７（ａ）参照）。レジストマスク１７
Ｄを除去した後、レジストマスク１７Ｅを第１ＭＯＳ型
トランジスタ形成領域を覆うように選択的に形成し、燐
イオンを第２ドーズ量でイオン注入して第１導電型の第
４低濃度拡散層１１を形成する（図７（ｂ）参照）。レ
ジストマスク１７Ｅを除去後、半導体基板１を酸化して
ゲート酸化膜を形成し、さらに多結晶シリコンを選択的
に形成し第１ゲート電極６及び第２ゲート１３を形成す
る。次に酸化膜のサイドフォール７及び１４を形成した
後、ＢＦ２をイオン注入し熱処理を加えて、ゲート電極
をｐ＋型にするのと同時に、ｐ＋型の高濃度ソース・ド
レイン拡散層を形成する。このとき熱処理温度は８００
℃前後にし、ゲート電極中のボロン原子がゲート酸化膜
を介して半導体基板中へ拡散しないようにしている。

【０００８】以上のように構成された構造および製造工
程について、以下その特徴について説明する。

【０００９】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、１つの半導体基板上に２種類のしきい値
電圧を持つ２種類のＭＯＳ型半導体装置をつくると、低
いしきい値を設定するためには、低濃度拡散層のいずれ
かの濃度を下げなければならず、高濃度ソース・ドレイ
ン拡散層と低濃度拡散層の境界での第１導電型の不純物
濃度が減少するため、パンチスルー現象に起因する短チ
ャネル効果が引き起こる。したがってこれを防ぐために
新たにパンチスルー防止用の低濃度拡散層の形成が必要
になる。

【００１０】また近年の素子の微細化に伴って高濃度ソ
ース・ドレイン拡散層と半導体基板との接合深さが浅く
なっているため、パンチスルーストップ用の低濃度拡散
層をしきい値設定用の拡散層の下に形成すると基板表面
濃度も上昇してしまい、低いしきい値の設定が困難であ
るという問題点を有していた。

【００１１】本発明は上記問題点に鑑み、短チャネル特
性の劣化がなく、かつ低いしきい値電圧の設定が容易に
行え、しきい値電圧の異なる２種類のＭＯＳ型トランジ
スタを同一半導体基板上に形成するＭＯＳ型半導体装置
の構造およびその製造方法を提供するものである。

【００１２】

【課題を解決するための手段】請求項１記載のＭＯＳ型
半導体装置は、素子分離絶縁膜で分離されたしきい値電
圧の高い第１ＭＯＳ型トランジスタとしきい値電圧の低
い第２ＭＯＳトランジスタから形成している。まず第１
ＭＯＳ型トランジスタは、第１導電型の半導体基板の一
主面に第２導電型の第１高濃度ソース・ドレイン拡散層
を形成している。また、半導体基板の一主面に第２導電
型の第１低濃度拡散層を形成している。この第１低濃度
拡散層は第１高濃度ソース・ドレイン拡散層の間の半導
体基板の一主面に接触し、かつ第１高濃度ソース・ドレ
イン拡散層の側面にそれぞれ接触しない。また、第１導
電型の第２低濃度拡散層は、第１高濃度ソース・ドレイ
ン拡散層の側面および底面と第１低濃度拡散層の側面お
よび底面に接触するように形成している。また、第１高
濃度ソース・ドレイン拡散層の間の一主面に第１ゲート
絶縁膜を介して第２導電型の第１ゲート電極を設け、ゲ
ート電極の側部に薄い第１絶縁膜を設けている。

【００１３】一方、第２ＭＯＳ型トランジスタは、第１
導電型の半導体基板の一主面に第２導電型の第２高濃度
ソース・ドレイン拡散層を形成している。また、半導体
基板の一主面に第２導電型の第３低濃度拡散層を形成し
ている。この第３低濃度拡散層は、第２高濃度ソース・
ドレイン拡散層の間の半導体基板の一主面に接触し、か
つ第２高濃度ソース・ドレイン拡散層の側面にそれぞれ
接触している。また、第１導電型の第４低濃度拡散層
は、第２高濃度ソース・ドレイン拡散層の側面および底
面に接触し第３低濃度拡散層の底面に接触するように形
成している。また、第２高濃度ソース・ドレイン拡散層
の間の一主面に第２ゲート絶縁膜を介して第２導電型の
第２ゲート電極を設け、ゲート電極の側部に薄い第２絶
縁膜を設けている。

【００１４】請求項２記載のＭＯＳ型半導体装置は、素
子分離絶縁膜で分離されたしきい値電圧の高い第１ＭＯ
Ｓ型トランジスタとしきい値電圧の低い第２ＭＯＳトラ
ンジスタから形成している。まず第１ＭＯＳ型トランジ
スタは、第１導電型の半導体基板の一主面に第２導電型
の第１高濃度ソース・ドレイン拡散層を形成している。
また、半導体基板の一主面に第２導電型の第１低濃度拡
散層を形成している。この第１低濃度拡散層は第１高濃
度ソース・ドレイン拡散層の間の半導体基板の一主面に
接触し、かつ第１高濃度ソース・ドレイン拡散層の側面
にそれぞれ接触しない。また、第１導電型の第２低濃度
拡散層は、第１高濃度ソース・ドレイン拡散層の側面及
び底面と第１低濃度拡散層の側面に接触するように形成
している。また、第１高濃度ソース・ドレイン拡散層の
間の一主面に第１ゲート絶縁膜を介して第２導電型の第
１ゲート電極を設け、ゲート電極の側部に薄い第１絶縁
膜を設けている。

【００１５】一方、第２ＭＯＳ型トランジスタは、第１
導電型の半導体基板の一主面に第２導電型の第２高濃度
ソース・ドレイン拡散層を形成している。また、半導体
基板の一主面に第２導電型の第３低濃度拡散層を形成し
ている。この第３低濃度拡散層は、第２高濃度ソース・
ドレイン拡散層の間の半導体基板の一主面に接触し、か
つ第２高濃度ソース・ドレイン拡散層の側面にそれぞれ
接触している。また、第１導電型の第４低濃度拡散層
は、第２高濃度ソース・ドレイン拡散層の側面および底
面に接触し第３低濃度拡散層の底面に接触するように形
成している。また、第２高濃度ソース・ドレイン拡散層
の間の一主面に第２ゲート絶縁膜を介して第２導電型の
第２ゲート電極を設け、ゲート電極の側部に薄い第２絶
縁膜を設けている。

【００１６】請求項３記載のＭＯＳ型半導体装置の製造
方法は、第１導電型の半導体基板の一主面に素子分離絶
縁膜を形成し、第１導電型の不純物をイオン注入して自
己整合的に第１導電型の第２低濃度拡散層及び第４低濃
度拡散層を形成する。次に、ゲート絶縁膜を形成し、こ
のゲート絶縁膜の上部に選択的に多結晶シリコン膜から
なる第１ゲート電極および第２ゲート電極を形成する。
次に、半導体基板全面に絶縁膜を堆積した後、異方性エ
ッチングにより第１ゲート電極および第２ゲート電極の
側面を覆う状態に自己整合的に絶縁膜を残す。この第１
ゲート電極と第２ゲート電極を含む半導体基板表面に第
２導電型の不純物を第１イオン注入した後、第２ゲート
電極を含む半導体基板表面に選択的に第２導電型の不純
物を第２イオン注入する。次に、第１ゲート電極および
第２ゲート電極中にイオン注入された第２導電型の不純
物をゲート絶縁膜を介して第１導電型の半導体基板へ熱
拡散させてゲート絶縁膜下の半導体基板に第２導電型の
第１低濃度拡散層および第３低濃度拡散層を形成すると
ともに、前記第１低濃度拡散層および第３低濃度拡散層
の外側において半導体基板の一主面に第２導電型の第１
高濃度ソース・ドレイン拡散層および第２高濃度ソース
・ドレイン拡散層を形成する。

【００１７】請求項４記載のＭＯＳ型半導体装置の製造
方法は、第１導電型の半導体基板の一主面に素子分離絶
縁膜を形成し、第１導電型の不純物をイオン注入して自
己整合的に第１導電型の第２低濃度拡散層及び第４低濃
度拡散層を形成する。次に、ゲート絶縁膜を形成し、ゲ
ート絶縁膜の上部に選択的に多結晶シリコン膜からなる
第１ゲート電極と第２ゲート電極を形成する。次に、第
２ＭＯＳ型トランジスタを形成する領域を覆うように選
択的に窒化膜を形成後、第１ゲート電極を含む半導体基
板１を酸化する。次に、窒化膜を除去後、第１ゲート電
極と第２ゲート電極を含む半導体基板表面に第１絶縁膜
を形成した後、異方性エッチグによりゲート電極の側面
を覆う状態に自己整合的に残した後、第１ゲート電極と
第２ゲート電極を含む半導体基板表面に第２導電型の不
純物をイオン注入する。次に、第１ゲート電極と第２ゲ
ート電極中にイオン注入された第２導電型の不純物を前
記ゲート絶縁膜を介して前記第１導電型の半導体基板へ
熱拡散させてゲート絶縁膜下の半導体基板に第２導電型
の第１低濃度拡散層３と第３低濃度拡散層１０を形成す
るとともに、第１低濃度拡散層と第３低濃度拡散層の外
側において半導体基板の一主面に第２導電型の第１高濃
度ソース・ドレイン拡散層と第２高濃度ソース・ドレイ
ン拡散層を形成する請求項５記載のＭＯＳ型半導体装置
の製造方法は、第１導電型の半導体基板の一主面に素子
分離絶縁膜を形成し、第１ＭＯＳ型トランジスタの形成
領域を覆うように選択的にフォトレジストを形成した
後、第１導電型の不純物を選択的にイオン注入して第１
導電型の第４低濃度拡散層を形成する。次に、ゲート絶
縁膜を形成し、ゲート絶縁膜の上部に選択的に多結晶シ
リコン膜からなる第１ゲート電極と第２ゲート電極を形
成する。次に、第２ＭＯＳ型トランジスタの形成領域を
覆うように選択的にフォトレジストを形成した後、第１
ゲート電極を含む半導体基板表面に選択的かつ自己整合
的に第１導電型の不純物をイオン注入して半導体基板の
一主面に第１導電型の第２低濃度拡散層を形成する。次
に、フォトレジストを除去後、第１ゲート電極と第２ゲ
ート電極を含む半導体基板全面に絶縁膜を堆積した後、
異方性エッチングによりゲート電極の側面を覆う状態に
自己整合的に絶縁膜を残す。次に、第１ゲート電極と第
２ゲート電極と絶縁膜を含む半導体基板表面に第２導電
型の不純物をイオン注入する。次に、第１ゲート電極と
第２ゲート電極中にイオン注入された第２導電型の不純
物をゲート絶縁膜を介して第１導電型の半導体基板へ熱
拡散させて前記ゲート絶縁膜下の前記半導体基板の一主
面に第２導電型の第１低濃度拡散層および第３低濃度拡
散層を形成するとともに、前記第１低濃度拡散層および
第３低濃度拡散層の外側において前記半導体基板の一主
面に第２導電型の第１高濃度ソース・ドレイン拡散層と
第２高濃度拡散層を形成する。

【００１８】

【作用】本発明は、上記した構成によって、第２導電型
の高濃度ソース・ドレイン拡散層とソース・ドレイン間
に設けた第２導電型の低濃度拡散層との接触の有無によ
って、しきい値電圧の異なる２種類のＭＯＳ型トランジ
スタを同一半導体基板内に作成することができる。一般
に表面チャネル型のトランジスタのしきい値電圧は、ゲ
ート酸化膜下でチャネルが形成される半導体基板表面の
第１導電型の濃度が高い程大きいので、第２導電型の高
濃度ソース・ドレイン拡散層と第２導電型の低濃度拡散
層が接触せずそのあいだに第１導電型の半導体基板が存
在するＭＯＳ型トランジスタのしきい値電圧の方が、第
２導電型の高濃度ソース・ドレイン拡散層と第２導電型
の低濃度拡散層が接触があり表面に第１導電型層が存在
しないＭＯＳ型トランジスタのしきい値よりも大きい。
２種類のＭＯＳ型トランジスタのしきい値電圧の違い
は、第２導電型の低濃度拡散層と第２導電型の高濃度ソ
ース・ドレイン拡散層間の距離が大きい程、また第２導
電型の第１低濃度拡散層と第３低濃度拡散層の基板表面
濃度の差が大きい程大きくすることができる。

【００１９】また本発明のＭＯＳ型トランジスタにおい
ては、表面に形成される第２導電型の低濃度拡散層が非
常に浅いため、高濃度ソース・ドレイン拡散層の接合深
さ近辺の第１導電型の基板濃度は、第２導電型拡散層の
濃度の影響を受けない。したがって、十分にパンチスル
ー耐圧を持ち短チャネル効果を抑制するように第１導電
型拡散層の濃度を設定しておけば、しきい値電圧をほぼ
短チャネル効果とは独立に設計することが可能である。

【００２０】一方、製造方法によれば、多結晶シリコン
からなるゲート電極へイオン注入された第２導電型の不
純物がゲート酸化膜を介して第１導電型の半導体基板へ
の拡散する現象を利用することにより、第２導電型の低
濃度拡散層の表面濃度を制御することができる。ゲート
電極からのゲート酸化膜を介しての半導体基板への不純
物の拡散は、ゲート電極へのイオン注入ドース量、ゲー
ト酸化膜厚、熱拡散温度および熱拡散時間に依存して変
化することができる。一般に、イオン注入量が大きい
程、ゲート酸化膜が薄い程、熱拡散温度が高い程、熱拡
散時間が長い程、半導体基板の表面における第２導電型
の低濃度拡散層の表面濃度は高くなる。特に、ゲート電
極の端部下では、ゲート電極からの不純物の供給量が少
ないので、第２導電型の低濃度拡散層の表面濃度は低く
なる。したがって、ゲート電極へのイオン注入ドース
量、ゲート酸化膜厚、熱拡散温度および熱拡散時間を適
度の設定することにより、簡単に第２導電型の低濃度拡
散層と第２導電型の高濃度ソース・ドレイン拡散層との
接触の有無を制御することが可能である。

【００２１】また、第１導電型の不純物のイオン注入を
する場所を２つのＭＯＳ型トランジスタで変えることに
よっても、簡単に第２導電型の低濃度拡散層と第２導電
型の高濃度ソース・ドレイン拡散層との接触の有無を制
御することが可能である。

【００２２】

【実施例】以下本発明のＭＯＳ型半導体装置の第１の実
施例について、図面を参照しながら説明する。

【００２３】図１は本発明のＭＯＳ型半導体装置の第１
の実施例の断面図を示すものである。図１において、１
は第１導電型の半導体基板（ｎ型）、２は半導体基板１
の一主面に形成された第２導電型の第１高濃度ソース・
ドレイン拡散層（ｐ＋型）、３は、第１高濃度ソース・
ドレイン拡散層２の間の半導体基板１の一主面に接触
し、かつ第１高濃度ソース・ドレイン拡散層２の側面に
それぞれ接触しないように半導体基板１の一主面に形成
された第２導電型の第１低濃度拡散層（ｐ−型）、４Ａ
は、第１高濃度ソース・ドレイン拡散層２の側面と第１
低濃度拡散層３の側面および底面に接触した第１導電型
の第２低濃度拡散層（ｎー型）、５は、半導体基板１の
一主面に形成した第１ゲート絶縁膜、６は、第１ゲート
絶縁膜５上に形成した第２導電型の第１ゲート電極（ｐ
＋型）、７は、第１ゲート電極６の側部に設けられた形
成した薄い第１絶縁膜、８は、第１導電型の半導体基板
１と、第２導電型の第１高濃度ソース・ドレイン拡散層
２と、第２導電型の第１低濃度拡散層３と、第１導電型
の第２低濃度拡散層４と、第１ゲート絶縁膜５と、第２
導電型の第１ゲート電極６と、薄い第１絶縁膜７とで構
成された第１ＭＯＳ型トランジスタである。

【００２４】また９は、第１導電型の半導体基板１の一
主面に形成された第２導電型の第２高濃度ソース・ドレ
イン拡散層（ｐ＋型）、１０は、第２高濃度ソース・ド
レイン拡散層９の間の半導体基板１の一主面に接触し、
かつ第２高濃度ソース・ドレイン拡散層９の側面にそれ
ぞれ接触するように半導体基板１の一主面に形成された
第２導電型の第３低濃度拡散層（ｐー型）、１１は、第
２高濃度ソース・ドレイン拡散層９の側面に接触し第２
導電型の第３低濃度拡散層１０の底面に接触する第１導
電型の第４低濃度拡散層（ｎ−型）、１２は、半導体基
板１の一主面に形成した第２ゲート絶縁膜、１３は、第
２ゲート絶縁膜１２上に設けられた第２導電型の第２ゲ
ート電極（ｐ＋型）、１４は、第２ゲート電極１３の側
部に設けられた薄い第２絶縁膜、１５は、第１導電型の
半導体基板１と、第２導電型の第２高濃度ソース・ドレ
イン拡散層９と、第２導電型の第２低濃度拡散層１０
と、第１導電型の第３低濃度拡散層１１と、第２ゲート
絶縁膜１２と、第２導電型の第２ゲート電極１３と、薄
い第２絶縁膜１４とで構成された第２ＭＯＳ型トランジ
スタである。また１６は、素子分離絶縁膜である。

【００２５】この図１のＭＯＳ型半導体装置で特徴的な
ことは、第１ＭＯＳ型トランジスタ８のｐ−型の第１低
濃度拡散層３が、ｐ＋型の第１高濃度ソース・ドレイン
拡散層２の側面にそれぞれ接触しない構造であるのに対
して、第２ＭＯＳ型トランジスタ１５のｐ−型の第３低
濃度拡散層１０が、ｐ＋型の第２高濃度ソース・ドレイ
ン拡散層９の側面にそれぞれ接触する構造であることに
ある。したがって、第１ゲート絶縁膜５下と第２ゲート
絶縁膜１２下の半導体基板１における不純物濃度分布が
かわるため、第１ＭＯＳ型トランジスタ８のしきい値電
圧を第２ＭＯＳ型トランジスタ１５のしきい値電圧より
も高く設定することが可能である。

【００２６】また、この図１のＭＯＳ型半導体装置のも
う１つの特徴は、第１ＭＯＳ型トランジスタ８および第
２ＭＯＳ型トランジスタ１５がｐ＋多結晶シリコンゲー
ト電極６及び１３を有する表面チャネル型のＭＯＳトラ
ンジスタでありながら、ゲート絶縁膜下の半導体基板１
の一主面に接するように、ｐ−型の第１低濃度拡散層
３、第３低濃度拡散層１０を形成していることにある。
ｐ−型の第１低濃度拡散層３と第３低濃度拡散層１０の
深さを、ｐ−型の第１低濃度拡散層３とｎ−型の第２低
濃度拡散層４Ａ、ｐ−型の第３低濃度拡散層１０とｎ−
型の第４低濃度拡散層１１によって形成されるＰＮ接合
によって生じる空乏層の幅よりも小さくすることによっ
て、ノーマリオフとなるしきい値電圧の設定が十分可能
である。

【００２７】さらに、第１ＭＯＳ型トランジスタ８と第
２ＭＯＳ型トランジスタ１５においては、表面に形成さ
れるｐ−型の低濃度拡散層３、１０が非常に浅いため、
ｐ＋型の高濃度ソース・ドレイン拡散層２、９の接合深
さ近辺のｎ−型の低濃度拡散層４Ａ、１１の濃度は、ｐ
ー型の低濃度拡散層３、１０の濃度の影響を受けない。
一般に、ＭＯＳ型トランジスタの設計においては、素子
の微細化に伴って短チャネル効果を十分に考慮する必要
があるが、十分にパンチスルー耐圧を持ち短チャネル効
果を抑制するようにｎー型の低濃度拡散層４Ａ、１１の
濃度を設定しておけば、しきい値電圧をほぼ短チャネル
効果とは独立に設計することが可能である。

【００２８】特に、素子の微細化が進むと、パンチスル
ー耐圧を確保するためには、ｐ＋型の高濃度ソース・ド
レイン拡散層２、９の接合深さ近辺のｎー型の低濃度拡
散層４Ａ、１１の濃度を高くしなければならず、従来例
ではあわせて基板表面でのｎー型の低濃度拡散層の濃度
も上昇し低いしきい値電圧の設定が困難になるが、本発
明では、表面付近のｐ−型の低濃度拡散層の濃度を制御
することにより、十分に低いしきい値の設定も可能であ
る。

【００２９】以上のように、この実施例によれば、本発
明のＭＯＳ型半導体装置は、短チャネル効果を十分に抑
制しながら、短チャネル効果とは独立に、十分に低いし
きい値電圧の設定を含む２種類のしきい値電圧の異なる
ＭＯＳ型トランジスタを設計することが可能である。

【００３０】本発明のＭＯＳ型半導体装置の第２の実施
例について図面を参照にしながら説明する。

【００３１】図２は本発明のＭＯＳ型半導体装置の第２
の実施例の断面図を示すものである。図２において、１
は、第１導電型の半導体基板（ｎ型）、２は、半導体基
板１の一主面に形成された第２導電型の第１高濃度ソー
ス・ドレイン拡散層（ｐ＋型）、４Ｂは、半導体基板１
の一主面に接触し、第１高濃度ソース・ドレイン拡散層
２の側面に接触するように半導体基板１の一主面に形成
された第１導電型の第１低濃度拡散層（ｎ−型）、３
は、第１導電型の第１低濃度拡散層３の間の半導体基板
１の一主面に接触し、かつ第１導電型の第１低濃度拡散
層３の側面に接触するように半導体基板１の一主面に形
成された第２導電型の第２低濃度拡散層（ｐー型）、５
は、半導体基板１の一主面に形成された第１ゲート絶縁
膜、６は、第１ゲート絶縁膜５上に設けられた第２導電
型の第１ゲート電極（ｐ＋型）、７は、第１ゲート電極
６の側部に設けられた薄い第１絶縁膜、また８は、第１
導電型の半導体基板１と、第２導電型の第１高濃度ソー
ス・ドレイン拡散層２と、第１導電型の第１低濃度拡散
層３と、第２導電型の第２低濃度拡散層４と、第１ゲー
ト絶縁膜５と、第２導電型の第１ゲート電極６と、薄い
第１絶縁膜７から構成される第１ＭＯＳ型トランジスタ
である。

【００３２】また９は、半導体基板１の一主面に形成さ
れた第２導電型の第２高濃度ソース・ドレイン拡散層
（ｐ＋型）、１０は、半導体基板の一主面１に接触し、
第２高濃度ソース・ドレイン拡散層９の側面にそれぞれ
接触するように半導体基板１の一主面に形成された第２
導電型の第３低濃度拡散層（ｐ−型）、１１は、第２高
濃度ソース・ドレイン拡散層９の側面に接触し第２導電
型の第３低濃度拡散層１０の底面に接触する第１導電型
の第４低濃度拡散層（ｎー型）、１２は、半導体基板１
の一主面に形成された第２ゲート絶縁膜、１３は、第２
ゲート絶縁膜１２上に設けられた第２導電型の第２ゲー
ト電極（ｐ＋型）、１４は、第２ゲート電極１３の側部
に設けられた薄い第２絶縁膜である。また１５は、第２
導電型の第２高濃度ソース・ドレイン拡散層９と、第２
導電型の第３低濃度拡散層１０と、第１導電型の第４低
濃度拡散層１１と、第２ゲート絶縁膜１２と、第２導電
型の第２ゲート電極１３と、薄い第２絶縁膜１４とで構
成された第２ＭＯＳ型トランジスタである。また１６
は、素子分離絶縁膜である。

【００３３】図１の実施例と異なるのは、第１ＭＯＳ型
トランジスタ８のｎー型の低濃度拡散層４Ｂの構造であ
る。第１ＭＯＳ型トランジスタのｎー型の低濃度拡散層
４Ｂは、ｐ＋型の高濃度ソース・ドレイン拡散層２の側
面および底面近傍にのみ形成し、チャネル中央部のｐ−
型の低濃度拡散層３の下には形成していない。したがっ
て、この実施例によれば、第１の実施例の第１ＭＯＳ型
トランジスタよりも基板バイアス効果を抑制することが
可能である。

【００３４】つぎに、以上に述べたＭＯＳ型半導体装置
を製造する本発明のＭＯＳ型半導体装置の製造方法の第
１の実施例について、図面を参照しながら説明する。

【００３５】図３は本発明のＭＯＳ型半導体装置の製造
方法の第１の実施例の工程順断面図を示すものである。
まずｎ型の半導体基板１に素子分離酸化膜１６を形成し
た後、燐イオンをイオン注入してｎ型の第１低濃度拡散
層４Ａ及び第３低濃度拡散層１１を形成する（図３
（ａ）参照）。次に、半導体基板１の表面を熱酸化しゲ
ート酸化膜を形成し、ゲート酸化膜上に多結晶シリコン
を堆積した後、選択的に異方性エッチングによって、第
１ゲート酸化膜５と第１ゲート電極６、及び第２ゲート
酸化膜１２と第２ゲート電極１３を形成する（図３
（ｂ）参照）。

【００３６】次に、ゲート電極６、１３を含む半導体基
板１の全面に酸化膜を堆積し、異方性エッチングにより
第１ゲート電極６および第２ゲート電極１３の側面を覆
う状態に自己整合的に酸化膜を残してサイドウォール７
と１４を形成した後、第１ゲート電極６と第２ゲート電
極１３を含む半導体基板１の表面にＢＦ₂をイオン注入
し、第１ゲート電極６及び第２ゲート電極１３をｐ型化
すると同時に、半導体基板１内にｐ型の高濃度領域４Ａ
と１１を形成する（図３（ｃ）参照）。

【００３７】次に、第１ゲート電極６を有する第１ＭＯ
Ｓトランジスタ８の領域だけ覆うようにフォトレジスト
１７Ａを形成した後、第２ゲート電極１３を含む半導体
基板１の表面にＢＦ₂をイオン注入する（図３（ｄ）参
照）。

【００３８】次に、フォトレジスト１７Ａを除去した
後、熱処理をほどこして、第１ゲート電極６および第２
ゲート電極１３中にイオン注入されたボロンを第１ゲー
ト酸化膜５及び第２ゲート酸化膜１２を介して半導体基
板１へ熱拡散させて、第１ゲート酸化膜５下の半導体基
板１にｐ型の第３低濃度拡散層３を、第２ゲート酸化膜
１２下の半導体基板１にｐ型の第４低濃度拡散層１０を
形成すると共に、ｐ型の第１高濃度ソース・ドレイン拡
散層２およびｐ型の第２高濃度ソース・ドレイン拡散層
９を拡散および活性化し形成する。

【００３９】本実施例の製造方法の特徴は、多結晶シリ
コンからなるゲート電極へイオン注入されたｐ型の不純
物がゲート酸化膜を介してｎー型の半導体基板への拡散
する現象を利用している点にある。特に、本実施例で
は、ｐ型の不純物の供給源となる多結晶シリコンゲート
電極へのｐ型不純物のイオン注入ドーズ量を変化させる
ことにより、ｐ−型の低濃度拡散層の表面濃度を制御
し、ｐ＋型の高濃度ソース・ドレイン拡散層とｐ−型の
低濃度拡散層の接触の有無を引き起こさせている。した
がって、従来例と同じマスク枚数で、しかも制御よく製
造することが可能である。

【００４０】次に、本発明のＭＯＳ型半導体装置の製造
方法の第２の実施例について、図面を参照しながら説明
する。

【００４１】図４は本発明のＭＯＳ型半導体装置の製造
方法の第２の実施例の工程順断面図を示すものである。
まずｎ型の半導体基板１に素子分離酸化膜１６を形成し
た後、燐イオンをイオン注入してｎ型の第１低濃度拡散
層４Ａ及び第３低濃度拡散層１１を形成する（図４
（ａ）参照）。次に、半導体基板１の表面を熱酸化しゲ
ート酸化膜を形成し、ゲート酸化膜上に多結晶シリコン
を堆積した後、選択的に異方性エッチングによって、第
１ゲート酸化膜５と第１ゲート電極６、及び第２ゲート
酸化膜１２と第２ゲート電極１３を形成する（図４
（ｂ）参照）。

【００４２】次に、第２ゲート電極１３を含む第２ＭＯ
Ｓ型トランジスタの形成領域を覆うように窒化膜１８を
選択的に形成した後、第１ゲート電極を含む半導体基板
１の表面を熱酸化して第１ゲート電極側壁および半導体
基板に酸化膜１９を形成するのと同時に第１ゲート酸化
膜５の端部を厚膜化してゲートバーズビーク２０を形成
する（図４（ｃ）参照）。

【００４３】次に、ゲート電極６、１３を含む半導体基
板１の全面に酸化膜を堆積し、異方性エッチングにより
第１ゲート電極６および第２ゲート電極１３の側面を覆
う状態に自己整合的に酸化膜を残してサイドウォール７
と１４を形成した後、第１ゲート電極６と第２ゲート電
極１３を含む半導体基板１の表面にＢＦ₂をイオン注入
し、第１ゲート電極６及び第２ゲート電極１３をｐ型化
すると同時に、半導体基板１内にｐ型の高濃度領域２と
９を形成する（図４（ｄ）参照）。

【００４４】次に、熱処理を施して、第１ゲート電極６
および第２ゲート電極１３中にイオン注入されたボロン
を第１ゲート酸化膜５及び第２ゲート酸化膜１２を介し
て半導体基板１へ熱拡散させて、第１ゲート酸化膜５下
の半導体基板１にｐ−型の第３低濃度拡散層３を、第２
ゲート酸化膜１２下の半導体基板１にｐ型の第４低濃度
拡散層１０を形成すると共に、ｐ＋型の第１高濃度ソー
ス・ドレイン拡散層２およびｐ型の第２高濃度ソース・
ドレイン拡散層９を拡散および活性化し形成する。

【００４５】本実施例の製造方法の特徴は、第１の実施
例と同じく多結晶シリコンからなるゲート電極へイオン
注入されたｐ型の不純物がゲート酸化膜を介してｎー型
の半導体基板への拡散する現象を利用している点にあ
る。しかし、本実施例では、ｐ型の不純物が拡散するゲ
ート酸化膜の形状を変化させる（ゲートバーズビークの
形成）ことにより、ｐ−型の低濃度拡散層の表面濃度を
制御し、ｐ＋型の高濃度ソース・ドレイン拡散層とｐ−
型の低濃度拡散層の接触の有無を引き起こさせている。
ゲートバーズビークの制御はいたって正確に行なうこと
ができ、しかも従来例と同じマスク枚数で製造すること
が可能である。

【００４６】つぎに、本発明のＭＯＳ型半導体装置の製
造方法の第３の実施例について、図面を参照しながら説
明する。

【００４７】図５は本発明のＭＯＳ型半導体装置の製造
方法の第３の実施例の工程順断面図を示すものである。
まずｎ型の半導体基板１に素子分離酸化膜１６を形成し
た後、第１ＭＯＳ型トランジスタを形成する領域を覆う
ようにフォトレジスト１７Ｃを形成し、燐イオンをイオ
ン注入してｎ型の第３低濃度拡散層１１を形成する（図
５（ａ）参照）。次に、フォトレジスト１７Ｃを除去
し、半導体基板１の表面を熱酸化しゲート酸化膜を形成
し、ゲート酸化膜上に多結晶シリコンを堆積した後、選
択的に異方性エッチングによって、第１ゲート酸化膜５
と第１ゲート電極６、及び第２ゲート酸化膜１２と第２
ゲート電極１３を形成する（図５（ｂ）参照）。

【００４８】次に、第２ゲート電極１３を含む第２ＭＯ
Ｓ型トランジスタの形成領域を覆うようにフォトレジス
ト１７Ｄを形成した後、燐イオンを大傾角イオン注入法
を用いてｎ型の第１低濃度拡散層４Ｂを形成する（図５
（ｃ）参照）。次に、フォトレジスト１７Ｄを除去し、
第１ゲート電極６と第２ゲート電極１３を含む半導体基
板１の表面にＢＦ２をイオン注入し、第１ゲート電極６
及び第２ゲート電極１３をｐ型化すると同時に、半導体
基板１内にｐ型の高濃度領域２と９を形成する（図５
（ｄ）参照）。

【００４９】次に、熱処理を施して、第１ゲート電極６
および第２ゲート電極１３中にイオン注入されたボロン
を第１ゲート酸化膜５及び第２ゲート酸化膜１２を介し
て半導体基板１へ熱拡散させて、第１ゲート酸化膜５下
の半導体基板１にｐ−型の第３低濃度拡散層３を、第２
ゲート酸化膜１２下の半導体基板１にｐ型の第４低濃度
拡散層１０を形成するとともに、ｐ＋型の第１高濃度ソ
ース・ドレイン拡散層２およびｐ型の第２高濃度ソース
・ドレイン拡散層９を拡散および活性化し形成する。

【００５０】本実施例の製造方法の特徴は、第１の実施
例と同じく多結晶シリコンからなるゲート電極へイオン
注入されたｐ型の不純物がゲート酸化膜を介してｎー型
の半導体基板への拡散する現象を利用している点にあ
る。しかし、本実施例では、ｎー型の低濃度不純物層の
構造を、サイドウォールを形成する前後にわけることに
より、請求項２の本発明の構造を製造可能とする。しか
も従来例と同じマスク枚数で製造することが可能であ
る。

【００５１】なお実施例では、ｐチャネル型デバイスに
ついて述べたが、ｎチャネルデバイスについても同様な
効果がある。

【００５２】

【発明の効果】以上のように本発明のＭＯＳ型半導体装
置によれば、第２導電型の高濃度ソース・ドレイン拡散
層とソース・ドレイン間に設けた第２導電型の低濃度拡
散層との接触の有無によって、しきい値電圧の異なる２
種類のＭＯＳ型トランジスタを同一半導体基板内に作成
することができる。このとき第２導電型の高濃度ソース
・ドレイン拡散層と第２導電型の低濃度拡散層が接触せ
ずそのあいだに第１導電型の半導体基板が存在するＭＯ
Ｓ型トランジスタのしきい値電圧の方が、第２導電型の
高濃度ソース・ドレイン拡散層と第２導電型の低濃度拡
散層が接触があり表面に第１導電型層が存在しないＭＯ
Ｓ型トランジスタのしきい値よりも大きく設定すること
が可能である。

【００５３】また、本発明のＭＯＳ型トランジスタにお
いては、表面に形成される第２導電型の低濃度拡散層が
非常に浅いため、第２導電型の高濃度ソース・ドレイン
拡散層の接合深さ近辺の第１導電型の低濃度拡散層の濃
度は、第２導電型の低濃度拡散層の濃度の影響を受けな
い。したがって、十分にパンチスルー耐圧を持ち短チャ
ネル効果を抑制するように第１導電型拡散層の濃度を設
定しておけば、２種類の異なるしきい値電圧をほぼ短チ
ャネル効果を劣化させることなく独立に設計することが
可能である。

【００５４】特に、素子の微細化が進むと、パンチスル
ー耐圧を確保するためには、ｐ＋型の高濃度ソース・ド
レイン拡散層２、９の接合深さ近辺のｎー型の低濃度拡
散層４、１１の濃度を高くしなければならず、従来例で
はあわせて基板表面でのｎー型の低濃度拡散層の濃度も
上昇し低いしきい値電圧の設定が困難になるが、本発明
では、表面付近のｐ−型の低濃度拡散層の濃度を制御す
ることにより、十分に低いしきい値の設定も可能であ
る。

【００５５】さらに、第１ＭＯＳ型トランジスタの第１
導電型の低濃度拡散層は、第２導電型の高濃度ソース・
ドレイン拡散層の近辺にだけ形成し、ゲート酸化膜下の
基板のチャネル中央部では接触していない構造の場合
は、基板バイアス効果を抑えることが可能である。

【００５６】また、本発明のＭＯＳ型半導体装置の製造
方法によれば、きわめて容易なプロセスを用い、しかも
従来の製造方法に対してマスク枚数を増やすことなく、
異なるしきい値電圧を有するＭＯＳ型トランジスタを同
一基板内に作成することが可能である。

【００５７】すなわち、多結晶シリコンからなるゲート
電極へイオン注入された第２導電型の不純物がゲート酸
化膜を介して第１導電型の半導体基板へ拡散する現象を
利用することにより、第２導電型の高濃度ソース・ドレ
イン拡散層と第２導電型の低濃度拡散層の接触の有無を
制御することが可能である。

【００５８】まず第１にゲート電極への第２導電型のイ
オン注入ドース量を変化させることにより、第２導電型
の不純物の拡散量を精密に制御し、第２導電型の高濃度
ソース・ドレイン拡散層と第２導電型の低濃度拡散層の
接触の有無を制御することが可能である。

【００５９】また、ゲート酸化膜の膜厚をゲート電極の
端部で変化させることにより、ゲート酸化膜端部からの
第２導電型の不純物の拡散量を変化させ、第２導電型の
高濃度ソース・ドレイン拡散層と第２導電型の低濃度拡
散層の接触の有無を制御することが可能である。

【００６０】さらに、第１導電型の低濃度拡散層の形成
するための第１導電型のイオン注入工程をサイドウォー
ル形成前後に分けることにより、容易に請求項２記載の
ＭＯＳ型半導体装置を製造することができる。

【図面の簡単な説明】

【図１】本発明のＭＯＳ型半導体装置の第１の実施例を
示す断面図

【図２】本発明のＭＯＳ型半導体装置の第２の実施例を
示す断面図

【図３】本発明のＭＯＳ型半導体装置の製造方法の第１
の実施例を示す工程順断面図

【図４】本発明のＭＯＳ型半導体装置の製造方法の第２
の実施例を示す工程順断面図

【図５】本発明のＭＯＳ型半導体装置の製造方法の第３
の実施例を示す工程順断面図

【図６】ＭＯＳ型半導体装置の従来例を示す断面図

【図７】ＭＯＳ型半導体装置の製造方法の従来例を示す
工程順断面図

【符号の説明】

１ 半導体基板（ｎ型） ２ 第１高濃度ソース・ドレイン拡散層（ｐ＋型） ３ 第１低濃度拡散層（ｐ−型） ４Ａ 第２低濃度拡散層（ｎー型） ４Ｂ 第２低濃度拡散層（ｎー型） ５ 第１ゲート酸化膜 ６ 第１ゲート電極（ｐ＋型） ７ 第１絶縁膜 ８ 第１ＭＯＳ型トランジスタ（高しきい値電圧） ９ 第２高濃度ソース・ドレイン拡散層（ｐ＋型） １０ 第３低濃度拡散層（ｐ−型） １１ 第４低濃度拡散層（ｎー型） １２ 第２ゲート酸化膜 １３ 第２ゲート電極（ｐ＋型） １４ 第２絶縁膜 １５ 第２ＭＯＳ型トランジスタ（低しきい値電圧） １６ 素子分離絶縁膜 １７Ａ〜１７Ｅ フォトレジスト １８ 窒化膜 １９ 酸化膜 ２０ ゲートバーズビーク

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森田 清之 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭50−44779（ＪＰ，Ａ) 特開 平１−99252（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8234 H01L 27/088 H01L 29/78

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板の一主面に形成
   された第２導電型の第１高濃度ソース・ドレイン拡散層
   と、 前記第１高濃度ソース・ドレイン拡散層の間の前記半導
   体基板の一主面に接触し、かつ前記第１高濃度ソース・
   ドレイン拡散層の側面および底面に接触するように前記
   半導体基板の一主面に形成された第１導電型の第２低濃
   度拡散層と、 前記第２低濃度拡散層の間の前記半導体基板の一主面に
   接触し、かつ前記第２低濃度拡散層の側面に接触するよ
   うに前記半導体基板の一主面に形成された第２導電型の
   第１低濃度拡散層と、 前記第１高濃度ソース・ドレイン拡散層の間の一主面に
   第１ゲート絶縁膜を介して設けられた第２導電型の第１
   ゲート電極と、 前記第１ゲート電極の側部に設けられた薄い第１絶縁膜
   とを備えた第１ＭＯＳ型トランジスタと、 第１導電型の半導体基板の一主面に形成された第２導電
   型の第２高濃度ソース・ドレイン拡散層と、 前記第２高濃度ソース・ドレイン拡散層の間の前記半導
   体基板の一主面に接触し、かつ前記第２高濃度ソース・
   ドレイン拡散層の側面にそれぞれ接触するように前記半
   導体基板の一主面に形成された第２導電型の第３低濃度
   拡散層と、 前記第２高濃度ソース・ドレイン拡散層の側面および底
   面に接触し前記第２導電型の第３低濃度拡散層の底面に
   接触する第１導電型の第４低濃度拡散層と、 前記第２高濃度ソース・ドレイン拡散層の間の一主面に
   第２ゲート絶縁膜を介して設けられた第２導電型の第２
   ゲート電極と、 前記第２ゲート電極の側部に設けられた薄い第２絶縁膜
   とを備えた第２ＭＯＳ型トランジスタとが同一半導体基
   板内に形成され、 前記第１ＭＯＳ型トランジスタのしきい値電圧が前記第
   ２ＭＯＳ型トランジスタのしきい値電圧に比べて高いこ
   とを特徴とするＭＯＳ型半導体装置。
2. 【請求項２】 第１導電型の半導体基板の一主面に素子
   分離絶縁膜を形成する工程と、 前記第１導電型の半導体基板の一主面に第１導電型の不
   純物をイオン注入して自己整合的に第１導電型の第２低
   濃度拡散層及び第４低濃度拡散層を形成する工程と、 前記第１導電型の半導体基板の一主面にゲート絶縁膜を
   形成し、前記ゲート絶縁膜の上部に選択的に多結晶シリ
   コン膜からなる第１ゲート電極および第２ゲート電極を
   形成する工程と、 前記半導体基板全面に絶縁膜を堆積した後、異方性エッ
   チングにより第１ゲート電極および第２ゲート電極の側
   面を覆う状態に自己整合的に絶縁膜を残す工程と、 前記第１ゲート電極と第２ゲート電極を含む半導体基板
   表面に第２導電型の不純物を第１イオン注入する工程
   と、 前記第２ゲート電極を含む半導体基板表面に選択的に第
   ２導電型の不純物を第２イオン注入する工程と、 前記第１ゲート電極および第２ゲート電極中にイオン注
   入された第２導電型の不純物を前記ゲート絶縁膜を介し
   て前記第１導電型の半導体基板へ熱拡散させて前記ゲー
   ト絶縁膜下の前記半導体基板に第２導電型の第１低濃度
   拡散層および第３低濃度拡散層を形成すると共に、前記
   第１低濃度拡散層および第３低濃度拡散層の外側におい
   て前記半導体基板の一主面に第２導電型の第１高濃度ソ
   ース・ドレイン拡散層および第２高濃度ソース・ドレイ
   ン拡散層を形成する工程とを備えたＭＯＳ型半導体装置
   の製造方法。
3. 【請求項３】 第１導電型の半導体基板の一主面に素子
   分離絶縁膜を形成する工程と、 前記第１導電型の半導体基板の一主面に第１導電型の不
   純物をイオン注入して自己整合的に第１導電型の第２低
   濃度拡散層及び第４低濃度拡散層を形成する工程と、 前記第１導電型の半導体基板の一主面にゲート絶縁膜を
   形成し、前記ゲート絶縁膜の上部に選択的に多結晶シリ
   コン膜からなる第１ゲート電極と第２ゲート電極を形成
   する工程と、 前記第１ゲート電極を含む半導体基板表面を選択的に酸
   化する工程と、 前記第１ゲート電極と第２ゲート電極を含む半導体基板
   表面に第１絶縁膜を形成する方法と、前記第１絶縁膜を
   異方性エッチングによりゲート電極の側面を覆う状態に
   自己整合的に残す工程と、 前記第１ゲート電極と第２ゲート電極を含む半導体基板
   表面に第２導電型の不純物をイオン注入する工程と、 前記第１ゲート電極と第２ゲート電極中にイオン注入さ
   れた第２導電型の不純物を前記ゲート絶縁膜を介して前
   記第１導電型の半導体基板へ熱拡散させて前記ゲート絶
   縁膜下の前記半導体基板に第２導電型の第１低濃度拡散
   層と第３低濃度拡散層を形成すると共に、前記第１低濃
   度拡散層と第３低濃度拡散層の外側において前記半導体
   基板の一主面に第２導電型の第１高濃度ソース・ドレイ
   ン拡散層と第２高濃度ソース・ドレイン拡散層を形成す
   る工程とを備えたＭＯＳ型半導体装置の製造方法。
4. 【請求項４】 第１導電型の半導体基板の一主面に素子
   分離絶縁膜を形成する工程と、 前記第１導電型の半導体基板の一主面に第１導電型の不
   純物を選択的にイオン注入して第１導電型の第４低濃度
   拡散層を形成する工程と、 前記第１導電型の半導体基板の一主面にゲート絶縁膜を
   形成し、前記ゲート絶縁膜の上部に選択的に多結晶シリ
   コン膜からなる第１ゲート電極と第２ゲート電極を形成
   する工程と、 前記第１ゲート電極を含む半導体基板表面に選択的かつ
   自己整合的に第１導電型の不純物をイオン注入して前記
   半導体基板の一主面に第１導電型の第２低濃度拡散層を
   形成する工程と、 前記第１ゲート電極と第２ゲート電極を含む半導体基板
   全面に絶縁膜を堆積した後、異方性エッチングによりゲ
   ート電極の側面を覆う状態に自己整合的に絶縁膜を残す
   工程と、 前記第１ゲート電極と第２ゲート電極と絶縁膜を含む半
   導体基板表面に第２導電型の不純物をイオン注入する工
   程と、前記第１ゲート電極と第２ゲート電極中にイオン
   注入された前記第２導電型の不純物を前記ゲート絶縁膜
   を介して前記第１導電型の半導体基板へ熱拡散させて前
   記ゲート絶縁膜下の前記半導体基板の一主面に第２導電
   型の第１低濃度拡散層および第３低濃度拡散層を形成す
   ると共に、前記第１低濃度拡散層および第３低濃度拡散
   層の外側において前記半導体基板の一主面に第２導電型
   の第１高濃度ソース・ドレイン拡散層と第２高濃度拡散
   層を形成する工程とを備えたＭＯＳ型半導体装置の製造
   方法。