JPH06326306A - Ｍｏｓトランジスタおよびその製造方法 - Google Patents
Ｍｏｓトランジスタおよびその製造方法Info
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- JPH06326306A JPH06326306A JP6086517A JP8651794A JPH06326306A JP H06326306 A JPH06326306 A JP H06326306A JP 6086517 A JP6086517 A JP 6086517A JP 8651794 A JP8651794 A JP 8651794A JP H06326306 A JPH06326306 A JP H06326306A
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/919—Elements of similar construction connected in series or parallel to average out manufacturing variations in characteristics
Abstract
(57)【要約】
【目的】 素子の電気的特性を向上させたＭＯＳトラン
ジスタおよびその製造方法を提供する。 【構成】 第１導電型の半導体基板１４上にゲート絶縁
膜２７を介在してゲート電極２８が形成されている。ゲ
ート電極２８の長さ方向と平行に基板内に一定な間隔を
おいて第１導電型と反対である第２導電型のソース領域
およびドレイン領域３４が形成されている。ソース領域
とドレイン領域との間の基板１４上に形成されるチャネ
ル領域には基板１４の表面からバルクの方に侵入するよ
うに第２導電型のスレショルド電圧調節用不純物領域２
６と第２導電型の拡散障壁用不純物領域２２と前記拡散
障壁用不純物より高い拡散係数を有する第１導電型のパ
ンチスルー防止用不純物領域１８とが形成されている。
これにより、電流駆動能力を低下させることなくショー
トチャネル効果およびパンチスルー特性を向上させる。
ジスタおよびその製造方法を提供する。 【構成】 第１導電型の半導体基板１４上にゲート絶縁
膜２７を介在してゲート電極２８が形成されている。ゲ
ート電極２８の長さ方向と平行に基板内に一定な間隔を
おいて第１導電型と反対である第２導電型のソース領域
およびドレイン領域３４が形成されている。ソース領域
とドレイン領域との間の基板１４上に形成されるチャネ
ル領域には基板１４の表面からバルクの方に侵入するよ
うに第２導電型のスレショルド電圧調節用不純物領域２
６と第２導電型の拡散障壁用不純物領域２２と前記拡散
障壁用不純物より高い拡散係数を有する第１導電型のパ
ンチスルー防止用不純物領域１８とが形成されている。
これにより、電流駆動能力を低下させることなくショー
トチャネル効果およびパンチスルー特性を向上させる。
Description
【産業上の利用分野】本発明はＭＯＳ（Metal Oxide Se
miconductor;以下ＭＯＳと称する）トランジスタおよび
その製造方法に係り、特に素子の電気的特性を向上させ
うるＰチャネルＭＯＳトランジスタおよびその製造方法
に関する。
miconductor;以下ＭＯＳと称する）トランジスタおよび
その製造方法に係り、特に素子の電気的特性を向上させ
うるＰチャネルＭＯＳトランジスタおよびその製造方法
に関する。
【従来の技術】一般的なＭＯＳトランジスタは半導体基
板に基板と反対の導電型の不純物イオンを注入して形成
されたソース領域およびドレイン領域と、前記ソース領
域と前記ドレイン領域との間に形成されるチャネル領域
と、基板上にゲート絶縁膜を介在して形成されたゲート
電極とからなる。このような通常のＭＯＳトランジスタ
技術ではゲート電極の材料として燐を多量に添加したＮ
型ポリシリコンが使用される。また、最近多く使われる
高融点金属シリサイド（silicide）膜とポリシリコン膜
から構成されるポリサイド（polycide) ゲート構造を使
用する場合にもゲート絶縁膜と直接接するのはＮ型ポリ
シリコン層である。このようなＮ型ポリシリコンがＰチ
ャネルＭＯＳトランジスタのゲート電極を構成する物質
として使われる場合にはＮ型基板とＮ型ポリシリコン層
との仕事関数差が小さいのでスレショルド電圧が負方向
に大きくなるため、チャネル領域に基板と反対の導電型
の不純物イオンを注入してスレショルド電圧の絶対値を
小さくしている。その結果Ｎ型ポリシリコン層をゲート
電極として使用するＰチャネルＭＯＳトランジスタはチ
ャネル領域に極めて浅いＰ−Ｎ接合が形成されて埋没チ
ャネル（buried channel) 型になる。このような埋没チ
ャネル型ＰチャネルＭＯＳトランジスタは表面チャネル
型に比べてショートチャネル効果（short-channel effe
ct）が発生しやすいため、スレショルド電圧低下、サブ
スレショルド（sub-threshold)特性低下およびパンチス
ルー(punchthrough)電圧低下などの問題を起こす恐れが
ある。このような埋没チャネル型ＰチャネルＭＯＳトラ
ンジスタのショートチャネル効果を軽減するために、ゲ
ート電極を構成する物質としてＰ型ポリシリコンを使用
してＰチャネルＭＯＳトランジスタを表面チャネル型に
作る方法や、埋没チャネル領域のＰ−Ｎ接合の深さをで
きるだけ浅くして表面チャネル型に近く形成する方法が
研究された。しかし、前者の場合にはＰ型ポリシリコン
層内のホウ素（boron)イオンがチャネル領域に拡散して
ＰチャネルＭＯＳトランジスタのスレショルド電圧を制
御しにくくなるため量産性が悪いという問題がある。ま
た、後者の場合にはホウ素の代わりに質量数の大きいBF
2 を注入することによりチャネル領域のＰ−Ｎ接合の深
さを浅くすることができるが、パンチスルー発生を抑制
することが難しい。また、半導体装置が高集積化される
につれてトランジスタのチャネル長さがさらに短くなる
ため、ＰチャネルＭＯＳトランジスタのショートチャネ
ル効果およびパンチスルー特性を改善させうる方法が要
求されている。パンチスルー電圧を増加させる方法の一
つとして、チャネルの直下にパンチスルーストッパ（st
opper)を形成する方法が研究された。この方法では、チ
ャネル直下の領域にウェルまたは基板と同じ導電型の不
純物イオンを比較的高濃度に注入してチャネル直下の不
純物濃度を高めることにより、チャネルおよびソース領
域にドレイン領域の不純物が拡散することを防止してパ
ンチスルーを抑制する。このようなパンチスルーストッ
パを形成する方法として、砒素（arsenic)を深く注入す
る方法（参照「Device Design for the Submicrometer
p-Channel FETwith n+ Polyslicon Gate 」IEEE Trans.
on. Electron Device,VOL.ED-31, NO7,JULY, 1984 ) 、
燐を高濃度で深く注入するアンチ（anti）パンチスルー
イオン注入方法（参照「Submicron Short Channel Effe
cts due toGate Reoxidation induced Lateral Interst
itial Diffusion 」IDEM Tech.Digest, pp632-635, 198
7 ）などが研究された。しかし、前者の場合には拡散係
数（diffusion coefficient ) が小さい砒素イオンを注
入するため、表面（surface ）パンチスルーは抑制する
ことができるがバルク（bulk) パンチスルーを抑制する
ことは難しい。さらに、バルクパンチスルーを抑制する
ために高濃度の砒素イオンを注入すると、質量数の大き
い砒素によってシリコン基板が損傷（defect) されて漏
洩電流が増加するという問題がある。また、後者の場合
には拡散係数が大きい燐イオンを注入することによりチ
ャネルの表面まで燐イオンが拡散するため、不純物分布
を制御することが難しい。このためＰ型チャネル領域の
キャリア（carrier)の相当数がＮ型不純物によって相殺
され、スレショルド電圧が増加して電流駆動能力が著し
く減少するという問題がある。
板に基板と反対の導電型の不純物イオンを注入して形成
されたソース領域およびドレイン領域と、前記ソース領
域と前記ドレイン領域との間に形成されるチャネル領域
と、基板上にゲート絶縁膜を介在して形成されたゲート
電極とからなる。このような通常のＭＯＳトランジスタ
技術ではゲート電極の材料として燐を多量に添加したＮ
型ポリシリコンが使用される。また、最近多く使われる
高融点金属シリサイド（silicide）膜とポリシリコン膜
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用する場合にもゲート絶縁膜と直接接するのはＮ型ポリ
シリコン層である。このようなＮ型ポリシリコンがＰチ
ャネルＭＯＳトランジスタのゲート電極を構成する物質
として使われる場合にはＮ型基板とＮ型ポリシリコン層
との仕事関数差が小さいのでスレショルド電圧が負方向
に大きくなるため、チャネル領域に基板と反対の導電型
の不純物イオンを注入してスレショルド電圧の絶対値を
小さくしている。その結果Ｎ型ポリシリコン層をゲート
電極として使用するＰチャネルＭＯＳトランジスタはチ
ャネル領域に極めて浅いＰ−Ｎ接合が形成されて埋没チ
ャネル（buried channel) 型になる。このような埋没チ
ャネル型ＰチャネルＭＯＳトランジスタは表面チャネル
型に比べてショートチャネル効果（short-channel effe
ct）が発生しやすいため、スレショルド電圧低下、サブ
スレショルド（sub-threshold)特性低下およびパンチス
ルー(punchthrough)電圧低下などの問題を起こす恐れが
ある。このような埋没チャネル型ＰチャネルＭＯＳトラ
ンジスタのショートチャネル効果を軽減するために、ゲ
ート電極を構成する物質としてＰ型ポリシリコンを使用
してＰチャネルＭＯＳトランジスタを表面チャネル型に
作る方法や、埋没チャネル領域のＰ−Ｎ接合の深さをで
きるだけ浅くして表面チャネル型に近く形成する方法が
研究された。しかし、前者の場合にはＰ型ポリシリコン
層内のホウ素（boron)イオンがチャネル領域に拡散して
ＰチャネルＭＯＳトランジスタのスレショルド電圧を制
御しにくくなるため量産性が悪いという問題がある。ま
た、後者の場合にはホウ素の代わりに質量数の大きいBF
2 を注入することによりチャネル領域のＰ−Ｎ接合の深
さを浅くすることができるが、パンチスルー発生を抑制
することが難しい。また、半導体装置が高集積化される
につれてトランジスタのチャネル長さがさらに短くなる
ため、ＰチャネルＭＯＳトランジスタのショートチャネ
ル効果およびパンチスルー特性を改善させうる方法が要
求されている。パンチスルー電圧を増加させる方法の一
つとして、チャネルの直下にパンチスルーストッパ（st
opper)を形成する方法が研究された。この方法では、チ
ャネル直下の領域にウェルまたは基板と同じ導電型の不
純物イオンを比較的高濃度に注入してチャネル直下の不
純物濃度を高めることにより、チャネルおよびソース領
域にドレイン領域の不純物が拡散することを防止してパ
ンチスルーを抑制する。このようなパンチスルーストッ
パを形成する方法として、砒素（arsenic)を深く注入す
る方法（参照「Device Design for the Submicrometer
p-Channel FETwith n+ Polyslicon Gate 」IEEE Trans.
on. Electron Device,VOL.ED-31, NO7,JULY, 1984 ) 、
燐を高濃度で深く注入するアンチ（anti）パンチスルー
イオン注入方法（参照「Submicron Short Channel Effe
cts due toGate Reoxidation induced Lateral Interst
itial Diffusion 」IDEM Tech.Digest, pp632-635, 198
7 ）などが研究された。しかし、前者の場合には拡散係
数（diffusion coefficient ) が小さい砒素イオンを注
入するため、表面（surface ）パンチスルーは抑制する
ことができるがバルク（bulk) パンチスルーを抑制する
ことは難しい。さらに、バルクパンチスルーを抑制する
ために高濃度の砒素イオンを注入すると、質量数の大き
い砒素によってシリコン基板が損傷（defect) されて漏
洩電流が増加するという問題がある。また、後者の場合
には拡散係数が大きい燐イオンを注入することによりチ
ャネルの表面まで燐イオンが拡散するため、不純物分布
を制御することが難しい。このためＰ型チャネル領域の
キャリア（carrier)の相当数がＮ型不純物によって相殺
され、スレショルド電圧が増加して電流駆動能力が著し
く減少するという問題がある。
【発明が解決しようとする課題】本発明の目的は上記の
問題点を解決して素子の作動特性を向上させうるＭＯＳ
トランジスタを提供することである。また、本発明の他
の目的は前記ＭＯＳトランジスタの製造に特に適したＭ
ＯＳトランジスタの製造方法を提供することにある。
問題点を解決して素子の作動特性を向上させうるＭＯＳ
トランジスタを提供することである。また、本発明の他
の目的は前記ＭＯＳトランジスタの製造に特に適したＭ
ＯＳトランジスタの製造方法を提供することにある。
【課題を解決するための手段】前記目的を達成するため
に本発明は、第１導電型の半導体基板と、前記半導体基
板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上
に形成されたゲート電極と、前記ゲート電極の長さ方向
と平行に前記半導体基板内に一定な間隔をおいて形成さ
れた第１導電型と反対の第２導電型のソース領域および
ドレイン領域と、前記ソース領域と前記ドレイン領域と
の間の基板表面からバルクの方に侵入するように形成さ
れて第２導電型のスレショルド電圧調節用第１不純物領
域と第２導電型の拡散障壁用第２不純物領域と前記拡散
障壁用第２不純物領域より高い拡散係数を有する第１導
電型のパンチスルー防止用第３不純物領域とを含むチャ
ネル領域と、を具備することを特徴とするＭＯＳトラン
ジスタを提供する。前記他の目的を達成するために本発
明は、第１導電型の半導体基板に第１導電型の第１不純
物イオンをチャネルが形成される基板領域内の所定の深
さに位置するように注入してパンチスルー防止用第１不
純物領域を形成する段階と、前記基板に前記第１不純物
イオンより低い拡散係数を有する第２不純物イオンを注
入して前記第１不純物領域の上に拡散障壁用第２不純物
領域を形成する段階と、前記基板に前記第１導電型と反
対の第２導電型の第３不純物イオンを注入して前記第２
不純物領域の上端と基板表面との間にスレショルド電圧
調節用第３不純物領域を形成する段階と、前記基板の表
面上にゲート絶縁膜を形成する段階と、前記ゲート絶縁
膜上にゲート電極を形成する段階と、前記基板に第２導
電型の第４不純物イオンを注入してソース領域およびド
レイン領域を形成する段階とを具備することを特徴とす
るＭＯＳトランジスタの製造方法を提供する。
に本発明は、第１導電型の半導体基板と、前記半導体基
板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上
に形成されたゲート電極と、前記ゲート電極の長さ方向
と平行に前記半導体基板内に一定な間隔をおいて形成さ
れた第１導電型と反対の第２導電型のソース領域および
ドレイン領域と、前記ソース領域と前記ドレイン領域と
の間の基板表面からバルクの方に侵入するように形成さ
れて第２導電型のスレショルド電圧調節用第１不純物領
域と第２導電型の拡散障壁用第２不純物領域と前記拡散
障壁用第２不純物領域より高い拡散係数を有する第１導
電型のパンチスルー防止用第３不純物領域とを含むチャ
ネル領域と、を具備することを特徴とするＭＯＳトラン
ジスタを提供する。前記他の目的を達成するために本発
明は、第１導電型の半導体基板に第１導電型の第１不純
物イオンをチャネルが形成される基板領域内の所定の深
さに位置するように注入してパンチスルー防止用第１不
純物領域を形成する段階と、前記基板に前記第１不純物
イオンより低い拡散係数を有する第２不純物イオンを注
入して前記第１不純物領域の上に拡散障壁用第２不純物
領域を形成する段階と、前記基板に前記第１導電型と反
対の第２導電型の第３不純物イオンを注入して前記第２
不純物領域の上端と基板表面との間にスレショルド電圧
調節用第３不純物領域を形成する段階と、前記基板の表
面上にゲート絶縁膜を形成する段階と、前記ゲート絶縁
膜上にゲート電極を形成する段階と、前記基板に第２導
電型の第４不純物イオンを注入してソース領域およびド
レイン領域を形成する段階とを具備することを特徴とす
るＭＯＳトランジスタの製造方法を提供する。
【作用】本発明によると、拡散障壁用不純物領域によっ
てパンチスルー防止用不純物領域がチャネル領域に拡散
することを防止するとともにスレショルド電圧調節用不
純物領域がバルクの方に拡散することを防止することに
より、チャネル領域内の移動度を低下させることなくＰ
−Ｎ接合を浅く形成することができる。
てパンチスルー防止用不純物領域がチャネル領域に拡散
することを防止するとともにスレショルド電圧調節用不
純物領域がバルクの方に拡散することを防止することに
より、チャネル領域内の移動度を低下させることなくＰ
−Ｎ接合を浅く形成することができる。
【実施例】以下添付した図面に基づき、本発明を詳細に
説明する。図１は本発明によるＰチャネルＭＯＳトラン
ジスタを示す断面図である。図１に示すように、Ｎ型の
半導体基板またはＮウェル（well) １４上にゲート絶縁
膜２７が形成されており、前記ゲート絶縁膜２７上にＮ
型ゲート電極２８が形成されている。前記ゲート電極２
８の下部に位置したチャネル領域には基板表面からバル
クの方に侵入するようにスレショルド電圧調節用Ｐ型不
純物領域２６、拡散障壁用Ｎ型不純物領域２２およびパ
ンチスルー防止用Ｎ型不純物領域１８が形成されてい
る。前記ゲート電極２８の長さ方向と平行に一対のＰ型
ソース領域およびドレイン領域３４が基板１４内に一定
の間隔を置いて形成されている。図２は第１の切断線Ａ
Ａ´における、基板表面からの深さと不純物濃度との関
係を示す特性図である。図２に示すように、スレショル
ド電圧調節用Ｐ型不純物領域２６とパンチスルー防止用
Ｎ型不純物領域１８との間に拡散障壁用不純物領域２２
が位置しており、前記スレショルド電圧調節用Ｐ型不純
物領域２６と拡散障壁用不純物領域２２とから形成され
る浅いＰ−Ｎ接合によって埋没チャネル領域（CH）が形
成される。ここで、前記拡散障壁用不純物領域２２は拡
散係数が低い不純物イオンから形成されるため、スレシ
ョルド電圧調節用Ｐ型不純物領域２６が基板のバルクの
方に拡散することを抑制するとともに前記拡散障壁用不
純物領域２２より高い拡散係数を有する不純物によって
形成されるパンチスルー防止用Ｎ型不純物領域１８が基
板の表面に拡散されることも抑制する。従って、チャネ
ルに対する影響を最小限にとどめながら前記チャネル領
域（CH) の下の基板またはウェル濃度を高めるため、チ
ャネル領域内の移動度（mobility）を低下させることな
くショートチャネル効果およびパンチスルー特性を向上
させうる。図３〜図７は本発明の第１実施例によるＰチ
ャネルＭＯＳトランジスタの製造方法を説明するための
断面図である。図３はＮウェル１４を形成する段階を示
す。熱酸化工程によってＰ型の半導体基板１０上に酸化
膜（図示せず）を形成したのち、ＰチャネルＭＯＳトラ
ンジスタが形成される領域にＮ型の不純物イオン、例え
ば燐イオンを注入する。次いで、結果物全面に熱処理を
実施して前記燐イオンを拡散させてＮウェル１４を形成
する。図４はパンチスルー防止用Ｎ型不純物領域１８を
形成する段階を示す。前記Ｎウェル１４が形成された結
果物上に素子分離のためのフィルド酸化膜（図示せず）
を形成し、前記半導体基板１０を分離領域と活性領域と
に区分する。次いで、フォトリソグラフィ工程で前記Ｎ
ウェル１４を除いた半導体基板１０上にフォトレジスト
パタン（図示せず）を形成したのち、拡散係数が比較的
高いＮ型の不純物イオン１６、例えば燐イオンを投射範
囲（projected range)がＰチャネルＭＯＳトランジスタ
のチャネル領域の下に位置するように注入エネルギーを
調節して適正な面密度（dose) に注入することにより、
パンチスルー防止用Ｎ型不純物領域１８を形成する。パ
ンチスルー防止用Ｎ型不純物領域１８の不純物濃度のピ
ーク深さはソース領域およびドレイン領域の底面と同程
度の深さであることが望ましいが、これより深くてもよ
い。ただし、ソース領域およびドレイン領域の底面付近
においても半導体基板１０と同程度の追加不純物濃度を
有することが望ましい。図５は拡散障壁用不純物領域２
２を形成する段階を示す。前記パンチスルー防止用Ｎ型
不純物領域１８が形成された結果物上に前記パンチスル
ー防止用Ｎ型不純物領域１８より低い拡散係数を有する
不純物イオン２０、例えば砒素（arsenic)、アンチモン
（antimony) などのＮ型不純物イオンまたはゲルマニウ
ム（Germanium)などの中性不純物イオンを投射範囲が前
記パンチスルー防止用Ｎ型不純物領域１８の深さより浅
くなるように低濃度で注入することにより、拡散障壁用
不純物領域２２を形成する。図６はスレショルド電圧調
節用不純物領域２６を形成する段階を示す。前記拡散障
壁用不純物領域２２が形成された結果物上にＰ型不純物
イオン２４、例えばホウ素またはBF2 イオンを投射範囲
が前記拡散障壁用不純物領域２２の深さより浅くなるよ
うに注入エネルギーを調節して適正な面密度に注入する
ことにより、ＰチャネルＭＯＳトランジスタのスレショ
ルド電圧調節用不純物領域２６を形成する。図７はＰチ
ャネルＭＯＳトランジスタを完成する段階を示す。前記
Ｎウェル１４を除いた半導体基板１０上に形成されたフ
ォトレジストパタンを除去した後、結果物全面に熱酸化
法を実施してゲート絶縁膜２７を形成する。次いで、Ｎ
型にドープされたポリシリコンを沈積し、パタニングす
ることによって前記ゲート絶縁膜２７上にゲート電極２
８を形成する。シリサイド膜とポリシリコン膜より構成
されるポリサイド（polycide) ゲートを前記ゲート電極
２８として使用することもできる。次に、前記ゲート電
極２８をマスクにしてＰ型不純物イオン３２、例えば B
F2イオンを高濃度で注入しＰ型ソース領域およびドレイ
ン領域３４を形成することにより、ＰチャネルＭＯＳト
ランジスタを完成する。ここで、前記ゲート電極２８を
形成した後、結果物全面に低圧化学気相蒸着（LPCVD)方
法を利用して酸化膜を沈積し、食刻してゲート電極の側
壁にスペーサ（図示せず）を形成した後、前記スペーサ
をマスクにして BF2イオン３２を注入することにより、
前記Ｐ型ソース領域およびドレイン領域３４を形成する
こともできる。前述した第１実施例によると、砒素のよ
うな低拡散係数を有する不純物イオンによって形成され
た拡散障壁用不純物領域２２により、燐のような高拡散
係数を有する不純物イオンによって形成されたパンチス
ルー防止用Ｎ型不純物領域１８がチャネル領域に拡散す
ることを抑制するとともにホウ素または BF2イオンによ
り形成されるスレショルド電圧調節用Ｐ型不純物領域２
６が基板のバルク領域に拡散することを抑制する。従っ
て、チャネル領域のＰ−Ｎ接合の深さを浅くしながらチ
ャネル領域の移動度を低下させないため、電流駆動能力
を低下させることなくショートチャネル効果およびパン
チスルー特性を向上させることができる。図８は本発明
の第２実施例によるＰチャネルＭＯＳトランジスタの製
造方法を説明するための断面図である。図８に示すよう
に、図７で説明した方法でゲート電極２８を形成した
後、前記ゲート電極２８をマスクにしてＮ型不純物イオ
ン２９、例えば燐イオンを低濃度で注入して、Ｎチャネ
ルＭＯＳトランジスタのソース領域とドレイン領域とに
提供され同時にＰチャネルＭＯＳトランジスタのパンチ
スルーを防止する役割を果たすＮ型不純物領域３０を形
成する。この際、前記燐イオン２９はＮチャネルＭＯＳ
トランジスタのＬＤＤ領域を形成するための不純物イオ
ンであって、ＮチャネルＭＯＳトランジスタとＰチャネ
ルＭＯＳトランジスタの双方に注入することによりフォ
トマスク作業を別途行う必要がなくなる。次いで、結果
物全面に低圧化学気相蒸着方法を利用して酸化膜を沈積
した後、これを食刻してゲート電極の側壁にスペーサ
（図示せず）を形成する。次に前記スペーサをマスクに
して BF2イオン３２を注入することにより、Ｐ型ソース
領域およびドレイン領域３４を形成する。図９および図
１０は本発明の第３実施例によるＰチャネルＭＯＳトラ
ンジスタの製造方法を説明するための断面図である。図
９に示すように、Ｐ型の半導体基板１０上に熱酸化法に
よって酸化膜（図示せず）を形成した後、ＰチャネルＭ
ＯＳトランジスタが形成される領域にＮ型不純物イオン
１３、例えば燐イオンを高エネルギーで注入して熱処理
を追加することなく高濃度のＮウェル１４´を形成す
る。ここで、高エネルギーで形成された前記Ｎウェル１
４´を通常リトログレードＮウェル（retrograde N-wel
l ）と称する。図１０は、前記リトログレードＮウェル
１４´のチャネル領域における基板表面からの深さと不
純物濃度との関係を示す特性図である。前記図２と同様
に、スレショルド電圧調節用Ｐ型不純物領域２６、拡散
障壁用不純物領域２２およびパンチスルー防止用Ｎ型不
純物領域１８が基板の表面からバルクの方に侵入するよ
うに形成されており、前記パンチスルー防止用Ｎ型不純
物領域の深さよりさらに深いバルクの方に高濃度を有す
るリトログレードＮウェル１４´が形成されている。前
記リトグレードＮウェル１４´はラッチアップ（latch-
up) 、ソフトエラー(soft-error)などを抑制する役割を
する。図１１〜図１３は本発明によって製造されたＰチ
ャネルＭＯＳトランジスタのゲート長さと電気的特性と
の関係を示す特性図であって、拡散障壁用不純物領域を
形成する砒素イオン注入を行わなかった場合および砒素
イオン注入を1E12／cm 2 と2E12／cm2 の面密度でそれぞ
れ実施した場合のゲート長さと電気的特性との関係を示
している。図１１はゲート長さとスレショルド電圧との
関係を示したグラフであり、図１２は飽和電流（satura
tion current）を、図１３はブレークダウン（breakdow
nvoltage)を示したグラフである。図１１〜図１３よ
り、前記砒素イオンを注入しない場合（記号NO）と1E12
／cm2 の面密度で砒素イオン注入を実施した場合にはロ
ングチャネル（long-channel）ゲートで既にパンチスル
ーが発生したことが分かる。これに対して、前記砒素イ
オンの面密度が2E12／cm2である場合にはゲート長さが
0.45μm まで短くなってもスレショルド電圧が -0.78V
程度で一定な値を維持しており、ショートチャネル効果
が全く起こらないことがわかる。また、飽和電流も単位
チャネル毎に0.1 μA 以上であり、ＰチャネルＭＯＳト
ランジスタで要求される電流駆動能力を満足することが
わかる。
説明する。図１は本発明によるＰチャネルＭＯＳトラン
ジスタを示す断面図である。図１に示すように、Ｎ型の
半導体基板またはＮウェル（well) １４上にゲート絶縁
膜２７が形成されており、前記ゲート絶縁膜２７上にＮ
型ゲート電極２８が形成されている。前記ゲート電極２
８の下部に位置したチャネル領域には基板表面からバル
クの方に侵入するようにスレショルド電圧調節用Ｐ型不
純物領域２６、拡散障壁用Ｎ型不純物領域２２およびパ
ンチスルー防止用Ｎ型不純物領域１８が形成されてい
る。前記ゲート電極２８の長さ方向と平行に一対のＰ型
ソース領域およびドレイン領域３４が基板１４内に一定
の間隔を置いて形成されている。図２は第１の切断線Ａ
Ａ´における、基板表面からの深さと不純物濃度との関
係を示す特性図である。図２に示すように、スレショル
ド電圧調節用Ｐ型不純物領域２６とパンチスルー防止用
Ｎ型不純物領域１８との間に拡散障壁用不純物領域２２
が位置しており、前記スレショルド電圧調節用Ｐ型不純
物領域２６と拡散障壁用不純物領域２２とから形成され
る浅いＰ−Ｎ接合によって埋没チャネル領域（CH）が形
成される。ここで、前記拡散障壁用不純物領域２２は拡
散係数が低い不純物イオンから形成されるため、スレシ
ョルド電圧調節用Ｐ型不純物領域２６が基板のバルクの
方に拡散することを抑制するとともに前記拡散障壁用不
純物領域２２より高い拡散係数を有する不純物によって
形成されるパンチスルー防止用Ｎ型不純物領域１８が基
板の表面に拡散されることも抑制する。従って、チャネ
ルに対する影響を最小限にとどめながら前記チャネル領
域（CH) の下の基板またはウェル濃度を高めるため、チ
ャネル領域内の移動度（mobility）を低下させることな
くショートチャネル効果およびパンチスルー特性を向上
させうる。図３〜図７は本発明の第１実施例によるＰチ
ャネルＭＯＳトランジスタの製造方法を説明するための
断面図である。図３はＮウェル１４を形成する段階を示
す。熱酸化工程によってＰ型の半導体基板１０上に酸化
膜（図示せず）を形成したのち、ＰチャネルＭＯＳトラ
ンジスタが形成される領域にＮ型の不純物イオン、例え
ば燐イオンを注入する。次いで、結果物全面に熱処理を
実施して前記燐イオンを拡散させてＮウェル１４を形成
する。図４はパンチスルー防止用Ｎ型不純物領域１８を
形成する段階を示す。前記Ｎウェル１４が形成された結
果物上に素子分離のためのフィルド酸化膜（図示せず）
を形成し、前記半導体基板１０を分離領域と活性領域と
に区分する。次いで、フォトリソグラフィ工程で前記Ｎ
ウェル１４を除いた半導体基板１０上にフォトレジスト
パタン（図示せず）を形成したのち、拡散係数が比較的
高いＮ型の不純物イオン１６、例えば燐イオンを投射範
囲（projected range)がＰチャネルＭＯＳトランジスタ
のチャネル領域の下に位置するように注入エネルギーを
調節して適正な面密度（dose) に注入することにより、
パンチスルー防止用Ｎ型不純物領域１８を形成する。パ
ンチスルー防止用Ｎ型不純物領域１８の不純物濃度のピ
ーク深さはソース領域およびドレイン領域の底面と同程
度の深さであることが望ましいが、これより深くてもよ
い。ただし、ソース領域およびドレイン領域の底面付近
においても半導体基板１０と同程度の追加不純物濃度を
有することが望ましい。図５は拡散障壁用不純物領域２
２を形成する段階を示す。前記パンチスルー防止用Ｎ型
不純物領域１８が形成された結果物上に前記パンチスル
ー防止用Ｎ型不純物領域１８より低い拡散係数を有する
不純物イオン２０、例えば砒素（arsenic)、アンチモン
（antimony) などのＮ型不純物イオンまたはゲルマニウ
ム（Germanium)などの中性不純物イオンを投射範囲が前
記パンチスルー防止用Ｎ型不純物領域１８の深さより浅
くなるように低濃度で注入することにより、拡散障壁用
不純物領域２２を形成する。図６はスレショルド電圧調
節用不純物領域２６を形成する段階を示す。前記拡散障
壁用不純物領域２２が形成された結果物上にＰ型不純物
イオン２４、例えばホウ素またはBF2 イオンを投射範囲
が前記拡散障壁用不純物領域２２の深さより浅くなるよ
うに注入エネルギーを調節して適正な面密度に注入する
ことにより、ＰチャネルＭＯＳトランジスタのスレショ
ルド電圧調節用不純物領域２６を形成する。図７はＰチ
ャネルＭＯＳトランジスタを完成する段階を示す。前記
Ｎウェル１４を除いた半導体基板１０上に形成されたフ
ォトレジストパタンを除去した後、結果物全面に熱酸化
法を実施してゲート絶縁膜２７を形成する。次いで、Ｎ
型にドープされたポリシリコンを沈積し、パタニングす
ることによって前記ゲート絶縁膜２７上にゲート電極２
８を形成する。シリサイド膜とポリシリコン膜より構成
されるポリサイド（polycide) ゲートを前記ゲート電極
２８として使用することもできる。次に、前記ゲート電
極２８をマスクにしてＰ型不純物イオン３２、例えば B
F2イオンを高濃度で注入しＰ型ソース領域およびドレイ
ン領域３４を形成することにより、ＰチャネルＭＯＳト
ランジスタを完成する。ここで、前記ゲート電極２８を
形成した後、結果物全面に低圧化学気相蒸着（LPCVD)方
法を利用して酸化膜を沈積し、食刻してゲート電極の側
壁にスペーサ（図示せず）を形成した後、前記スペーサ
をマスクにして BF2イオン３２を注入することにより、
前記Ｐ型ソース領域およびドレイン領域３４を形成する
こともできる。前述した第１実施例によると、砒素のよ
うな低拡散係数を有する不純物イオンによって形成され
た拡散障壁用不純物領域２２により、燐のような高拡散
係数を有する不純物イオンによって形成されたパンチス
ルー防止用Ｎ型不純物領域１８がチャネル領域に拡散す
ることを抑制するとともにホウ素または BF2イオンによ
り形成されるスレショルド電圧調節用Ｐ型不純物領域２
６が基板のバルク領域に拡散することを抑制する。従っ
て、チャネル領域のＰ−Ｎ接合の深さを浅くしながらチ
ャネル領域の移動度を低下させないため、電流駆動能力
を低下させることなくショートチャネル効果およびパン
チスルー特性を向上させることができる。図８は本発明
の第２実施例によるＰチャネルＭＯＳトランジスタの製
造方法を説明するための断面図である。図８に示すよう
に、図７で説明した方法でゲート電極２８を形成した
後、前記ゲート電極２８をマスクにしてＮ型不純物イオ
ン２９、例えば燐イオンを低濃度で注入して、Ｎチャネ
ルＭＯＳトランジスタのソース領域とドレイン領域とに
提供され同時にＰチャネルＭＯＳトランジスタのパンチ
スルーを防止する役割を果たすＮ型不純物領域３０を形
成する。この際、前記燐イオン２９はＮチャネルＭＯＳ
トランジスタのＬＤＤ領域を形成するための不純物イオ
ンであって、ＮチャネルＭＯＳトランジスタとＰチャネ
ルＭＯＳトランジスタの双方に注入することによりフォ
トマスク作業を別途行う必要がなくなる。次いで、結果
物全面に低圧化学気相蒸着方法を利用して酸化膜を沈積
した後、これを食刻してゲート電極の側壁にスペーサ
（図示せず）を形成する。次に前記スペーサをマスクに
して BF2イオン３２を注入することにより、Ｐ型ソース
領域およびドレイン領域３４を形成する。図９および図
１０は本発明の第３実施例によるＰチャネルＭＯＳトラ
ンジスタの製造方法を説明するための断面図である。図
９に示すように、Ｐ型の半導体基板１０上に熱酸化法に
よって酸化膜（図示せず）を形成した後、ＰチャネルＭ
ＯＳトランジスタが形成される領域にＮ型不純物イオン
１３、例えば燐イオンを高エネルギーで注入して熱処理
を追加することなく高濃度のＮウェル１４´を形成す
る。ここで、高エネルギーで形成された前記Ｎウェル１
４´を通常リトログレードＮウェル（retrograde N-wel
l ）と称する。図１０は、前記リトログレードＮウェル
１４´のチャネル領域における基板表面からの深さと不
純物濃度との関係を示す特性図である。前記図２と同様
に、スレショルド電圧調節用Ｐ型不純物領域２６、拡散
障壁用不純物領域２２およびパンチスルー防止用Ｎ型不
純物領域１８が基板の表面からバルクの方に侵入するよ
うに形成されており、前記パンチスルー防止用Ｎ型不純
物領域の深さよりさらに深いバルクの方に高濃度を有す
るリトログレードＮウェル１４´が形成されている。前
記リトグレードＮウェル１４´はラッチアップ（latch-
up) 、ソフトエラー(soft-error)などを抑制する役割を
する。図１１〜図１３は本発明によって製造されたＰチ
ャネルＭＯＳトランジスタのゲート長さと電気的特性と
の関係を示す特性図であって、拡散障壁用不純物領域を
形成する砒素イオン注入を行わなかった場合および砒素
イオン注入を1E12／cm 2 と2E12／cm2 の面密度でそれぞ
れ実施した場合のゲート長さと電気的特性との関係を示
している。図１１はゲート長さとスレショルド電圧との
関係を示したグラフであり、図１２は飽和電流（satura
tion current）を、図１３はブレークダウン（breakdow
nvoltage)を示したグラフである。図１１〜図１３よ
り、前記砒素イオンを注入しない場合（記号NO）と1E12
／cm2 の面密度で砒素イオン注入を実施した場合にはロ
ングチャネル（long-channel）ゲートで既にパンチスル
ーが発生したことが分かる。これに対して、前記砒素イ
オンの面密度が2E12／cm2である場合にはゲート長さが
0.45μm まで短くなってもスレショルド電圧が -0.78V
程度で一定な値を維持しており、ショートチャネル効果
が全く起こらないことがわかる。また、飽和電流も単位
チャネル毎に0.1 μA 以上であり、ＰチャネルＭＯＳト
ランジスタで要求される電流駆動能力を満足することが
わかる。
【発明の効果】前述したように本発明によると、拡散係
数が大きい不純物イオンをチャネル領域の下に注入して
パンチスルー防止用不純物領域を形成し、拡散係数が小
さい不純物イオンを前記パンチスルー防止用不純物領域
より浅く注入して拡散障壁用不純物領域を形成した後、
スレショルド電圧調節用不純物領域を形成する。これに
より、前記拡散障壁用不純物領域によってパンチスルー
防止用不純物領域がチャネル領域に拡散することを防止
するとともにスレショルド電圧調節用不純物領域がバル
クの方に拡散することを防止するため、チャネル領域内
の移動度を低下させることなくＰ−Ｎ接合を浅くするこ
とができる。従って、電流駆動能力を低下させることな
くショートチャネル効果およびパンチスルー特性を向上
させうる。本発明は前記の実施例に限定されず、本発明
の技術的思想を逸脱しない範囲内で当分野の通常の知識
を有した者による多様な変形が可能なのは無論である。
数が大きい不純物イオンをチャネル領域の下に注入して
パンチスルー防止用不純物領域を形成し、拡散係数が小
さい不純物イオンを前記パンチスルー防止用不純物領域
より浅く注入して拡散障壁用不純物領域を形成した後、
スレショルド電圧調節用不純物領域を形成する。これに
より、前記拡散障壁用不純物領域によってパンチスルー
防止用不純物領域がチャネル領域に拡散することを防止
するとともにスレショルド電圧調節用不純物領域がバル
クの方に拡散することを防止するため、チャネル領域内
の移動度を低下させることなくＰ−Ｎ接合を浅くするこ
とができる。従って、電流駆動能力を低下させることな
くショートチャネル効果およびパンチスルー特性を向上
させうる。本発明は前記の実施例に限定されず、本発明
の技術的思想を逸脱しない範囲内で当分野の通常の知識
を有した者による多様な変形が可能なのは無論である。
【図１】本発明によるＰチャネルＭＯＳトランジスタを
示す断面図である。
示す断面図である。
【図２】図１の絶断線ＡＡ´における、基板表面からの
深さと不純物濃度との関係を示す特性図である。
深さと不純物濃度との関係を示す特性図である。
【図３】本発明の第１実施例によるＰチャンネルＭＯＳ
トランジスタの製造方法を説明するための断面図であ
る。
トランジスタの製造方法を説明するための断面図であ
る。
【図４】本発明の第１実施例によるＰチャンネルＭＯＳ
トランジスタの製造方法を説明するための断面図であ
る。
トランジスタの製造方法を説明するための断面図であ
る。
【図５】本発明の第１実施例によるＰチャンネルＭＯＳ
トランジスタの製造方法を説明するための断面図であ
る。
トランジスタの製造方法を説明するための断面図であ
る。
【図６】本発明の第１実施例によるＰチャンネルＭＯＳ
トランジスタの製造方法を説明するための断面図であ
る。
トランジスタの製造方法を説明するための断面図であ
る。
【図７】本発明の第１実施例によるＰチャンネルＭＯＳ
トランジスタの製造方法を説明するための断面図であ
る。
トランジスタの製造方法を説明するための断面図であ
る。
【図８】本発明の第２実施例によるＰチャネルＭＯＳト
ランジスタの製造方法を説明するための断面図である。
ランジスタの製造方法を説明するための断面図である。
【図９】本発明の第３実施例によるＰチャネルＭＯＳト
ランジスタの製造方法を説明するための断面図である。
ランジスタの製造方法を説明するための断面図である。
【図１０】本発明の第３実施例によるＰチャネルＭＯＳ
トランジスタの製造方法を説明するための断面図であ
る。
トランジスタの製造方法を説明するための断面図であ
る。
【図１１】本発明によって製造されたＰチャネルＭＯＳ
トランジスタのゲート長さと電気的特性との関係を示す
グラフである。
トランジスタのゲート長さと電気的特性との関係を示す
グラフである。
【図１２】本発明によって製造されたＰチャネルＭＯＳ
トランジスタのゲート長さと電気的特性との関係を示す
グラフである。
トランジスタのゲート長さと電気的特性との関係を示す
グラフである。
【図１３】本発明によって製造されたＰチャネルＭＯＳ
トランジスタのゲート長さと電気的特性との関係を示す
グラフである。
トランジスタのゲート長さと電気的特性との関係を示す
グラフである。
１０ 半導体基板 １４ Ｎウェル（半導体基板） １８ パンチスルー防止用Ｎ型不純物領域 ２２ 拡散障壁用Ｎ型不純物領域 ２６ スレショルド電圧調整用Ｐ型不純物領域 ２７ ゲート絶縁膜 ２８ ゲート電極 ３４ ソース領域およびドレイン領域
Claims (6)
- 【請求項１】 第１導電型の半導体基板と、 前記半導体基板上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ゲート電極の長さ方向と平行に前記半導体基板内に
一定な間隔をおいて形成された第１導電型と反対の第２
導電型のソース領域およびドレイン領域と、 前記ソース領域と前記ドレイン領域との間の基板表面か
らバルクの方に侵入するように形成されて、第２導電型
のスレショルド電圧調節用第１不純物領域と第２導電型
の拡散障壁用第２不純物領域と前記拡散障壁用第２不純
物領域より高い拡散係数を有する第１導電型のパンチス
ルー防止用第３不純物領域とを含むチャネル領域と、 を具備することを特徴とするＭＯＳトランジスタ。 - 【請求項２】 第１導電型の半導体基板に第１導電型の
第１不純物イオンをチャネルが形成される基板領域内の
所定の深さに位置するように注入してパンチスルー防止
用第１不純物領域を形成する段階と、 前記基板に前記第１不純物イオンより低い拡散係数を有
する第２不純物イオンを注入して前記第１不純物領域の
上に拡散障壁用第２不純物領域を形成する段階と、 前記基板に前記第１導電型と反対の第２導電型の第３不
純物イオンを注入して前記第２不純物領域の上端と基板
表面との間にスレショルド電圧調節用第３不純物領域を
形成する段階と、 前記基板の表面上にゲート絶縁膜を形成する段階と、 前記ゲート絶縁膜上にゲート電極を形成する段階と、 前記基板に第２導電型の第４不純物イオンを注入してソ
ース領域およびドレイン領域を形成する段階とを具備す
ることを特徴とするＭＯＳトランジスタの製造方法。 - 【請求項３】 前記第１不純物イオンは燐イオンである
ことを特徴とする請求項２記載のＭＯＳトランジスタの
製造方法。 - 【請求項４】 前記第２不純物イオンは砒素、アンチモ
ン等のＮ型不純物イオンであることを特徴とする請求項
２記載のＭＯＳトランジスタの製造方法。 - 【請求項５】 前記第２不純物イオンはゲルマニウム等
の中性不純物イオンであることを特徴とする請求項２記
載のＭＯＳトランジスタの製造方法。 - 【請求項６】 前記第３不純物イオンはホウ素またはBF
2 イオンであることを特徴とする請求項２記載のＭＯＳ
トランジスタの製造方法。
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