JP2004104092A - 半導体素子の製造方法 - Google Patents
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Abstract
【解決手段】半導体基板1上に犠牲酸化膜2を形成する段階と、前記半導体基板に三重構造のウェルを形成する段階と、前記半導体基板の所定の深さに不活性イオンを注入して拡散防止層3を形成する段階と、前記拡散防止層上の半導体基板にしきい値電圧調節用イオンを注入する段階と、前記犠牲酸化膜を除去した後、前記半導体基板上にトンネル酸化膜4、ポリシリコン層5及びパッド窒化膜6を順次形成する段階と、素子分離用マスクを用いて前記パッド窒化膜をパターニングした後、露出した部分のポリシリコン層、トンネル酸化膜及び半導体基板を順次エッチングしてトレンチ7を形成する段階と、前記トレンチが埋め込まれるように全体上部面に酸化膜を形成した後、表面を平坦化し、残留した前記パッド窒化膜を除去して前記トレンチ内に素子分離膜を形成させる段階とを含む。
【選択図】 図2
Description
【発明の属する技術分野】
本発明は、半導体素子の製造方法に係り、さらに詳しくは、しきい値電圧調節用イオンの内部拡散によるしきい値電圧の変動を防止することを可能にした半導体素子の製造方法に関する。
【0002】
【従来の技術】
最近、メモリ素子の集積度が増加するにつれて、メモリセルの大きさも急激に減少する。従って、ウェーハ当りメモリセルの比率を確保するためにシャロートレンチ(Shallow Trench)を用いた素子分離膜を利用する。
【0003】
既存のフラッシュメモリ素子の製造工程では、半導体基板にウェルを形成した後、トンネル酸化膜とゲートとしてのポリシリコン層とを順次形成する。素子分離用マスクを用いてポリシリコン層及びトンネル酸化膜をパターニングし、露出した半導体基板を所定の深さにエッチングしてシャロートレンチを形成する。水素雰囲気中で熱処理してトレンチの角部を丸くし、Si3N4ガスを用いて全体上部面に窒化膜を形成する。トレンチが埋め込まれるように全体上部面に酸化膜を厚く形成した後、平坦化工程を行ってトレンチ内に素子分離膜を形成させる。
【0004】
このような従来の方法を用いると、トレンチの上部角部にトンネル酸化膜の被害が発生しない。ところが、しきい値電圧の調節のために注入するB11イオンが、後続の熱処理過程で拡散(Transient Enhanced Diffusion:TED)されるため、基板の表面部におけるイオンの濃度が高くなり或いは低くなってしきい値電圧が変動するとともに、FNトンネル方式で消去が行われるNAND型フラッシュメモリセルの場合にはチャネル長が変化して素子の電気的特性及び信頼性が低下する。また、最小限のドーズ量でしきい値電圧調節用イオンを注入するために、イオンの拡散によってウェーハ全体領域におけるしきい値電圧が安定的に確保されない。
【0005】
【発明が解決しようとする課題】
従って、本発明の目的は、しきい値電圧イオンを注入する前に、チャネル領域の下部に、電気的性質を示さない不活性イオンを注入して拡散防止層を形成することにより、かかる欠点を解消することが可能な半導体素子の製造方法を提供することにある。
【0006】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体素子の製造方法は、半導体基板上に犠牲酸化膜を形成する段階と、前記半導体基板に三重構造のウェルを形成する段階と、前記半導体基板の所定の深さに不活性イオンを注入して拡散防止層を形成する段階と、前記拡散防止層上の半導体基板にしきい値電圧調節用イオンを注入する段階と、前記犠牲酸化膜を除去した後、前記半導体基板上にトンネル酸化膜、ポリシリコン層及びパッド窒化膜を順次形成する段階と、素子分離用マスクを用いて前記パッド窒化膜をパターニングした後、露出した部分のポリシリコン層、トンネル酸化膜及び半導体基板を順次エッチングしてトレンチを形成する段階と、前記トレンチが埋め込まれるように全体上部面に酸化膜を形成した後、表面を平坦化し、残留した前記パッド窒化膜を除去して前記トレンチ内に素子分離膜を形成させる段階とを含むことを特徴とする。
【0007】
また、上記目的を達成するために、本発明に係る半導体素子の製造方法は、半導体基板上に犠牲酸化膜を形成する段階と、前記半導体基板に三重構造のウェルを形成する段階と、前記半導体基板のチャネル領域に質量の重いイオンを注入してイオン注入層を形成する段階と、前記イオン注入層にしきい値電圧調節用イオンを注入する段階と、前記犠牲酸化膜を除去した後、前記半導体基板上にトンネル酸化膜、ポリシリコン層及びパッド窒化膜を順次形成する段階と、素子分離用マスクを用いて前記パッド窒化膜をパターニングした後、露出した部分のポリシリコン層、トンネル酸化膜及び半導体基板を順次エッチングしてトレンチを形成する段階と、前記トレンチが埋め込まれるように全体上部面に酸化膜を形成した後、表面を平坦化し、残留した前記パッド窒化膜を除去して前記トレンチ内に素子分離膜を形成させる段階とを含むことを特徴とする。
【0008】
前記不活性イオンは、窒素イオンであって、NH3をソースガスとして用いて500〜1500KeVのエネルギー及び5E12〜5E13ion/cm2のドーズ量で注入することを特徴とする。
【0009】
前記質量の重いイオンは、砒素(As75)イオンであって、10〜100KeVのエネルギー及び5E11〜1E13ion/cm2のドーズ量で注入することを特徴とする。
【0010】
【発明の実施の形態】
以下、添付図面に基づいて本発明を詳細に説明する。
【0011】
図1aないし図3bは本発明の第1実施例を説明するための素子の断面図である。図1aは半導体基板1上に犠牲酸化膜2を形成した状態の断面図である。前記犠牲酸化膜2は、半導体基板1表面の結晶欠陥を抑制し、表面処理のために乾式または湿式酸化工程で形成するが、例えば750〜800℃の温度でDHF(50:1)+SC−1(NH4OH/H2O2/H2O)又はBOE(100:1又は300:1)+SC−1(NH4OH/H2O2/H2O)を用いた前処理洗浄工程により厚さ70〜100Åの酸化膜を形成する。
【0012】
図1bは、所定のマスクを用いて、Nウェル(図示せず)が形成される部分の前記半導体基板1にイオンを注入した状態の断面図、図1cは、所定のマスクを用いて、Pウェル(図示せず)が形成される部分の前記半導体基板1にイオンを注入する状態の断面図である。この際、前記犠牲酸化膜2がドーパントチャネリング(Dopant channeling)による内部拡散を抑制するスクリーン酸化膜として用いられる。
【0013】
三重構造のウェルを有するフラッシュメモリの特徴を考慮すると、前記Nウェルを形成するためにはP31イオンを500〜2000KeVのエネルギー及び5E12〜5E13ion/cm2のドーズ量で注入し、前記Pウェルを形成するためにはB11イオンを200〜1000KeVのエネルギー及び1E12〜5E13ion/cm2のドーズ量で注入する。この際、チャネリングが抑制されるようにするため、3〜13°の傾斜角を有する傾斜イオン注入方法を用いる。
【0014】
図1dは、前記半導体基板1の所定の深さに、電気的性質を示さない不活性イオンを注入して拡散防止層3を形成した状態の断面図である。前記不活性イオンとしては窒素(N2)イオンを使用する。窒素(N2)イオンはNH3をソースガスとして10〜100KeVのエネルギー及び5E13〜5E15ion/cm2のドーズ量で注入するが、チャネリングが最大限抑制されるように3〜13°の傾斜角で注入する。
【0015】
図2aはしきい値電圧Vtを調節するために前記半導体基板1の表面部のチャネル領域にP型イオンを注入する状態の断面図である。P型イオンとしては硼素(B11)イオンを使用し、5〜50KeVのエネルギー及び1E11〜1E13ion/cm2のドーズ量で注入するが、チャネリングが最大限抑制されるようにするために、3〜13°の傾斜角をもつ傾斜イオン注入方法を用いる。この際、図4の如くP型イオンが前記拡散防止層3の下部に注入されないように深さ(Projected Range;Rp)を調節する。図4において、線Aは拡散防止層3の深さと濃度分布を、線Bはしきい値電圧調節用イオンが注入された領域の深さと濃度分布を示す。
【0016】
図2bは前記犠牲酸化膜2を除去し、前記半導体基板1上にトンネル酸化膜4、ポリシリコン層5及びパッド窒化膜6を順次形成した状態の断面図である。
【0017】
前記犠牲酸化膜2はDHF(50:1)+SC−1(NH4OH/H2O2/H2O)を用いた前処理洗浄工程で除去し、前記トンネル酸化膜4は750〜800℃の温度にて湿式酸化工程で形成し、その後900〜910℃の温度及びN2雰囲気中で20〜30分間熱処理する。
【0018】
前記ポリシリコン層5は、580〜620℃の温度及び0.1〜3torrの圧力条件でSiH4又はSi2H6及びPH3ガスを用いたLPCVD法によって、グレーンサイズが最小化されたドーフトポリシリコンを250〜500Åの厚さに蒸着して形成するが、Pドーピングレベルが1.5E20〜3.0E20atoms/cc程度に維持されるようにする。
【0019】
前記パット窒化膜6は、 LPCVD(減圧化学気相成長)法を用いて900〜2000Åの厚さに形成する。
【0020】
図2cは素子分離用マスクを用いたフォト及びエッチング工程で前記パッド窒化膜6をパターニングした後、露出した部分のポリシリコン層5、トンネル酸化膜4及び半導体基板1を順次エッチングしてシャロートレンチ7を形成した状態の断面図である。この際、トレンチ7の側壁が所定の傾斜角を持つようにエッチングする。
【0021】
図3aは前記トレンチ7が埋め込まれるように全体上部面に高密度プラズマ酸化膜(High Density Plasma)8を4000〜10000Åの厚さに形成した後、CMP(化学的機械的研磨)工程で表面を平坦化させた状態の断面図である。この際、パッド窒化膜6が所定の厚さ研磨されるようにする。
【0022】
図3bは前記半導体基板1をリン酸(H3PO4)に浸し、残留した前記パッド窒化膜6を除去することにより、トレンチ7内に素子分離膜8を形成した状態の断面図である。
【0023】
その後、薄いHF(50:1)溶液を用いて、露出したポリシリコン層5の表面に成長した自然酸化膜(図示せず)を除去し、所望の厚さのフローティングゲートを得るためにポリシリコン層5上に厚さ400〜1000Åのポリシリコンを蒸着する。そして、一般的なフラッシュメモリ素子の製造過程によってフラッシュメモリセルを形成する。
【0024】
図5aないし図7bは本発明の第2実施例を説明するための素子の断面図である。図5aは半導体基板11上に犠牲酸化膜12を形成した状態の断面図である。前記犠牲酸化膜12は半導体基板11表面の結晶欠陥を抑制し、表面処理のために乾式または湿式酸化工程で形成するが、例えば、750〜800℃の温度でDHF(50:1)+SC−1(NH4OH/H2O2/H2O)又はBOE(100:1又は300:1)+SC−1( NH4OH/H2O2/H2O)を用いた前処理洗浄工程により厚さ70〜100Åの酸化膜を形成する。
【0025】
図5bは、所定のマスクを用いて、Nウェル(図示せず)が形成される部分の前記半導体基板11にイオンを注入する状態の断面図である。図5cは、所定のマスクを用いて、Pウェル(図示せず)が形成される部分の前記半導体基板11にイオンを注入する状態の断面図である。この際、前記犠牲酸化膜12がドーパントチャネリングによる内部拡散を抑制するスクリーン酸化膜として用いられる。
【0026】
三重構造のウェルを有するフラッシュメモリの特徴を考慮すると、前記Nウェルを形成するためにはP31イオンを500〜2000KeVのエネルギー及び5E12〜5E13ion/cm2のドーズ量で注入し、前記Pウェルを形成するためにはB11イオンを200〜1000KeVのエネルギー及び1E12〜5E13ion/cm2のドーズ量で注入する。この際、チャネリングが抑制されるようにするため、3〜13°の傾斜角をもつ傾斜イオン注入方法を用いる。
【0027】
図5dは人為的にしきい値電圧Vtを低めるために前記半導体基板11の表面部のチャネル領域に質量の重いイオンを注入してイオン注入層13を形成した状態の断面図である。前記イオンとしては砒素(As75)イオンを使用し、高電流のイオン注入器を用いて10〜100KeVのエネルギー及び5E11〜1E13ion/cm2のドーズ量で注入するが、チャネリングが最大限抑制されるように3〜13°の傾斜角で注入する。この際、チャネル領域に欠陥が生成されないようにイオン注入を行われなければならない。
【0028】
図6aはしきい値電圧Vtを調節するために前記半導体基板11の表面部のイオン注入層13にP型イオンを注入する状態の断面図である。P型イオンとしては硼素(B11)イオンを使用し、5〜50KeVのエネルギー及び1E11〜1E13ion/cm2のドーズ量で注入するが、チャネリングが最大限抑制されるようにするため、3〜13°の傾斜角をもつ傾斜イオン注入方法を用いる。この際、図8の如くP型イオンが前記砒素(As75)イオンより多く注入されなければならない。図8において、線Cはイオン注入層13の深さと濃度分布を、線Dはしきい値電圧調節用イオンが注入された領域の深さと濃度分布を示す。
【0029】
図6bは前記犠牲酸化膜12を除去し、前記半導体基板11上にトンネル酸化膜14、ポリシリコン層15及びパッド窒化膜16を順次形成した状態の断面図である。
【0030】
前記犠牲酸化膜12はDHF(50:1)+SC−1(NH4OH/H2O2/H2O)を用いた前処理洗浄工程で除去し、前記トンネル酸化膜14は750〜800℃の温度で湿式酸化工程で形成し、その後900〜910℃の温度及びN2雰囲気中で20〜30分間熱処理する。
【0031】
前記ポリシリコン層15は、580〜620℃の温度及び0.1〜3torrの圧力条件でSiH4又はSi2H6及びPH3ガスを用いたLPCVD法で、グレインサイズが最小化されたドーフトポリシリコンを250〜500Åの厚さに蒸着するが、Pドーピングレベルが1.5E20〜3.0E20atoms/cc程度に維持されるようにする。
【0032】
前記パッド窒化膜16はLPCVD法を用いて900〜2000Åの厚さに形成する。
【0033】
図6cは素子分離用マスクを用いたフォト及びエッチング工程で前記パッド窒化膜16をパターニングした後、露出した部分のポリシリコン層15、トンネル酸化膜14及び半導体基板11を順次エッチングしてシャロートレンチ17を形成した状態の断面図である。この際、トレンチ17の側壁が所定の傾斜角を持つようにエッチングする。
【0034】
図7aは前記トレンチ17が埋め込まれるように全体上部面に高密度プラズマ(HDP)酸化膜18を4000〜10000Åの厚さに形成した後、CMP工程で表面を平坦化させた状態の断面図である。この際、前記パッド窒化膜16が所定の厚さ研磨されるようにする。
【0035】
図7bは前記半導体基板11をリン酸(H3PO4)に浸し、残留した前記パッド窒化膜16を除去することにより、トレンチ17内に素子分離膜18を形成した状態の断面図である。
【0036】
その後、薄いHF(50:1)溶液を用いて、露出したポリシリコン層15の表面に成長した自然酸化膜(図示せず)を除去し、所望の厚さのフローティングゲートを得るためにポリシリコン層15上に厚さ400〜1000Åのポリシリコンを蒸着する。そして、一般的なフラッシュメモリ素子の製造過程によってフラッシュメモリセルを形成する。
【0037】
【発明の効果】
上述したように、本発明は、しきい値電圧イオンを注入する前に、チャネル領域の下部に電気的性質を示さない不活性イオンを注入して拡散防止層を形成することにより、後続の熱処理過程で発生するしきい値電圧調節用イオンの下部拡散が防止されるとともに、Pウェルへの高電圧の印加時にチャネル領域におけるイオンの挙動が抑制される。また、前記拡散防止層は、半導体基板に存在する欠陥などをゲッタリングする層として作用し、前記不活性イオンの注入深さを調節すればチャネルイオンの量を調節することができるので、高集積化によるしきい値電圧条件の調節が容易になる。
【0038】
また、本発明は、しきい値電圧イオンを注入する前に、チャネル領域に質量の重いイオンを注入することにより、後続の熱処理過程でしきい値電圧調節用イオンの挙動が抑制されて下部拡散が防止されるとともに、長いチャネルにおけるしきい値電圧を人為的に低くすることができ、イオンの注入深さを調節すればチャネルイオンの量を調節することができるので、高集積化による素子のしきい値電圧条件の調節が容易になる。
【図面の簡単な説明】
【図1】本発明の第1実施例を説明するための素子の断面図である。
【図2】本発明の第1実施例を説明するための素子の断面図である。
【図3】本発明の第1実施例を説明するための素子の断面図である。
【図4】本発明に係る拡散防止層における濃度分布を示すグラフである。
【図5】本発明の第2実施例を説明するための素子の断面図である。
【図6】本発明の第2実施例を説明するための素子の断面図である。
【図7】本発明の第2実施例を説明するための素子の断面図である。
【図8】本発明に係るイオン注入層における濃度分布を示すグラフである。
【符号の説明】
1、11 半導体基板
2、12 犠牲酸化膜
3 拡散防止層
4、14 トンネル酸化膜
5、15 ポリシリコン層
6、16 パッド窒化膜
7、 17 トレンチ
8、18 素子分離膜
13 イオン注入層
Claims (7)
- 半導体基板上に犠牲酸化膜を形成する段階と、
前記半導体基板に三重構造のウェルを形成する段階と、
前記半導体基板の所定の深さに不活性イオンを注入して拡散防止層を形成する段階と、
前記拡散防止層上の半導体基板にしきい値電圧調節用イオンを注入する段階と、
前記犠牲酸化膜を除去した後、前記半導体基板上にトンネル酸化膜、ポリシリコン層及びパッド窒化膜を順次形成する段階と、
素子分離用マスクを用いて前記パッド窒化膜をパターニングした後、露出した部分のポリシリコン層、トンネル酸化膜及び半導体基板を順次エッチングしてトレンチを形成する段階と、
前記トレンチが埋め込まれるように全体上部面に酸化膜を形成した後、表面を平坦化し、残留した前記パッド窒化膜を除去して前記トレンチ内に素子分離膜を形成させる段階とを含むことを特徴とする半導体素子の製造方法。 - 前記不活性イオンは、窒素イオンであって、NH3をソースガスとして用いて500〜1500KeVのエネルギー及び5E12〜5E13ion/cm2のドーズ量で注入することを特徴とする請求項1記載の半導体素子の製造方法。
- 半導体基板上に犠牲酸化膜を形成する段階と、
前記半導体基板に三重構造のウェルを形成する段階と、
前記半導体基板のチャネル領域に質量の重いイオンを注入してイオン注入層を形成する段階と、
前記イオン注入層にしきい値電圧調節用イオンを注入する段階と、
前記犠牲酸化膜を除去した後、前記半導体基板上にトンネル酸化膜、ポリシリコン層及びパッド窒化膜を順次形成する段階と、
素子分離用マスクを用いて前記パッド窒化膜をパターニングした後、露出した部分のポリシリコン層、トンネル酸化膜及び半導体基板を順次エッチングしてトレンチを形成する段階と、
前記トレンチが埋め込まれるように全体上部面に酸化膜を形成した後、表面を平坦化し、残留した前記パッド窒化膜を除去して前記トレンチ内に素子分離膜を形成させる段階とを含むことを特徴とする半導体素子の製造方法。 - 前記質量の重いイオンは、砒素(As75)イオンであって、10〜100KeVのエネルギー及び5E11〜1E13ion/cm2のドーズ量で注入することを特徴とする請求項3記載の半導体素子の製造方法。
- 前記犠牲酸化膜は、750〜800℃の温度で、DHF(50:1)+SC−1(NH4OH/H2O2/H2O)及びBOE(100:1又は300:1)+SC−1(NH4OH/H2O2/H2O)のいずれか一つの混合溶液を用いた洗浄工程で70〜100Åの厚さに形成することを特徴とする請求項1又は3記載の半導体素子の製造方法。
- 前記しきい値電圧調節用イオンは、硼素(B11)イオンであって、5〜50KeVのエネルギー及び1E11〜1E13ion/cm2のドーズ量で注入することを特徴とする請求項1又は3記載の半導体素子の製造方法。
- 前記犠牲酸化膜はDHF(50:1)+SC−1(NH4OH/H2O2/H2O)を用いた洗浄工程により除去することを特徴とする請求項1又は3記載の半導体素子の製造方法。
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