KR100798158B1 - 반도체 디바이스 제조 방법 - Google Patents

반도체 디바이스 제조 방법 Download PDF

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Abstract

반도체 디바이스 및 그 제조 방법이 제공된다.반도체 기판에 트렌치가 형성된다. 트렌치의 표면 상에 얇은 산화물 라이너가 바람직하게 형성된다. 산화물 라이너를 형성한 후에, 반도체 기판의 제 1 영역이 마스크되고 제 2 영역은 노출되게 한다. 제 1 영역에는 n형 디바이스가 형성되고, 제 2 영역에는 p형 디바이스가 형성된다. 다음에, 제 2 영역에 있는 트렌치의 측벽으로 n형 이온이 임플랜팅된다. 마스크가 제거되고 종래의 방법으로 반도체 디바이스를 형성한다. n형 이온은 바람직하게 PMOSFET이 형성되는 측벽에만 임플랜팅된다.

Description

반도체 디바이스 제조 방법{SEMICONDUCTOR DEVICE WITH STI SIDEWALL IMPLANT}
본 발명은 반도체 디바이스 및 그 제조방법에 관한 것이다.
트렌치 분리는 회로 토포그라피를 감소시키고 인접한 반도체 디바이스를 양호하게 분리하기 위해 반도체 산업에서 사용되어 왔다. 얕은 트렌치 격리부(shallow trench isolation:STI)를 형성하는 전형적인 공정에서, 열적으로 산화된 필름이 얕은 트렌치 위에 형성된다. 다음에 트렌치는 유전체 재료, 예를 들면, 산화물로 충진된다. 고 밀도 플라즈마 공정에서는 전형적으로 산화물을 증착하여 트렌치를 충진함으로써 격리부를 형성하게 된다. 고 밀도 플라즈마 공정에서는 트렌치 측벽 에지를 따라 전하가 트래핑(trapping)될 수 있다. 더우기, 이 공정에서는 PMOSFET 디바이스의 핫 캐리어 민감도(hot carrier sensitivity)를 증가시킨다. 핫 캐리어 동안 STI 에지에 전자 주입의 트래핑 효율이 증가함으로써 핫 캐리어 민감도가 증가하게 되고 결과적으로 기생 PMOSFET 디바이스의 기생 에지가 활성화되게 된다. 따라서, PMOSFET에서 STI 공정으로 유도된 핫 캐리어 민감도를 감소시킬 필요가 있다.
부가적으로, 질화물 라이너(liner)가 STI에 있는 열적으로 산화된 필름 위에 때때로 증착된다. 질화물 라이너는 매우 효율적인 산소 확산 장벽이 되어 왔다. 따라서, 질화물 라이너를 형성하여 저장 트렌치의 칼라(collar) 영역에 있는 실리콘 측벽이 산화되는 것을 방지하게 된다. 더우기, 질화물 라이너는 디바이스의 활성영역에 있는 단층(dislocations)을 방지하게 된다.
그러나, 질화물 라이너를 사용함으로써 몇가지 문제점이 발생한다. 질화물 라이너는 전하를 트래핑하는 소스로, 지원 회로에서 수용하기 어려운 레벨의 접합 누설(junction leakage)을 야기한다. 전하 트래핑은 질화물 라이너로 전자를 주입한 결과이다. 전하 트래핑은 주로 공정에서 유도되는 플라즈마 충전(charging)에 기인하여 질화물 라이너에서 발생한다.
질화물 라이너가 존재하고 그 결과 전자 트래핑이 증가함으로써 매립형 채널 PMOSFET의 핫 캐리어 민감도가 증가하게 된다. 전하 트래핑을 조절하는 많은 방법이 다른 유형의 디바이스에 대하여 제안되었다. 대부분의 이러한 방법에서는 질화물 라이너에 트래핑되는 전하를 감소시킴으로써 문제를 해결하여 분리를 향상시킨다. 예를 들면, Ho등의 미국 특허 번호 제5,747,866호에는 전하 트래핑을 제한하는 구조가 개시되어 있다. Ho등은 1050℃ 이상에서 트래핑 중심의 밀도가 더 낮게 증착된 크리스탈 RTN 질화물 라이너를 설명한다. 그러나, 핫 캐리어 신뢰성을 향상시키기 위한 만족할 만한 해결책을 제시하지는 못한다.
따라서, 현재 공지된 공정에 따른 저하된 핫 캐리어 신뢰성과 전하 트래핑 문제를 해결하기 위한 제조 공정 및 반도체 디바이스가 필요하다.
반도체 디바이스 및 그 제조 방법이 제공된다. 반도체 기판에 트렌치가 형성된다. 트렌치의 표면 위에 바람직하게 얇은 산화물 라이너가 형성된다. 산화물 라이너를 형성한 후에, 반도체 기판의 노출되는 제 2 영역은 남겨두고 제 1 영역을 마스킹한다. 제 1 영역에는 N형 디바이스가 형성되고 제 2 영역에는 P형 디바이스가 형성된다. N형 이온이 제 2 영역에 있는 트렌치의 측벽에 임플랜팅(implant)된다. 마스크를 제거한 다음 종래의 방법으로 반도체 디바이스를 형성한다. 바람직하게, N형 이온은 PMOSFET이 형성되는 측벽에 단지 임플랜팅된다.
본 발명은 첨부된 도면을 참조하여 더 상세히 설명된다.
도 1a는 본 발명의 실시예에 따른 공정을 설명하는 반도체 웨이퍼의 단면도이다.
도 1b는 도 1a의 내부에 형성된 트렌치를 구비하는 웨이퍼를 도시한다.
도 1c는 도 1b의 트렌치에 형성된 산화물 라이너를 구비하는 웨이퍼를 도시한다.
도 1d는 도 1c의 NMOSFET 영역 상에 마스크를 구비한 웨이퍼를 도시한다.
도 1e는 도 1d의 웨이퍼에 이온을 임플랜팅한 것을 도시한다.
도 1f는 도 1e의 트렌치에 형성된 질화물 라이너를 구비한 웨이퍼를 도시한다.
도 1g는 도 1c의 트렌치에 유전체를 부분적으로 충진한 웨이퍼를 도시한다.
도 2는 본 발명의 실시예에 따라 형성된 반도체 디바이스의 단면도를 도시한다.
도 3은 본 발명의 실시예에 따라 형성된 반도체 디바이스의 평면도를 도시한다.
본 발명은 향상된 핫 캐리어 신뢰성을 갖는 반도체 디바이스를 형성하는 방법을 제공한다. 트렌치의 측벽으로 이온이 임플랜팅된다. 임플랜팅된 이온은 도핑층을 형성하여 트렌치로 전자가 주입되는 것을 방지한다. 본 발명은, 예를 들면, 임의의 CMOS 애플리케이션에서 NMOSFET과 PMOSET이 형성되는 임의의 위치에 사용될 수 있다. 이러한 예에서는 핫 캐리어 신뢰성을 향상시키기 위해 PMOSFET이 형성되는 영역의 STI 측벽으로 이온이 임플랜팅된다.
본 발명은 바람직하게 DRAM 어레이 NMOSFET에서 구현되고 아래에서 상세히 설명될 것이다. 그러나, 상기에 언급한 바와 같이, 본 발명은 또한 다른 많은 반도체 디바이스를 형성하는 데에도 사용될 수 있다. 전형적으로, DRAM 어레이 NMOSFET은 p-웰(well)에 형성되는 NMOSFET 어레이 디바이스와 지원(support) 영역에 형성되는 NMOSFET과 PMOSFET 지원 디바이스를 포함한다. NMOSFET과 PMOSFET은 일반적으로 동일한 반도체 기판 상의 지원 영역과 어레이에 형성된다. STI를 사용하여 반도체 기판의 많은 어레이 영역과 지원 영역 및 그 위에 형성된 반도체 디바이스를 서로 분리한다. 상기에 설명된 바와 같이, STI는 일반적으로 트렌치에 형성된 질화물 라이너 및 그 트렌치를 충진하는 고 밀도 플라즈마 산화물을 포함한다. 핫 캐리어 스트레스 동안 트렌치 측벽에 전자를 주입하게 되면 결과적으로 DRAM에서 지원 회로로 사용되는 PMOSFET의 저하를 가져오게 된다.
본 발명은 PMOSFET 활성 영역(AA) 측벽에 n-형 도펀트(dopant)를 임플랜팅함으로써 핫 캐리어 신뢰성의 저하를 감소시키거나 방지한다. 이러한 측벽 임플랜팅은 핫 캐리어 신뢰성을 향상시키는 것이 관찰되었다. 측벽에 임플랜팅하는 것은 DRAM 어레이를 형성하기 위해 사용되는 현재의 공정에 쉽게 사용할 수 있다. 전형적인 DRAM 공정에서, 반도체 기판은 어레이 영역과 지원영역으로 분할된다. 반도체 기판이 에칭되어 트렌치가 형성된다. 다음에 트렌치에 AA 산화물이 형성될 수 있다. 바람직하게, n형 도펀트를 임플랜팅함으로써 형성되는 도핑층이 AA 측벽에 또한 형성된다.
NMOSFET이 형성되는 AA 측벽에 n형 층을 형성하면 NMOSFET이 쓸모없게 된다. 따라서, NMOSFET이 형성되는 AA 측벽에 이온이 임플랜팅되는 것을 방지해야 한다. n형 층은 지원 영역에 형성되는 매립형(buried) 채널 PMOSFET의 AA 측벽에만 임플랜팅된다.
따라서, AA 산화물을 형성한 후에, 반도체 기판의 노출되는 지원 영역은 남겨두고, 어레이 영역은 마스킹되어야 한다. 다음에, 지원 영역에 있는 AA 측벽에 N형 이온이 임플랜팅되는 반면, 어레이 영역은 보호된다. 임플랜팅되는 n형 이온의 도핑 농도는 n 웰의 도핑 농도에 의존하고 표면 채널 또는 매립형 채널 디바이스가 형성되는지에 의존한다. 임플랜트의 도우즈는 어떠한 효과를 갖기 위해서는 n 웰의 도핑 농도보다 더 높아야하고 매립형 채널 깊이보다 기판에 더 깊게 주입되어야 한다. 표면 채널 디바이스가 형성된다면, 임플랜팅의 깊이를 고려할 필요는 없다. 이온 임플랜팅은 반도체 기판의 지원 영역에 있는 STI에 n형 층을 형성한다. 어레이 영역 위에 있는 마스크가 제거되고 종래의 방법으로 반도체 디바이스가 형성된다. 상기에 언급한 바와 같이, n형 이온은 바람직하게 PMOSFET AA 측벽에만 임플랜팅된다. n형 층은 트렌치 측벽으로 핫 캐리어에 의해 유도되는 전자 주입을 감소시키기 때문에 핫 캐리어 신뢰성을 향상시킨다.
도 1a 내지 도 1f를 참조하여, 본 발명의 실시예에 따른 방법이 이제 설명될 것이다. 반도체 기판(11)이 제공된다. 일반적으로, 두께가 약 3 nm 내지 8 nm 인 패드 산화물 막(12)이 기판(11) 위에 형성된다. 두께가 약 100 nm 내지 250 nm인 패드 질화물 막(13)이 패드 산화물 막(12)의 상부에 형성되어 결과적으로 도 1a에 도시된 구조를 갖게 된다. 다음에, 공지된 에칭 공정을 사용하여 패드 질화물 막(13), 패드 산화물 막(12) 및 기판을 선택적으로 에칭한다. 그렇게 함으로써 도 1b에 도시된 바와 같이 트렌치(14)가 형성된다. 트렌치(14)는 측벽(16)과 하부(17)를 구비한다. DRAM을 형성할 때에, 반도체 기판(11)은 일반적으로 복수의 어레이와 NMOSFET 영역(20) 및 복수의 PMOSFET 지원 영역(22)으로 분할된다. 트렌치(14)의 배열이 부분적으로 결정되어 상기 영역(20, 22)이 서로 분리된다. 결과적으로, 도 1b에 도시된 바와 같이, 트렌치(14) 중의 하나가 어레이 및 NMOSFET 영역(20)을 지원 PMOSFET 영역(22)을 분리시킨다. 부가하여, 트렌치(14)는, 하기에 설명되는 바와 같이, 반도체 디바이스가 형성되는 그 사이에 구성요소 활성 영역을 구획형성한다. 상기 공정은 공지되어 있으며, 당업자에게 공지된 종래 기술을 사용하여 실행될 수 있다.
도 1c에 도시된 바와 같이, 산화물 라이너(15)가 트렌치(14)의 표면 상에 종래의 방법으로 형성될 수 있다. 전형적으로, 산화물 라이너(15)가 제공되어 기판(11)의 표면을 보호하며, 두께는 일반적으로 10 nm이하이다. 바람직하게, 단지 트렌치(14) 내부의 표면상에, 즉, 측벽(16)과 하부(17)에 산화물 라이너(15)가 형성된다. 산화물 라이너(15)는 여기에서 STI 측벽(16)에 이온을 임플랜팅하기 위한 희생 산화물로써도 사용된다.
다음에, STI 측벽으로 이온이 임플랜칭된다. 이온 임플랜팅은 PMOSFET 지원 영역(22)에 있는 트렌치에만 수행되어야 한다. 따라서, 도 1d에 도시된 바와 같이, 반도체 기판(11) 위에 마스크(24)가 형성된다. 마스크(24)는 바람직하게 어레이 영역(20) 및 NMOSFET이 형성되는 반도체 기판의 다른 부분 위에 형성된다. 기판(11)의 지원 영역(22)은 마스크(24)에 의해 커버되지 않고 노출된다. 마스크(24)는 레지스트, 예를 들면, 텅스텐 질화물 층일 수 있다. 다음에, 반도체 기판(11)의 노출된 표면에 n형 이온이 임플랜팅된다. 도 1e에 도시된 바와 같이, 트렌치(14)의 측벽(16)과 하부(17)로 n형 이온이 임플랜팅된다. 최대의 효과를 얻기 위해, 임플랜팅된 이온의 농도는 STI 측벽(16)에서 가장 높아야한다. 트렌치(14)의 하부(17)에 임플랜팅된 이온 양은 그리 중요하지 않다. 결과적으로, 이온 임플랜팅은 이온이 측벽(16)으로 향하도록 각을 맞추어 임플랜팅되어야 한다. 30 KeV의 에너지에서 약 4-5 ×1012 cm-2의 도우즈로 30도로 각을 맞추는 것이 바람직하다. 이렇게 임플랜팅함으로써, 기판(11)에 n형 층(26)이 형성된다. 이온을 임플랜팅한 후에, 마스크(24)를 제거하여 어레이 영역(20)을 노출시킨다.
상기에 논의된 바와 같이, STI 구조가 있는 DRAM 공정에서 사용될 수 있다. 바람직한 실시예에서, 질화물 라이너(28)는 이온 임플랜팅 후에 형성된다. 질화물 라이너(28)는 산화물 라이너(15) 상에 형성될 수 있다. 질화물 라이너(28)는 바람직하게 700℃ - 800℃에서 LPCVD로 형성되는 비정질층이다. LPCVD 공정은 당업자에게 공지되어 있다. 부가적으로, 도 1f에 도시된 바와 같이, 질화물 층(28)이 트렌치(14) 내부 및 패드 질화물 층(13) 상에 형성될 수 있다. 질화물 라이너가 제공된다면, 질화물 라이너가 형성되는 트렌치(14)의 모든 영역에 n형 층(26)이 형성되어야 한다.
다른 실시예에서, 측벽에 n형 이온을 임플랜팅하기 전에 유전체를 트렌치(14)에 부분적으로 충진할 수 있다. 상기 설명된 공정에서, 산화물 라이너(15)를 형성한 후에 트렌치가 부분적으로 충진된다. 도 1g는 도 1c의 트렌치에 부분적으로 산화물(31)을 충진한 지원 영역(22)을 도시한다. 다음에, 어레이 영역(20)이 레지스트(24)로 마스킹되고 이온 임플랜팅이 수행된다. 부분적으로 트렌치(14)를 충진하는 산화물(31)은 트렌치(14)의 하부(17)로 이온이 임플랜팅되는 것을 방지한다. 노출된 채로 있는 측벽(16)의 상부(18)는 n형 불순물(impurities)로 도핑된다. 따라서, 이온은 측벽의 상부에만 임플랜팅된다. 다음에, 측벽 임플랜팅 후에, STI가 완전히 충진된다.
DRAM을 형성하는 것은 공지된 방법으로 완성될 수 있다. 예를 들면, 도 2에 도시되는 바와 같이, 트렌치(14)가 산화물(31)로 충진되어 격리부를 형성한다. 격리부 사이의 영역에 있는 반도체 기판 상에 구성요소 활성 영역이 구획형성된다. 구성요소 활성 영역에 있는 기판(11)에 소스/드레인 영역(34A, 34B)이 형성되고, 게이트 컨덕터(33)는 게이트 산화물(32) 상에 형성되어 결과적으로 도 2 에 도시된 MOSFET이 된다.
도 3은 본 발명의 실시예에 따라 형성된 트랜지스터의 평면도이다. 게이트 컨덕터(33)가 소스/드레인 영역(34A, 34B)를 가로지르고 있다. 분리를 위해 STI 영역(31)이 트랜지스터를 둘러싸고 있으므로, 도 3에 도시된 바와 같이, n형 층(26)이 소스/드레인 영역(34A, 34B)을 바람직하게 둘러싸고 있다.
결과적으로, 향상된 핫 캐리어 신뢰성을 갖는 디바이스와 그 디바이스를 형성하는 방법이 제공된다. PMOSFET AA 측벽으로 n형 도펀트가 임플랜팅된다. 질화물 라이너가 존재하더라도, 측벽 임플랜팅은 매립형 채널 PMOSFET의 핫 캐리어 신뢰성을 향상시킨다. 상기에 설명된 바와 같이, 본 발명은 DRAM 어레이를 형성할 때에만 사용되는 것으로 한정되지는 않는다. 본 발명은 NMOSFET 및 PMOSFET 디바이스가 형성될 때마다 사용될 수 있다. 블록 마스크는 바람직하게 NMOSFET을 보호하고 n형 이온은 PMOSFET의 STI 측벽에 임플랜팅된다.
상기 설명은 본 발명을 설명하는 것이다. 부가하여, 본 발명의 바람직한 실시예를 설명하고 있지만, 당업자에게는 본 발명의 사상 내에서 다양한 수정, 변경 및 결합하여 사용될 수 있다는 것이 이해될 것이다. 전술한 실시예는 본 발명을 최적으로 실시하고자 하는 의도로 설명되었다. 따라서, 본 발명은 상기에 개시된 내용으로 제한 받지는 않는다. 또한 첨부된 청구범위는 대체 실시예를 포함하는 것으로 해석할 수 있다.

Claims (24)

  1. 반도체 디바이스 제조 방법에 있어서,
    반도체 기판(11)에 트렌치(14)를 형성하는 단계와,
    상기 트렌치(14) 내에 산화물 라이너(15)를 형성하는 단계와,
    NMOSFET이 형성될 상기 반도체 기판의 영역(20) 위에 마스크(24)를 형성하는 단계와,
    PMOSFET이 형성될 지원 영역(22) 내의 상기 트렌치(14)의 측벽(16)에 n형 도펀트를 임플랜팅하는 단계와,
    상기 트렌치(14) 내에서 상기 산화물 라이너(15) 상에 질화물 라이너(28)를 형성하는 단계와,
    상기 트렌치(14)를 유전체(31)로 충진하여 격리부를 형성하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 임플랜팅 단계 전에, 노출된 상기 측벽(16)의 상부(18)는 남겨두고 부분적으로 상기 트렌치(14)를 유전체(31)로 충진하여, 상기 n형 도펀트가 단지 상기 상기 측벽(16)의 상부(18)에만 임플랜팅되도록 하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  3. 제 1 항에 있어서,
    상기 임플랜팅 단계는 상기 기판(11)에 대해 30°의 각도로 행해지는
    반도체 디바이스 제조 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 트렌치(14)는 상기 NMOSFET가 형성되는 영역(20) 및 상기 PMOSFET가 형성되는 지원 영역(22)에서 에칭되고, 상기 n형 도펀트는 상기 영역(20)이 아닌 상기 지원 영역(22) 내의 상기 트렌치(14)의 상기 측벽(16)에 임플랜팅되는
    반도체 디바이스 제조 방법.
  6. 제 1 항에 있어서,
    상기 n형 도펀트는 4×1012cm-2의 도핑 농도로 임플랜팅되는
    반도체 디바이스 제조 방법.
  7. 제 1 항에 있어서,
    상기 n형 도펀트는 상기 트렌치(14)의 상기 측벽(16) 및 바닥(17)에 임플랜팅되는
    반도체 디바이스 제조 방법.
  8. 제 1 항에 있어서,
    상기 NMOSFET가 형성되는 영역(20) 위의 상기 마스크(24)는 상기 PMOSFET가 형성되는 지원 영역(22) 내에 n형 도펀트 층을 형성한 후에 벗겨지는 레지스트(resist)인
    반도체 디바이스 제조 방법.
  9. 제 1 항 내지 제 3 항, 제 5 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 질화물 라이너는 비정질 질화물층(28)으로 형성되는
    반도체 디바이스 제조 방법.
  10. 제 9 항에 있어서,
    상기 질화물 라이너(28)는 700℃ 내지 800℃의 온도에서 저압 화학 기상 증착에 의해 증착되는
    반도체 디바이스 제조 방법.
  11. 제 1 항 내지 제 3 항, 제 5 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 질화물 라이너(28)는 상기 트렌치 형성 전에 상기 기판(11) 상에 형성된 패드 질화물층(13) 상에 그리고 상기 트렌치(14) 내부에 형성되는
    반도체 디바이스 제조 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
KR1020027015543A 2000-05-19 2001-05-18 반도체 디바이스 제조 방법 KR100798158B1 (ko)

Applications Claiming Priority (2)

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