KR20050010251A - 반도체소자의 소자분리막 형성방법 - Google Patents

반도체소자의 소자분리막 형성방법 Download PDF

Info

Publication number
KR20050010251A
KR20050010251A KR1020030049282A KR20030049282A KR20050010251A KR 20050010251 A KR20050010251 A KR 20050010251A KR 1020030049282 A KR1020030049282 A KR 1020030049282A KR 20030049282 A KR20030049282 A KR 20030049282A KR 20050010251 A KR20050010251 A KR 20050010251A
Authority
KR
South Korea
Prior art keywords
forming
photoresist pattern
ion implantation
semiconductor device
region
Prior art date
Application number
KR1020030049282A
Other languages
English (en)
Inventor
김한내
장민우
강효영
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030049282A priority Critical patent/KR20050010251A/ko
Publication of KR20050010251A publication Critical patent/KR20050010251A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, PMOS를 사용하는 반도체소자의 신뢰성 평가에 의해 발생되는 PMOS HCD ( Hot Carrier Degradation, 이하에서 HCD 라 함 ) 특성을 개선할 수 있도록 하기 위하여, 주변회로부 PMOS 영역의 라이너 질화막을 제거하고 그 표면에 엔형 불순물을 이온주입하여 상기 PMOS 영역에서 전자들의 트랩 ( trap ) 현상이 유발되지 않도록 함으로써 트랩현상으로 인한 미러 홀 ( mirror hole ) 의 유기 ( generation ) 를 억제하고 활성영역간의 펀치 효과를 방지할 수 있도록 하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 소자분리막 형성방법{A method for forming a field oxide of semiconductor device}
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 특히 PMOS를 사용하는 반도체소자의 신뢰성 평가에 의해 발생되는 PMOS HCD 특성을 개선할 수 있도록 상기 PMOS 가 형성되는 영역에 전자들의 트랩을 억제하고 그에 따른 소자의특성 열화를 방지할 수 있도록 하는 기술에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디맨젼 ( dimension ) 을 축소하는 것과, 소자간에 존재하는 분리영역 ( isolation region ) 의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈 ( memory cell size ) 를 결정하는 기술이라고 할 수 있다.
소자분리절연막을 제조하는 종래기술로는 절연물 분리방식의 로코스 ( LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함 ) 방법, 실리콘 기판 상부에 산화막, 다결정실리콘층, 질화막 순으로 적층한 구조의 피.비.엘. ( Poly - Buffed LOCOS, 이하에서 PBL 이라 함 ) 방법, 기판에 홈을 형성한 후에 절연물질로 매립하는 트렌치 ( trench ) 방법 등이 있다.
그러나, 상기 LOCOS 방법으로 소자분리산화막을 미세화할 때 공정상 또는 전기적인 문제가 발생한다. 그 중의 하나는, 소자분리절연막만으로는 전기적으로 소자를 완전히 분리할 수 없다는 것이다.
그리고, 상기 PBL 을 사용하는 경우, 필드산화시에 산소의 측면 확산에 의하여 버즈빅이 발생한다. 즉, 활성영역이 작아져 활성영역을 효과적으로 활용하지 못하며, 필드산화막의 두께가 두껍기 때문에 단차가 형성되어 후속 공정에 어려움을 준다. 그리고, 기판 상부의 다결정실리콘층으로 인하여 필드산화시 기판 내부로 형성되는 소자분리절연막이 타기법에 비하여 상대적으로 작기 때문에 타기법에 비해 신뢰성을 약화시킬 수 있다.
이상에서 설명한 LOCOS 방법과 PBL 방법은 반도체기판 상부로 볼록한 소자분리절연막을 형성하여 단차를 갖게 됨으로써 후속 공정을 어렵게 하는 단점이 있다.
이러한 단점을 해결하기 위하여, 반도체기판을 식각하여 트렌치를 형성하고 상기 트렌치를 매립한 다음, CMP 방법을 이용하여 상부면을 평탄화시키고 후속공정을 평탄화시킴으로써 후속 공정을 용이하게 실시할 수 있도록 하였다.
도시되지 않았으나, 종래기술에 따른 반도체소자의 소자분리막 형성방법을 설명하면 다음과 같다.
먼저, 반도체기판 상부에 패드산화막을 형성하고, 상기 패드산화막 상부에 질화막을 형성한다.
그리고, 소자분리마스크를 이용한 식각공정으로 상기 질화막과 패드산화막 및 일정두께의 반도체기판을 식각하여 상기 반도체기판에 트렌치를 형성한다.
그 다음에, 상기 트렌치 표면에 측벽 산화막을 형성한다.
상기 트렌치를 포함한 전체표면상부에 라이너 질화막을 형성하고 상기 라이너 질화막 상부에 라이너 산화막을 형성한다.
이때, 상기 라이너 질화막은 LPCVD ( low pressure chemical vapor deposition, 이하에서 LPCVD 라 함 ) 방법으로 100 Å 이하의 두께만큼 형성한다.
상기 라이너 질화막은 후속 임플란트 공정을 위한 문턱전압 스크린 산화막 ( Vt screen oxide ) 형성공정과, 게이트산화막 형성공정의 산화 분위기에서 발생되는 상기 트렌치 측벽의 산화를 방지하여 활성영역의 반도체기판에 미칠 수 있는 응력을 억제함으로써 리프레쉬 특성을 10 퍼센트 정도 향상시킬 수 있다.
이상에서 설명한 바와 같이 종래기술에 따른 반도체소자의 소자분리막 형성방법은, 지연시간 ( retention time ) 증가를 위해 소자분리 식각공정인 트렌치 형성공정을 진행하고 상기 트렌치 측벽에 라이저 질화막을 형성하여 보론의 유기 ( segregation ) 방지효과 등에 의하여 지연시간 증가효과를 가져왔다.
그러나, 상기 라이너 질화막은 주변회로부의 PMOS 영역 에지부에서 핫 캐리어 효과 ( hot carrier effect ) 가 발생하여 문턱전압이 저하되고 대기 상태에서 누설전류증가에 의한 번인 테스트 ( burn in teat ) 후 IDD 페일 ( fail ) 의 주원인이 되어 왔다. 또한, PMOS HCD 로 게이트 길이가 감소함에 따라 상기 IDD 페일이 급격히 증가하므로, 향후 고속 제품 개발을 위한 게이트 길이 축소에 제한을 받게 되었다. 여기서, 상기 IDD 페일은 여러 동작에 필요한 전류 중 일정 범위를 벗어나는 것을 말한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, PMOS 영역에 라이너 질화막을 제거하고 엔형 불순물을 주입하여 전자들의 트랩 현상에 의해 발생하는 미러 홀 ( mirror hole ) 의 유기를 억제함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g 는 본 발명의 실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 반도체기판 13 : 패드산화막
15 : 질화막 17 : 트렌치
19 : 라이너 질화막 21 : 감광막패턴
23 : 엔형 불순물 25 : 라이너 산화막
100 : 셀부 200 : 주변회로부의 PMOS 영역
300 : 주변회로부의 NMOS 영역
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리막 형성방법은,
반도체기판에 소자분리용 트렌치를 형성하는 공정과,
상기 반도체기판의 셀부, 주변회로부의 PMOS 영역 및 NMOS 영역 표면에 라이너 질화막을 형성하는 공정과,
상기 PMOS 영역만을 노출시키는 감광막패턴을 형성하는 공정과,
상기 감광막패턴을 마스크로 하여 상기 PMOS 영역의 라이너 질화막을 제거하고 상기 PMOS 영역에 엔형 불순물을 이온주입하는 공정과,
상기 감광막패턴을 제거하고 전체표면상부에 라이너 산화막을 형성하는 공정을 포함하는 것과,
상기 엔형 불순물의 이온주입 공정은 As 불순물을 네방향에서 선택적으로 이온주입하는 것과,
상기 엔형 불순물의 이온주입 공정은 11 ∼ 1E12 /㎠ 도즈량의 As 불순물을 15 ∼ 35 KeV 의 이온주입 에너지로 이온주입하는 것과,
상기 엔형 불순물의 이온주입 공정은 15 ∼ 35 °의 경사각으로 실시하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1g 는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도로서, 셀부(100), 주변회로부의 PMOS 영역(200) 및 주변회로부의 NMOS 영역(300)를 도시한 것이다.
도 1a 를 참조하면, 실리콘으로 형성된 반도체기판(11) 상에 패드산화막(13) 및 질화막(15)을 적층한다.
도 1b를 참조하면, 소자분리마스크(도시안됨)를 이용한 사진식각공정으로 상기 질화막(15), 패드산화막(13) 및 소정두께의 반도체기판(11)을 식각하여 트렌치(17)를 형성한다.
그 다음에, 상기 트렌치(17) 표면에 측벽 산화막(도시안됨)을 형성한다.
상기 트렌치(17)를 포함한 전체표면상부에 라이너 질화막(19)을 형성한다.
도 1d를 참조하면, 전체표면상부에 감광막패턴(21)을 형성한다. 이때, 상기 감광막패턴(21)은 주변회로부의 PMOS 영역(200)을 노출시키는 형태로 형성된 것이다.
도 1e를 참조하면, 상기 감광막패턴(21)을 마스크로 하여 상기 노출된 PMOS 영역(200)의 라이너 질화막(19)을 식각한다.
도1f를 참조하면, 상기 감광막패턴(21)을 마스크로 하여 상기 PMOS 영역(200)의 반도체기판에 N 형 불순물(23)인 As 를 네방향에서 선택적으로 이온주입한다.
이때, 상기 이온주입 공정은 상기 As 의 도즈량을 1E11 ∼ 1E12 /㎠ 으로 하고 이온주입 에너지를 15 ∼ 35 KeV 로 하여 15 ∼ 35 °의 경사각으로 실시한다.
도 1g를 참조하면, 상기 감광막패턴(21)을 제거하고 전체표면상부에 라이너 산화막(25)을 소정두께 형성한다.
후속 공정으로 상기 트렌치(17)를 포함하는 전체표면상부에 소자분리용 산화막인 HDP CVD 산화막을 증착하고 이를 평탄화식각하여 소자분리막을 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 소자분리막 형성방법은, 주변회로부 PMOS 영역의 활성영역 에지부에 높은 유전율을 갖는 라이너 질화막에 의해 전자들의 트랩 ( trap ) 되고 이는 PMOS 문턱전압 감소 및 대기 상태에서의 누설전류가 증가하였으나 본 발명과 같은 방법으로 전자들의 트랩 현상에 의한 미러 홀 ( mirror hole ) 의 유기를 억제하고, 활성영역 간의 펀치 ( punch ) 효과를 방지할 수 있어 PMOS 트랜지스터의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.

Claims (4)

  1. 반도체기판에 소자분리용 트렌치를 형성하는 공정과,
    상기 반도체기판의 셀부, 주변회로부의 PMOS 영역 및 NMOS 영역 표면에 라이너 질화막을 형성하는 공정과,
    상기 PMOS 영역만을 노출시키는 감광막패턴을 형성하는 공정과,
    상기 감광막패턴을 마스크로 하여 상기 PMOS 영역의 라이너 질화막을 제거하고 상기 PMOS 영역에 엔형 불순물을 이온주입하는 공정과,
    상기 감광막패턴을 제거하고 전체표면상부에 라이너 산화막을 형성하는 공정을 포함하는 반도체소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 엔형 불순물의 이온주입 공정은 As 불순물을 네방향에서 선택적으로 이온주입하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서,
    상기 엔형 불순물의 이온주입 공정은 11 ∼ 1E12 /㎠ 도즈량의 As 불순물을 15 ∼ 35 KeV 의 이온주입 에너지로 이온주입하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  4. 제 1 항에 있어서,
    상기 엔형 불순물의 이온주입 공정은 15 ∼ 35 °의 경사각으로 실시하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
KR1020030049282A 2003-07-18 2003-07-18 반도체소자의 소자분리막 형성방법 KR20050010251A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030049282A KR20050010251A (ko) 2003-07-18 2003-07-18 반도체소자의 소자분리막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030049282A KR20050010251A (ko) 2003-07-18 2003-07-18 반도체소자의 소자분리막 형성방법

Publications (1)

Publication Number Publication Date
KR20050010251A true KR20050010251A (ko) 2005-01-27

Family

ID=37222701

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030049282A KR20050010251A (ko) 2003-07-18 2003-07-18 반도체소자의 소자분리막 형성방법

Country Status (1)

Country Link
KR (1) KR20050010251A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100831676B1 (ko) * 2006-06-30 2008-05-22 주식회사 하이닉스반도체 반도체 디바이스의 소자 분리막 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100831676B1 (ko) * 2006-06-30 2008-05-22 주식회사 하이닉스반도체 반도체 디바이스의 소자 분리막 제조방법
US7655535B2 (en) 2006-06-30 2010-02-02 Hynix Semiconductor Inc. Method for fabricating semiconductor device having trench isolation layer
USRE43765E1 (en) 2006-06-30 2012-10-23 Hynix Semiconductor Inc. Method for fabricating semiconductor device having trench isolation layer

Similar Documents

Publication Publication Date Title
US6642125B2 (en) Integrated circuits having adjacent P-type doped regions having shallow trench isolation structures without liner layers therein therebetween and methods of forming same
JP2002324905A (ja) ボディ・コンタクトを有する集積回路の形成方法
KR100798158B1 (ko) 반도체 디바이스 제조 방법
US7396775B2 (en) Method for manufacturing semiconductor device
KR100248506B1 (ko) 트랜지스터의 특성 개선을 위한 반도체 장치 제조 방법
KR20030021905A (ko) Ｓｏｉ 상의 반도체 장치 및 그의 제조방법
KR100361764B1 (ko) 반도체소자의 소자분리막 형성방법
KR100281272B1 (ko) 반도체소자의 소자분리 절연막 형성방법
KR20050010251A (ko) 반도체소자의 소자분리막 형성방법
KR100466207B1 (ko) 반도체 소자의 제조 방법
KR100386446B1 (ko) 반도체장치의소자격리막형성방법
KR100632043B1 (ko) 반도체 장치의 모스 트랜지스터 제조 방법
KR100622754B1 (ko) 반도체소자의 소자분리막 형성방법
KR100520512B1 (ko) 질소 이온 주입 공정을 포함한 반도체 제조 방법
KR101022672B1 (ko) 트렌치형 소자분리를 갖는 반도체소자 및 그의 제조 방법
KR100609532B1 (ko) Ｓｏｉ반도체소자의 제조방법
KR20050002473A (ko) 리세스된 영역을 갖는 반도체 소자의 패턴 형성방법
KR100532969B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100943133B1 (ko) 반도체 소자의 트랜지스터 및 그 형성 방법
KR20000004535A (ko) 반도체소자의 소자분리절연막 형성방법
KR20030060604A (ko) 소자분리막의 형성 방법 및 그를 이용한 반도체소자의제조 방법
KR20050093160A (ko) 복합 반도체 소자의 제조 방법
KR20040058832A (ko) 에스오아이 반도체 소자 및 그 제조 방법
KR20000027791A (ko) 반도체소자의 소자분리절연막 형성방법
KR20000004536A (ko) 반도체소자의 소자분리절연막 형성방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination