KR100520512B1 - 질소 이온 주입 공정을 포함한 반도체 제조 방법 - Google Patents
질소 이온 주입 공정을 포함한 반도체 제조 방법 Download PDFInfo
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Abstract
본 발명은 반도체 제조 방법에 관한 것으로, 보다 자세하게는 질소 이온 주입 공정이 포함된 반도체 제조 방법에 관한 것이다.
본 발명의 상기 목적은 실리콘 웨이퍼(100)를 열산화하여 패드 산화막(110)을 형상하고, 그 상부에 질화막(120)을 형성하는 제 1공정, 상기 질화막(120) 상부에 트렌치 식각을 위한 모트 패턴(130)을 형성하는 제2공정, 상기 모트 패턴(130)을 마스크로하여 드러난 상기 질화막(120)을 식각하여 제거하는 제 3공정, 상기 패드 산화막(110)을 식각하여 제거하고 실리콘 웨이퍼(100)를 일정 깊이로 식각하여 트렌치(140)를 형성하는 제 4공정, 상기 질화막(120) 상부의 상기 모트 패턴(130)을 제거한 후, 실리콘 웨이퍼(100) 상부 전면에 산화막(150)을 두껍게 증착하여 상기 트렌치(140)를 매립하고, 상기 질화막(120)을 버퍼층으로 화학 기계 연마하여 상기 산화막(150)을 평탄화하는 제 5공정, 상기 질화막(120) 및 패드 산화막(110)을 식각을 통하여 제거하고, 실리콘 웨이퍼(100) 전면에 질소 이온 주입 공정을 실시하는 제 6공정, 상기 실리콘 웨이퍼(100)에 소자를 형성하기 위하여 문턱전압(Vt), 펀치쓰루(punch-through), 채널 스탑(channel stop), 웰(well)의 연속 공정으로 리트로그레이드 웰(retrograde well) 구조를 형성하는 제 7공정을 포함하여 이루어짐을 특징으로 하는 질소 이온 주입 공정을 포함한 반도체 제조 방법에 의해 달성된다.
따라서, 본 발명의 질소 이온 주입 공정을 포함한 반도체 제조 방법은 기판전면에 질소 주입 공정을 진행함으로써 고온공정에서 질소가 함유된 산화막을 형성하여 GOI, 분리특성 및 핫 캐리어(Hot Carrier)에 의한 영향을 향상시키는 효과가 있고, 플라스마공정에 의한 안테나 손상을 감소시키는 효과가 있다.
Description
본 발명은 반도체 제조 방법에 관한 것으로, 보다 자세하게는 질소 이온 주입 공정이 포함된 반도체 제조 방법에 관한 것이다.
본 발명은 CMOS 제조 공정에서 웨이퍼 전면에 질소 이온 주입 공정을 진행함으로써, GOI(Gate Oxide Integrity) 특성을 향상시키고, 안테나 손상(Antenna Damage)를 감소시키기 위한 방법이다.
GOI란 게이트 산화막의 품질정도를 말하며, 전압을 증가하면서 누설전류가 파괴전류가 될 때의 전압(BV, 파괴전압)으로 나타낸다.
안테나 손상이란 플라즈마 손상에 의한 반도체 소자의 게이트 산화막이 열화되는 현상을 말한다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
먼저, 도 1a에서와 같이 반도체 기판(1)에 사진공정을 이용하여 활성영역(A)과 비활성영역(B)을 정의하기 위한 STI(shallow trench isolation) 감광막패턴(2)을 형성한다. STI 감광막패턴(2)이 형성되면 도 1b에서와 같이 STI 감광막패턴(2)을 식각마스크로 이용하여 반도체기판(1)을 소정 깊이로 식각하여 STI 개구패턴(1a)을 형성한다.
STI 개구패턴(1a)을 형성한 후에 도 1c에서와 같이, STI 개구패턴(1a)이 매몰되도록 반도체기판(1)의 전면에 화학적 기상증착법(chemical vapor deposition : CVD) 공정을 이용하여 산화막을 형성한 후 화학 기계 연마(Chemical Mechanical Polishing : CMP)을 이용하여 활성영역(A)이 드러나도록 산화막을 연마하여 STI 패턴(3)을 형성한다.
비활성영역(B)에 STI 패턴(3)이 형성되면 도 1d에서와 같이 활성영역(A)에 이온주입공정(도시 않음)을 이용하여 반도체소자의 문턱전압을 조절하기 위한 이온(이하 VTN 또는 VTP 이온이라 약칭함)을 주입하여 VTN/VTP 이온주입층(4)을 형성한다. VTN/VTP 이온주입층(4)을 형성한 후 도 1e에서와 같이 VTN/VTP 이온주입층(4)의 소정의 영역에 게이트산화막(5)과 게이트전극(6)을 형성하고, 이온주입공정을 이용하여 게이트전극(6)을 마스크로 사용하여 VTN/VTP 이온주입층(4)에 LDD(lightly doped drain)층(8)을 형성한다.
상기 LDD층(8)이 형성되면 게이트전극(6)의 측면에 화학적 기상증착법을 이용하여 질화막을 형성한 후 사진식각공정을 이용하여 질화막을 식각하여 측벽(sidewall)(7)을 형성한다. 측벽(7)이 형성되면 이온주입공정을 이용하여 측벽(7)을 마스크로 사용하여 소스/드레인(S/D)을 형성한다. 소스/드레인(S/D)이 형성되면 LDD층(8) 사이에 표면채널(surface channel)(9)을 갖는 반도체소자의 제조가 완료된다.
종래기술에서는 프라스마 공정의 사용이 많아짐으로써 안테나 손상 및 GOI특성의 개선이 요구되면서 게이트 산화막 형성 공정에서 나이트라이드가 포함된 산화막를 형성하는 공정이 도입되어 사용 되기도 한다. 하지만 프라스마를 사용하는 식각공정, ILD(interlayer dielectric)공정에 의한 취약점이 다소 보완되었지만, 여전히 문제는 안고 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 기판전면에 질소 주입 공정을 진행함으로써 고온공정에서 질소가 함유된 산화막을 형성하여 GOI 및 분리특성, 핫 캐리어(Hot Carrier)에 의한 영향을 향상시키고, 플라스마공정에 의한 안테나 손상을 감소시키는 반도체 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 실리콘 웨이퍼(100)를 열산화하여 패드 산화막(110)을 형상하고, 그 상부에 질화막(120)을 형성하는 제 1공정, 상기 질화막(120) 상부에 트렌치 식각을 위한 모트 패턴(130)을 형성하는 제2공정, 상기 모트 패턴(130)을 마스크로하여 드러난 상기 질화막(120)을 식각하여 제거하는 제 3공정, 상기 패드 산화막(110)을 식각하여 제거하고 실리콘 웨이퍼(100)를 일정 깊이로 식각하여 트렌치(140)를 형성하는 제 4공정, 상기 질화막(120) 상부의 상기 모트 패턴(130)을 제거한 후, 실리콘 웨이퍼(100) 상부 전면에 산화막(150)을 두껍게 증착하여 상기 트렌치(140)를 매립하고, 상기 질화막(120)을 버퍼층으로 화학 기계 연마하여 상기 산화막(150)을 평탄화하는 제 5공정, 상기 질화막(120) 및 패드 산화막(110)을 식각을 통하여 제거하고, 실리콘 웨이퍼(100) 전면에 질소 이온 주입 공정을 실시하는 제 6공정, 상기 실리콘 웨이퍼(100)에 소자를 형성하기 위하여 문턱전압(Vt), 펀치쓰루(punch-through), 채널 스탑(channel stop), 웰(well)의 연속 공정으로 리트로그레이드 웰(retrograde well) 구조를 형성하는 제 7공정을 포함하여 이루어짐을 특징으로 하는 질소 이온 주입 공정을 포함한 반도체 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 제조공정을 나타낸 공정단면도이다.
먼저 도 2a에 도시한 바와 같이, 실리콘웨이퍼(100)를 열산화하여 패드 산화막(110)을 성장시키고, 그 상부에 화학적 기상증착법(chemical vapor deposition : CVD)에 의해 질화막(120)을 형성한다.
그 다음 도 2b에 도시한 바와 같이, 상기 질화막(120) 상부에 트렌치 식각을 위한 모트(moat) 패턴(130)을 형성하고, 상기 모트 패턴(130)을 마스크로하여 드러난 상기 질화막(120)을 식각하여 제거한다.
그 다음 도 2c에 도시한 바와 같이, 상기 패드 산화막(110)을 식각하여 제거하고 실리콘 웨이퍼(100)를 일정 깊이로 식각하여 트렌치(140)를 형성한다.
그 다음 도 2d에 도시한 바와 같이, 상기 질화막(120) 상부의 상기 모트 패턴(130)을 제거한 후, 실리콘웨이퍼(100) 상부 전면에 상압 화학 기상 증착(atmospheric pressure chemical vapor deposition, APCVD)에 의한 NSG(non-doped silicate glass) 또는 TEOS(tetraethylorthosilicate) 등의 산화막(150)을 두껍게 증착하여 상기 트렌치(140)를 매립하고, 어닐링(annealing)하여 상기 산화막(150)의 밀도를 증가시킨다. 그 후 상기 질화막(120)을 버퍼층으로 화학 기계 연마(chemical mechanical polishing : CMP)하여 상기 산화막(150)을 평탄화한다.
상기 산화막(150)의 증착전에 실리콘 웨이퍼(100)를 열산화하여 실리콘이 드러난 트렌치(140) 내벽에 라이너 산화막(200)을 형성할수도 있다.
상기 라이너 산화막(200)은 트렌치 형성을 위한 실리콘 웨이퍼 식각에 따른 손상을 보상하며 후속 공정에서 화학 기상 증착되는 산화막과의 글루층(glue layer) 역할을 한다.
그 다음 도 2e에 도시된 바와 같이 상기 질화막(120) 및 패드 산화막(110)을 식각을 통하여 제거한다.
이후 도 2f에 도시된 바와 같이 질소 이온 주입 공정을 실시한다.
상기 질소 이온 주입 공정은 20~30KeV의 전압으로 1014/㎠의 농도로 주입한다.
이후 소자를 형성하기 위한 문턱전압(Vt), 펀치쓰루(punch-through), 채널 스탑(channel stop), 웰(well) 등의 연속 공정으로 리트로그레이드 웰(retrograde well) 구조를 형성한다.
반도체 기판의 표면에서 각각 주입된 불순물의 분포위치는 도 3과 같이 나타난다.
도 3과 같이 적절하게 도핑된 질소는 붕소 침투(boron penetration)를 억제해주며 또한 플라스마공정에 의한 차아지 데미지(Charge damage) 및 핫 캐리어(Hot Carrier)특성을 개선시켜 소자의 신뢰성을 향상 시켜주는 역할을 하게 된다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 질소 이온 주입 공정을 포함한 반도체 제조 방법은 기판전면에 질소 주입 공정을 진행함으로써 고온공정에서 질소가 함유된 산화막을 형성하여 GOI, 분리특성 및 핫 캐리어(Hot Carrier)에 의한 영향을 향상시키는 효과가 있고, 플라스마공정에 의한 안테나 손상을 감소시키는 효과가 있다.
도 1a 내지 도 1e는 종래의 반도체 소자의 제조공정을 나타낸 공정단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 제조공정을 나타낸 공정단면도.
도 3은 반도체 기판의 표면에 각각 주입된 불순물의 위치분포도.
<도면의 주요부분에 대한 부호의 설명>
100 : 실리콘 웨이퍼 110 : 패드 산화막
120 : 질화막 130 : 모트 패턴
140 : 트렌치 150 : 산화막
200 : 라이너 산화막
Claims (5)
- 반도체 소자의 제조 방법에 있어서,실리콘 웨이퍼(100)를 열산화하여 패드 산화막(110)을 형상하고, 그 상부에 질화막(120)을 형성하는 제 1공정;상기 질화막(120) 상부에 트렌치 식각을 위한 모트 패턴(130)을 형성하는 제2공정;상기 모트 패턴(130)을 마스크로하여 드러난 상기 질화막(120)을 식각하여 제거하는 제 3공정;상기 패드 산화막(110)을 식각하여 제거하고 실리콘 웨이퍼(100)를 일정 깊이로 식각하여 트렌치(140)를 형성하는 제 4공정;상기 질화막(120) 상부의 상기 모트 패턴(130)을 제거한 후, 실리콘 웨이퍼(100) 상부 전면에 산화막(150)을 두껍게 증착하여 상기 트렌치(140)를 매립하고, 상기 질화막(120)을 버퍼층으로 화학 기계 연마하여 상기 산화막(150)을 평탄화하는 제 5공정;상기 질화막(120) 및 패드 산화막(110)을 식각을 통하여 제거하고, 실리콘 웨이퍼(100) 전면에 질소 이온 주입 공정을 실시하는 제 6공정; 및상기 실리콘 웨이퍼(100)에 소자를 형성하기 위하여 문턱전압(Vt), 펀치쓰루(punch-through), 채널 스탑(channel stop), 웰(well)의 연속 공정으로 리트로그레이드 웰(retrograde well) 구조를 형성하는 제 7공정을 포함하여 이루어짐을 특징으로 하는 질소 이온 주입 공정을 포함한 반도체 제조 방법.
- 제 1항에 있어서,제 3공정의 상기 산화막(150)의 증착전에 상기 실리콘 웨이퍼(100)를 열산화하여 실리콘이 드러난 트렌치(140) 내벽에 라이너 산화막(200)을 형성하는 공정을 더 포함한 것을 특징으로 하는 질소 이온 주입 공정을 포함한 반도체 제조 방법.
- 제 1항에 있어서,상기 질소 이온 주입시 그 에너지는 20~30KeV, 농도는 1014/㎠인것을 특징으로 하는 질소 이온 주입 공정을 포함한 반도체 제조 방법.
- 제 1항에 있어서,상기 산화막(150)은 상압 화학 기상 증착에 의한 NSG 또는 TEOS가 증착된 것을 특징으로 하는 질소 이온 주입 공정을 포함한 반도체 제조 방법.
- 제 1항의 방법을 포함하여 제조된 반도체 소자.
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