JP2002324905A - ボディ・コンタクトを有する集積回路の形成方法 - Google Patents
ボディ・コンタクトを有する集積回路の形成方法Info
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Abstract
(57)【要約】
【課題】 ＳＯＩ素子内にトランジスタ・ボディ・コン
タクトを形成する方法を提供すること。 【解決手段】 ＳＯＩシリコン・ウエハ内に形成される
トランジスタのボディに、ＳＯＩ基板コンタクトが提供
される。これはボディ下方の絶縁層を選択的にリーク状
態にすることによる。これはトランジスタ・ボディ位置
のセットの下方に、所定分量のイオンを注入することに
より達成され、このイオンのエネルギは、ボディとウエ
ハ基板との間で、注入領域が埋込み絶縁体を通じて垂直
方向に延びるように設定される。その後、酸化物を破壊
するのに十分な電圧が印加され、ボディと基板との間に
導電パスが確立される。
タクトを形成する方法を提供すること。 【解決手段】 ＳＯＩシリコン・ウエハ内に形成される
トランジスタのボディに、ＳＯＩ基板コンタクトが提供
される。これはボディ下方の絶縁層を選択的にリーク状
態にすることによる。これはトランジスタ・ボディ位置
のセットの下方に、所定分量のイオンを注入することに
より達成され、このイオンのエネルギは、ボディとウエ
ハ基板との間で、注入領域が埋込み絶縁体を通じて垂直
方向に延びるように設定される。その後、酸化物を破壊
するのに十分な電圧が印加され、ボディと基板との間に
導電パスが確立される。
Description
【０００１】
【発明の属する技術分野】本発明はボディ・コンタクト
を有するＳＯＩ集積回路に関する。
を有するＳＯＩ集積回路に関する。
【０００２】
【従来の技術】ＳＯＩ集積回路における周知の問題は、
ＮＦＥＴ及びＰＦＥＴのボディ内での、それぞれ正孔及
び電子の蓄積であり、これはトランジスタの駆動を変化
させる。標準的なソリューションは、トランジスタ・ボ
ディとのコンタクトを形成することにより、電荷を消失
させるグラウンドへのパスを提供することである。しか
しながら、大部分のボディ・コンタクトは、貴重なシリ
コン・エリアを消費する。例えばコンタクトは、酸素を
ソース及びドレインの下側にだけ選択的に注入すること
により、または埋込み酸化物（ＳｉＯ2）を通じて孔を
エッチングし、それに導体を充填することにより形成さ
れる。選択的注入は高価であり、時間を要し、既存技術
による小形状のトランジスタにとっては好適でない。更
に、トランジスタを正確な位置に配置するために、何ら
かのアライメント基準を設けることが必要である。トラ
ンジスタ・ボディの下側に孔をエッチングし、絶縁体を
充填するには、多くの追加の処理ステップが要求され高
価となる。トランジスタ・ボディ内のシリコンの品質
が、この処理の間に悪化する。
ＮＦＥＴ及びＰＦＥＴのボディ内での、それぞれ正孔及
び電子の蓄積であり、これはトランジスタの駆動を変化
させる。標準的なソリューションは、トランジスタ・ボ
ディとのコンタクトを形成することにより、電荷を消失
させるグラウンドへのパスを提供することである。しか
しながら、大部分のボディ・コンタクトは、貴重なシリ
コン・エリアを消費する。例えばコンタクトは、酸素を
ソース及びドレインの下側にだけ選択的に注入すること
により、または埋込み酸化物（ＳｉＯ2）を通じて孔を
エッチングし、それに導体を充填することにより形成さ
れる。選択的注入は高価であり、時間を要し、既存技術
による小形状のトランジスタにとっては好適でない。更
に、トランジスタを正確な位置に配置するために、何ら
かのアライメント基準を設けることが必要である。トラ
ンジスタ・ボディの下側に孔をエッチングし、絶縁体を
充填するには、多くの追加の処理ステップが要求され高
価となる。トランジスタ・ボディ内のシリコンの品質
が、この処理の間に悪化する。
【０００３】
【発明が解決しようとする課題】本発明はトランジスタ
・ボディの下方に、埋込み絶縁体を通じて、シリコン基
板に達する導電パスを確立することにより、ボディ・コ
ンタクトを形成する方法に関する。
・ボディの下方に、埋込み絶縁体を通じて、シリコン基
板に達する導電パスを確立することにより、ボディ・コ
ンタクトを形成する方法に関する。
【０００４】
【課題を解決するための手段】本発明の特徴は、トラン
ジスタ・ボディを通じて、埋込み絶縁体内にイオンを注
入し、続いて酸化物を破壊するのに十分な電圧を印加す
ることにより、トランジスタ・ボディと基板との間に導
電パスを確立することである。
ジスタ・ボディを通じて、埋込み絶縁体内にイオンを注
入し、続いて酸化物を破壊するのに十分な電圧を印加す
ることにより、トランジスタ・ボディと基板との間に導
電パスを確立することである。
【０００５】
【発明の実施の形態】図１を参照すると、浅トレンチ分
離（ＳＴＩ）メンバ３５と境界を接する半導体活性領域
３０（例えばシリコン）が断面図で示されている。活性
領域３０は絶縁層２０上に配置される。構造全体はバル
ク基板１０により支持され、これは例えばｐ型にドープ
される。例えば、絶縁層２０は酸素注入に続き、高温ア
ニーリング（〜１３００℃）を施すことにより形成さ
れ、これは学問的にＳＩＭＯＸ法（Separation by IMpl
antation of OXygen：酸素注入による分離を意味する）
と呼ばれる。
離（ＳＴＩ）メンバ３５と境界を接する半導体活性領域
３０（例えばシリコン）が断面図で示されている。活性
領域３０は絶縁層２０上に配置される。構造全体はバル
ク基板１０により支持され、これは例えばｐ型にドープ
される。例えば、絶縁層２０は酸素注入に続き、高温ア
ニーリング（〜１３００℃）を施すことにより形成さ
れ、これは学問的にＳＩＭＯＸ法（Separation by IMpl
antation of OXygen：酸素注入による分離を意味する）
と呼ばれる。
【０００６】トランジスタは活性領域３０内に形成さ
れ、そのボディは絶縁層２０を通じて、基板１０に接続
される。本発明に従い形成される導電パスにより、動作
中にトランジスタ・ボディから電荷を消失させるパスが
提供される。
れ、そのボディは絶縁層２０を通じて、基板１０に接続
される。本発明に従い形成される導電パスにより、動作
中にトランジスタ・ボディから電荷を消失させるパスが
提供される。
【０００７】図２は、酸化物層（ＳｉＯ2）４０及びレ
ジスト層５０を付着し、レジスト内にアパーチャ５２を
形成した結果を示す。レジスト及び酸化物の合計の厚さ
は、注入されるイオンが素子層３０に達するのを阻止す
るように選択される。例えば、酸化物層４０は約５００
ｎｍの厚さを有し、レジスト５０は約１０００ｎｍの厚
さを有する。酸化物及びレジストは、最大２００ｋｅＶ
のエネルギで注入されるイオンが、アパーチャの外側の
シリコンに達するのを阻止することができる。
ジスト層５０を付着し、レジスト内にアパーチャ５２を
形成した結果を示す。レジスト及び酸化物の合計の厚さ
は、注入されるイオンが素子層３０に達するのを阻止す
るように選択される。例えば、酸化物層４０は約５００
ｎｍの厚さを有し、レジスト５０は約１０００ｎｍの厚
さを有する。酸化物及びレジストは、最大２００ｋｅＶ
のエネルギで注入されるイオンが、アパーチャの外側の
シリコンに達するのを阻止することができる。
【０００８】図３は、酸化物４０内にアパーチャ５４を
エッチングし、アパーチャを通じて、埋込み酸化物（Ｂ
ＯＸ）内及びその下方、すなわち参照番号２５で示され
るイオン注入領域に、所定分量のイオンを注入した結果
を示す。必要に応じて、イオンのエネルギが可変され、
イオン注入領域が酸化物全体に広がる。イオン・エネル
ギの値は、素子層３０及びＢＯＸ２０の厚さに依存す
る。およそ１０13／ｃｍ 2程度の添加により、２．６ｎ
ｍの厚さの（高度な完全性の）ゲート酸化物内で、電気
的降伏電界が（約１８ＭＶ／ｃｍから約１３ＭＶ／ｃｍ
に）著しく低下することが判明している。添加量は、注
入される領域の厚さに依存する。ＳＩＭＯＸウエハは接
着ウエハに好適である。なぜなら、それらは導電パスに
寄与する相当量の無反応シリコンを有するからである。
好適には、酸化物４０を通じるエッチングが方向性イオ
ン・エッチングであり、アパーチャがまっすぐな壁を有
する。
エッチングし、アパーチャを通じて、埋込み酸化物（Ｂ
ＯＸ）内及びその下方、すなわち参照番号２５で示され
るイオン注入領域に、所定分量のイオンを注入した結果
を示す。必要に応じて、イオンのエネルギが可変され、
イオン注入領域が酸化物全体に広がる。イオン・エネル
ギの値は、素子層３０及びＢＯＸ２０の厚さに依存す
る。およそ１０13／ｃｍ 2程度の添加により、２．６ｎ
ｍの厚さの（高度な完全性の）ゲート酸化物内で、電気
的降伏電界が（約１８ＭＶ／ｃｍから約１３ＭＶ／ｃｍ
に）著しく低下することが判明している。添加量は、注
入される領域の厚さに依存する。ＳＩＭＯＸウエハは接
着ウエハに好適である。なぜなら、それらは導電パスに
寄与する相当量の無反応シリコンを有するからである。
好適には、酸化物４０を通じるエッチングが方向性イオ
ン・エッチングであり、アパーチャがまっすぐな壁を有
する。
【０００９】インジウムが酸化物の降伏電圧を十分下げ
ることが判明しているが、当業者であれば容易に自己の
選択を行うことができよう。低い降伏電圧を生成するの
に好適な他のイオンには、少なくともＳｉと同じ重量の
イオン、特に周期表の第３列及び第４列に含まれるＧ
ａ、Ｔｉ、Ｓｉ、Ｇｅ、Ｓｎ、Ｐｂ、Ａｕ及びＦｅなど
がある。
ることが判明しているが、当業者であれば容易に自己の
選択を行うことができよう。低い降伏電圧を生成するの
に好適な他のイオンには、少なくともＳｉと同じ重量の
イオン、特に周期表の第３列及び第４列に含まれるＧ
ａ、Ｔｉ、Ｓｉ、Ｇｅ、Ｓｎ、Ｐｂ、Ａｕ及びＦｅなど
がある。
【００１０】必要に応じて、トランジスタ・ボディがウ
ェルを通じて、ウエハ表面上のコンタクトに接続され
る。こうした構造が図６に示され、そこではｐウェル１
５及びｎウェル１１５が、ボディ・コンタクト２５及び
１２５をそれぞれ有する。ボディ・コンタクト２５はｐ
型イオン（例えばＢ）を用いて形成され、ボディ・コン
タクト１２５はｎ型イオン（例えばＰ、ＡｓまたはＳ
ｂ）を用いて形成される。
ェルを通じて、ウエハ表面上のコンタクトに接続され
る。こうした構造が図６に示され、そこではｐウェル１
５及びｎウェル１１５が、ボディ・コンタクト２５及び
１２５をそれぞれ有する。ボディ・コンタクト２５はｐ
型イオン（例えばＢ）を用いて形成され、ボディ・コン
タクト１２５はｎ型イオン（例えばＰ、ＡｓまたはＳ
ｂ）を用いて形成される。
【００１１】ｐウェル１５は、素子層３０内のｐ型注入
領域４９と接触する追加のコンタクト２６を有する。ｐ
型注入領域４９は、バイアス源に接続される垂直コンタ
クト・メンバ４９'を有する。同様に、ｎウェル１１５
は、ＢＯＸ２０を通じるコンタクト１２６、素子層３０
内のｎ型注入領域１４９、及びコンタクト・メンバ１４
９'を有する。従って、両方のウェルは要望通りにバイ
アスされ、例えば、ウェル１５は負またはグラウンド
に、一方ウェル１１５は正にバイアスされる。
領域４９と接触する追加のコンタクト２６を有する。ｐ
型注入領域４９は、バイアス源に接続される垂直コンタ
クト・メンバ４９'を有する。同様に、ｎウェル１１５
は、ＢＯＸ２０を通じるコンタクト１２６、素子層３０
内のｎ型注入領域１４９、及びコンタクト・メンバ１４
９'を有する。従って、両方のウェルは要望通りにバイ
アスされ、例えば、ウェル１５は負またはグラウンド
に、一方ウェル１１５は正にバイアスされる。
【００１２】注入により酸化物を電気的に弱化させた
後、トランジスタの処理が継続する。第１の方法は、マ
スキング酸化物を用いて、ボディ・コンタクト２５上に
自己整合型ゲートを形成する。図４を参照すると、アパ
ーチャ５４の底部にゲート酸化物４２が成長され、ポリ
シリコンの層が付着され、化学・機械研磨により研磨さ
れる。酸化物４０の上面が研磨停止として使用され、ゲ
ート４５が形成される。この処理の別の代替方法は、コ
ンタクト２５の注入後、付着レジスト及び酸化物層４０
を除去する。次に、従来プロセスによりトランジスタが
形成される。ＢＯＸ弱化のためのリソグラフィが、基準
としてのＳＴＩリソグラフィ・マークと位置合わせされ
るので、同じ基準がゲート画定のために使用される。こ
れは電気的に弱化されたＢＯＸ領域が、ＮＦＥＴ及びＰ
ＦＥＴのボディの直下に現れることを可能にする。この
第２の方法は自己整合型でないが、ボディとのコンタク
ト２５のアライメントが厳格でない。
後、トランジスタの処理が継続する。第１の方法は、マ
スキング酸化物を用いて、ボディ・コンタクト２５上に
自己整合型ゲートを形成する。図４を参照すると、アパ
ーチャ５４の底部にゲート酸化物４２が成長され、ポリ
シリコンの層が付着され、化学・機械研磨により研磨さ
れる。酸化物４０の上面が研磨停止として使用され、ゲ
ート４５が形成される。この処理の別の代替方法は、コ
ンタクト２５の注入後、付着レジスト及び酸化物層４０
を除去する。次に、従来プロセスによりトランジスタが
形成される。ＢＯＸ弱化のためのリソグラフィが、基準
としてのＳＴＩリソグラフィ・マークと位置合わせされ
るので、同じ基準がゲート画定のために使用される。こ
れは電気的に弱化されたＢＯＸ領域が、ＮＦＥＴ及びＰ
ＦＥＴのボディの直下に現れることを可能にする。この
第２の方法は自己整合型でないが、ボディとのコンタク
ト２５のアライメントが厳格でない。
【００１３】図５は、完成されたトランジスタを示し、
ゲート４５、側壁４７、ソース／ドレイン４８、及びボ
ディ・コンタクト２５を有する。ゲート、ソース及びド
レイン上にケイ化物を形成し、トランジスタを接続する
ために相互接続及び層間絶縁膜を形成する他の従来のス
テップは、ここではまとめて"回路の完成"（completing
the circuit）と呼ばれる。同様に、パッド酸化物及び
窒化物の形成、及びＳＴＩ、しきい値調整インプラント
の形成などの従来の予備ステップは、"基板の準備"（pr
eparing the substrate）と呼ばれる。
ゲート４５、側壁４７、ソース／ドレイン４８、及びボ
ディ・コンタクト２５を有する。ゲート、ソース及びド
レイン上にケイ化物を形成し、トランジスタを接続する
ために相互接続及び層間絶縁膜を形成する他の従来のス
テップは、ここではまとめて"回路の完成"（completing
the circuit）と呼ばれる。同様に、パッド酸化物及び
窒化物の形成、及びＳＴＩ、しきい値調整インプラント
の形成などの従来の予備ステップは、"基板の準備"（pr
eparing the substrate）と呼ばれる。
【００１４】イオン注入後の好都合なときに、適切な電
圧が酸化物を破壊するために印加される。この電圧はＢ
ＯＸに渡り、ＢＯＸの"弱化"領域の降伏値より高いが、
未注入ＢＯＸ領域の降伏電圧よりも小さい電界を生成す
べきである。これはプラズマ電圧が破壊に寄与するよう
なバイアス条件で、ウエハをプラズマに露出することに
より行われる。或いは、コンタクトを提供するために、
金属の一時層が付着またはめっきされ（または導電液が
上面に被覆される）、他のコンタクトが基板に付着され
る。ＢＯＸの厚さが１００ｎｍの場合、電圧の大きさは
好適には約５０Ｖ以下であるが、イオン添加の大きさや
イオン種などに応じて変化する。
圧が酸化物を破壊するために印加される。この電圧はＢ
ＯＸに渡り、ＢＯＸの"弱化"領域の降伏値より高いが、
未注入ＢＯＸ領域の降伏電圧よりも小さい電界を生成す
べきである。これはプラズマ電圧が破壊に寄与するよう
なバイアス条件で、ウエハをプラズマに露出することに
より行われる。或いは、コンタクトを提供するために、
金属の一時層が付着またはめっきされ（または導電液が
上面に被覆される）、他のコンタクトが基板に付着され
る。ＢＯＸの厚さが１００ｎｍの場合、電圧の大きさは
好適には約５０Ｖ以下であるが、イオン添加の大きさや
イオン種などに応じて変化する。
【００１５】ここで使用される用語"破壊"（break dow
n）は、酸化物の絶縁特性が失われ、酸化物が"リーク状
態"（leaky）（約１０6Ω以下）になることを意味す
る。これは導体である必要はなく、単に正孔が定常状態
で消失するように、十分なリークを有すればよい。
n）は、酸化物の絶縁特性が失われ、酸化物が"リーク状
態"（leaky）（約１０6Ω以下）になることを意味す
る。これは導体である必要はなく、単に正孔が定常状態
で消失するように、十分なリークを有すればよい。
【００１６】好適には、この弱化注入は、ゲート酸化物
を注入の被害から保護するために、ゲート酸化物が成長
される前に行われる。
を注入の被害から保護するために、ゲート酸化物が成長
される前に行われる。
【００１７】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００１８】（１）集積回路を形成する方法であって、
半導体基板上の絶縁層上に、半導体素子層を有する半導
体ウエハを用意するステップと、前記素子層内のトラン
ジスタ・ボディ位置に、所定分量のイオンを注入するス
テップであって、前記イオンの注入が、前記イオンの分
布が前記ボディ位置から前記絶縁層を通じて、前記基板
内に広がるように行われ、前記絶縁層の材料が破壊さ
れ、導電性となるように、前記素子層と前記基板との間
に電圧を印加するステップと、トランジスタを形成し、
前記トランジスタを接続して、前記集積回路を形成する
ステップとを含む方法。 （２）前記素子層がシリコンであり、前記絶縁層が酸化
物である、前記（１）記載の方法。 （３）前記イオンが周期表の第３列から選択される、前
記（２）記載の方法。 （４）前記イオンが周期表の第４列から選択される、前
記（２）記載の方法。 （５）前記イオンがＳｉ、Ｇａ、Ｇｅ、Ｉｎ、Ｓｎ、Ｔ
ｌ、Ａｕ及びＰｂを含むグループから選択される、前記
（２）記載の方法。 （６）トランジスタ・ボディのＮＦＥＴがｐ型にドープ
され、前記トランジスタ・ボディの下方の前記基板の領
域が、ｐ型にドープされる、前記（２）記載の方法。 （７）トランジスタ・ボディのＰＦＥＴがｎ型にドープ
され、前記トランジスタ・ボディの下方の前記基板の領
域が、ｎ型にドープされる、前記（２）記載の方法。
半導体基板上の絶縁層上に、半導体素子層を有する半導
体ウエハを用意するステップと、前記素子層内のトラン
ジスタ・ボディ位置に、所定分量のイオンを注入するス
テップであって、前記イオンの注入が、前記イオンの分
布が前記ボディ位置から前記絶縁層を通じて、前記基板
内に広がるように行われ、前記絶縁層の材料が破壊さ
れ、導電性となるように、前記素子層と前記基板との間
に電圧を印加するステップと、トランジスタを形成し、
前記トランジスタを接続して、前記集積回路を形成する
ステップとを含む方法。 （２）前記素子層がシリコンであり、前記絶縁層が酸化
物である、前記（１）記載の方法。 （３）前記イオンが周期表の第３列から選択される、前
記（２）記載の方法。 （４）前記イオンが周期表の第４列から選択される、前
記（２）記載の方法。 （５）前記イオンがＳｉ、Ｇａ、Ｇｅ、Ｉｎ、Ｓｎ、Ｔ
ｌ、Ａｕ及びＰｂを含むグループから選択される、前記
（２）記載の方法。 （６）トランジスタ・ボディのＮＦＥＴがｐ型にドープ
され、前記トランジスタ・ボディの下方の前記基板の領
域が、ｐ型にドープされる、前記（２）記載の方法。 （７）トランジスタ・ボディのＰＦＥＴがｎ型にドープ
され、前記トランジスタ・ボディの下方の前記基板の領
域が、ｎ型にドープされる、前記（２）記載の方法。
【図１】本発明に従うトランジスタ構造を提供するため
に用意される、浅トレンチ分離メンバと境界を接する半
導体活性領域を有する構造を示す図である。
に用意される、浅トレンチ分離メンバと境界を接する半
導体活性領域を有する構造を示す図である。
【図２】酸化物層及びレジスト層を付着し、レジスト内
にアパーチャを形成した結果の構造を示す断面図であ
る。
にアパーチャを形成した結果の構造を示す断面図であ
る。
【図３】酸化物内にアパーチャをエッチングし、アパー
チャを通じて、埋込み酸化物（ＢＯＸ）内及びその下方
に、所定分量のイオンを注入した結果の構造を示す断面
図である。
チャを通じて、埋込み酸化物（ＢＯＸ）内及びその下方
に、所定分量のイオンを注入した結果の構造を示す断面
図である。
【図４】アパーチャの底部にゲート酸化物が成長され、
ポリシリコンの層が付着され、研磨されて、ゲートが形
成された構造の断面図である。
ポリシリコンの層が付着され、研磨されて、ゲートが形
成された構造の断面図である。
【図５】完成されたトランジスタを示す図である。
【図６】基板内に形成されるウェルへのバイアス電圧の
印加を示す図である。
印加を示す図である。
１０ バルク基板 ２０ 絶縁層（ＢＯＸ） ２５、１２５ イオン注入領域（ボディ・コンタクト） ２６、１２６ コンタクト ３０ 活性領域（素子層） ３５ ＳＴＩメンバ ４０ 酸化物層 ４２ ゲート酸化物 ４５ ゲート ４７ 側壁 ４８ ソース／ドレイン ４９ ｐ型注入領域 ４９'、１４９' 垂直コンタクト・メンバ ５０ レジスト層 １４９ Ｎ型注入領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 21/76 Ｒ 27/092 27/08 ３２１Ｆ 27/12 (72)発明者 サンダー・ケイ・アイヤー アメリカ合衆国12508、ニューヨーク州ビ ーコン、メイン・ストリート 329、ナン バー ２ (72)発明者 デベンドラ・ケイ・サダナ アメリカ合衆国10570、ニューヨーク州プ レザントビル、スカイ・トップ・ドライブ 90 Ｆターム(参考） 5F032 AA07 CA17 CA20 DA43 DA60 5F048 AA01 AC04 BA16 BF00 BG07 5F110 AA15 BB04 CC01 DD05 DD13 DD22 EE09 EE31 EE42 GG02 GG12 GG60 NN62 NN65 QQ11
Claims (7)
- 【請求項１】集積回路を形成する方法であって、 半導体基板上の絶縁層上に、半導体素子層を有する半導
体ウエハを用意するステップと、 前記素子層内のトランジスタ・ボディ位置に、所定分量
のイオンを注入するステップであって、前記イオンの注
入が、前記イオンの分布が前記ボディ位置から前記絶縁
層を通じて、前記基板内に広がるように行われ、 前記絶縁層の材料が破壊され、導電性となるように、前
記素子層と前記基板との間に電圧を印加するステップ
と、 トランジスタを形成し、前記トランジスタを接続して、
前記集積回路を形成するステップとを含む方法。 - 【請求項２】前記素子層がシリコンであり、前記絶縁層
が酸化物である、請求項１記載の方法。 - 【請求項３】前記イオンが周期表の第３列から選択され
る、請求項２記載の方法。 - 【請求項４】前記イオンが周期表の第４列から選択され
る、請求項２記載の方法。 - 【請求項５】前記イオンがＳｉ、Ｇａ、Ｇｅ、Ｉｎ、Ｓ
ｎ、Ｔｌ、Ａｕ及びＰｂを含むグループから選択され
る、請求項２記載の方法。 - 【請求項６】トランジスタ・ボディのＮＦＥＴがｐ型に
ドープされ、前記トランジスタ・ボディの下方の前記基
板の領域が、ｐ型にドープされる、請求項２記載の方
法。 - 【請求項７】トランジスタ・ボディのＰＦＥＴがｎ型に
ドープされ、前記トランジスタ・ボディの下方の前記基
板の領域が、ｎ型にドープされる、請求項２記載の方
法。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7538013B2 (en) | 2003-06-13 | 2009-05-26 | Kabushiki Kaisha Toshiba | Method of manufacturing a field effect transistor comprising an insulating film including metal oxide having crystallinity and different in a lattice distance from semiconductor substrate |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717212B2 (en) * | 2001-06-12 | 2004-04-06 | Advanced Micro Devices, Inc. | Leaky, thermally conductive insulator material (LTCIM) in semiconductor-on-insulator (SOI) structure |
| US7776314B2 (en) | 2002-06-17 | 2010-08-17 | Grunenthal Gmbh | Abuse-proofed dosage system |
| FR2851370B1 (fr) * | 2003-02-19 | 2006-02-03 | St Microelectronics Sa | Procede de traitement par faisceau d'ions focalise et dispositif semi-conducteur convenant pour sa mise en oeuvre |
| DE10336400A1 (de) | 2003-08-06 | 2005-03-24 | Grünenthal GmbH | Gegen Missbrauch gesicherte Darreichungsform |
| DE102005005446A1 (de) | 2005-02-04 | 2006-08-10 | Grünenthal GmbH | Bruchfeste Darreichungsformen mit retardierter Freisetzung |
| DE10361596A1 (de) | 2003-12-24 | 2005-09-29 | Grünenthal GmbH | Verfahren zur Herstellung einer gegen Missbrauch gesicherten Darreichungsform |
| US20070048228A1 (en) | 2003-08-06 | 2007-03-01 | Elisabeth Arkenau-Maric | Abuse-proofed dosage form |
| DE102004032049A1 (de) | 2004-07-01 | 2006-01-19 | Grünenthal GmbH | Gegen Missbrauch gesicherte, orale Darreichungsform |
| DE102005005449A1 (de) | 2005-02-04 | 2006-08-10 | Grünenthal GmbH | Verfahren zur Herstellung einer gegen Missbrauch gesicherten Darreichungsform |
| NZ586792A (en) | 2008-01-25 | 2012-09-28 | Gruenenthal Chemie | Tamper resistant controlled release pharmaceutical tablets form having convex and concave surfaces |
| US7989893B2 (en) * | 2008-08-28 | 2011-08-02 | International Business Machines Corporation | SOI body contact using E-DRAM technology |
| SI2456424T1 (sl) * | 2009-07-22 | 2013-10-30 | Gruenenthal Gmbh | Oksidacijsko stabilizirana odmerna oblika, varna pred zlorabo |
| AU2010275753B2 (en) | 2009-07-22 | 2014-08-21 | Grünenthal GmbH | Hot-melt extruded controlled release dosage form |
| WO2012028319A1 (en) | 2010-09-02 | 2012-03-08 | Grünenthal GmbH | Tamper resistant dosage form comprising inorganic salt |
| KR20130137627A (ko) | 2010-09-02 | 2013-12-17 | 그뤼넨탈 게엠베하 | 음이온성 중합체를 포함하는 내변조성 투여형 |
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| MX368846B (es) | 2013-07-12 | 2019-10-18 | Gruenenthal Gmbh | Forma de dosificación resistente a la alteración que contiene polímero de acetato de etilen-vinilo. |
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| EP3285745A1 (en) | 2015-04-24 | 2018-02-28 | Grünenthal GmbH | Tamper-resistant dosage form with immediate release and resistance against solvent extraction |
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Family Cites Families (4)
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|---|---|---|---|---|
| GB1304866A (ja) * | 1970-09-15 | 1973-01-31 | ||
| US4081896A (en) * | 1977-04-11 | 1978-04-04 | Rca Corporation | Method of making a substrate contact for an integrated circuit |
| US4745082A (en) * | 1986-06-12 | 1988-05-17 | Ford Microelectronics, Inc. | Method of making a self-aligned MESFET using a substitutional gate with side walls |
| US5858845A (en) * | 1994-09-27 | 1999-01-12 | Micron Technology, Inc. | Electrically conductive substrate interconnect continuity region and method of forming same with an angled implant |
-
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2002
- 2002-02-19 SG SG200200950A patent/SG121703A1/en unknown
- 2002-03-12 JP JP2002067509A patent/JP3965064B2/ja not_active Expired - Fee Related
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7538013B2 (en) | 2003-06-13 | 2009-05-26 | Kabushiki Kaisha Toshiba | Method of manufacturing a field effect transistor comprising an insulating film including metal oxide having crystallinity and different in a lattice distance from semiconductor substrate |
| JP2007311817A (ja) * | 2007-07-12 | 2007-11-29 | Toshiba Corp | 半導体装置の製造方法 |
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