KR20030060604A - 소자분리막의 형성 방법 및 그를 이용한 반도체소자의제조 방법 - Google Patents
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Abstract
본 발명은 보론의 세그리게이션에 의한 소자의 특성 저하를 방지하도록 한 소자분리막 형성 방법 및 그를 이용한 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 소자분리막 형성 방법은 반도체기판을 식각하여 소정 깊이의 트렌치를 형성하는 단계, 상기 트렌치의 측벽에 불순물을 이온주입하여 필드스톱층을 형성하는 단계, 상기 트렌치를 포함한 반도체기판상에 제1절연막과 확산방지막을 차례로 형성하는 단계, 상기 트렌치를 채울때까지 상기 확산방지막상에 제2절연막을 형성하는 단계, 및 상기 반도체기판의 표면이 드러날때까지 상기 제2절연막을 평탄화하는 단계를 포함한다.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 STI 소자분리막을 갖는 반도체소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화가 진행됨에 따라 소자 제조시 미세 패턴이 요구되어졌고, 트랜지스터의 채널 길이(channel length)와 소자분리 (isolation)를 위한 필드산화막의 폭(width) 또한 줄어들게 되었다. 이에 따라, 소자분리방법도 LOCOS(Local oxidation of silicon)법, STI(Shallow Trench Isolation)법 등과 같은 다양한 기술들이 개발되게 되었다.
LOCOS법은 열산화 공정 진행시 활성영역(Active layer)쪽으로 치고 들어와 성장되는 산화막의 버즈빅(bird's beak) 현상유발로 인해 활성영역의 크기가 줄어들게 되어 게이트산화막의 두께 조절이 용이하지 않다는 단점을 지니므로, 그적용에 있어 많은 제약이 따르고 있는 상태이다.
따라서, 현재는 소자분리시 실리콘기판을 국부적으로 식각해 내어 트렌치를 형성한 후, 절연막(예컨대, 산화막)을 증착하고, 에치백(etch back) 공정이나 CMP(chemical mechanical polishing) 공정을 이용하여 활성영역 위의 절연막을 식각해 주어 필드영역에만 절연막이 남도록 하는 STI 기술이 주로 이용되고 있다.
그러나, 반도체기판과 소자분리막과의 경계에서 보론(boron; B)의 세그리게이션(segregation)이 발생되고, 이로 인하여 활성영역의 가장자리에서의 보론 농도가 감소하게 되어 트랜지스터의 문턱 전압(Vt)이 예상보다 낮게 나오며, 또한 채널 폭(channel width)이 감소함에 따라 그 효과는 더 커지게 되어 INWE(Inverse Narrow Width Effect)가 발생한다.
이와 같이, 채널폭에 따라 트랜지스터의 문턱 전압이 변하게 되어 회로 설계뿐만 아니라, 소자 설계에도 많은 문제점이 발생하게 된다.
이를 개선하기 위해 트렌치 형성후 보론을 이온주입하는 방법이 제안되었다.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 셀영역과 주변회로영역이 정의된 반도체 기판(예컨대, 실리콘 기판)(11)상에 패드산화막(12)과 패드질화막(13)을 순차적으로 형성한 후, 필드영역으로 사용되어질 부분의 패드질화막(13) 표면이 노출되도록 패드질화막(13)상에 감광막패턴(미도시)을 형성하고, 이를 마스크로 이용하여 패드질화막(13)과 패드산화막(12)을 순차 식각한다.
다음으로, 감광막패턴을 제거하여 능동소자가 형성될 활성영역에만 패드질화막(13)과 패드산화막(12)을 잔류시키고, 이어, 식각처리된 패드질화막(13)을 마스크로 이용하여 노출된 반도체기판(11)의 표면을 일정 두께 식각하여 트렌치(14)를 형성한다.
이때, 트렌치(14)는 셀영역과 주변회로영역에 동시에 형성된다.
다음으로, 마스크공정없이 즉, 블랭킷(blanket) 이온주입법으로 틸트 및 회전(4회)시키면서 트렌치(14)의 측벽에 보론(Boron; B)을 주입하여 필드스톱층(15)을 형성한다. 이때, 보론(B)의 이온주입 공정은 셀영역과 주변회로영역에 동시에 진행되며, 활성영역은 패드질화막(13)이 잔류하므로 보론이 주입되지 않는다.
그리고, 4회 회전을 실시하는 이유는, 2회 진행시 주변회로영역에 형성될 트랜지스터들의 게이트가 워드라인과 동일한 방향으로 존재하는 트랜지스터와 90°회전된 트랜지스터들이 동시에 존재하므로 두 트랜지스터간 특성 차이가 발생되기 때문이다.
도 1b에 도시된 바와 같이, 트렌치(14) 내부가 충분히 채워지도록 트렌치(14)를 포함한 패드질화막(13)상에 USG(Undoped Silicate Glass), HDP 옥사이드(High Density Plasma oxide)와 같은 산화막계 절연막(16)을 형성한 후, 활성영역상에 소정 두께의 패드질화막(13)이 잔존하도록 절연막(16)을 화학적기계적연마(CMP)하여 반도체기판(11) 전체를 평탄화한다.
도 1c에 도시된 바와 같이, 등방성 식각 공정을 이용하여 활성영역의 패드질화막(13)을 제거하고, 습식식각법으로 활성영역의 패드산화막(12)을 제거하여, 패드산화막(12)을 제거하기 위한 습식식각으로 두께가 얇아진 절연막(16a)으로 이루어진 STI를 형성한다.
다음으로, 활성영역에 n웰(well)(17)/p-웰(18)을 차례로 형성하기 위한 이온주입 공정을 실시하고, 문턱전압(Vt) 조절용 이온주입 공정을 실시한 후, 활성영역상에 게이트산화막(19)을 형성하고, 게이트산화막(19)상에 게이트전극(20)을 형성한다.
한편, 웰 형성을 위한 이온주입은 먼저 셀영역에만 깊은 n웰(17)을 형성한 후, 셀영역과 주변회로영역에 각각 p웰(18)을 형성하여, 셀영역의 p웰(18)에 '-'바이어스를 인가하기 위해 주변회로영역(도시 생략)의 p웰(18)과 분리시킨다.
다음으로, 게이트전극(20) 양측에 노출된 p-웰(18)내에 n+-소스/드레인(21)을 형성한다.
그러나, 상술한 종래기술은 STI를 위한 절연막(16a)으로 필드스톱층(15)을 형성하기 위해 이온주입한 보론이 절연막(16a)으로 확산하는 세그리게이션(segregation)이 발생됨에 따라 INWE 개선에는 한계가 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 보론의 세그리게이션에 의한 소자의 특성 저하를 방지하는데 적합한 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,
도 2a 도 2c는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 제1산화막
33 : 제1질화막 34 : 트렌치
35 : 마스크 36 : n-웰
37 : 필드스톱층 38a : 제2산화막
39a : 제2질화막 40a : 절연막
41 : p-웰 42 : 게이트산화막
43 : 게이트전극 44 : n+-소스/드레인
상기의 목적을 달성하기 위한 본 발명의 소자분리막의 형성 방법은 반도체기판을 식각하여 소정 깊이의 트렌치를 형성하는 단계, 상기 트렌치의 측벽에 불순물을 이온주입하여 필드스톱층을 형성하는 단계, 상기 트렌치를 포함한 반도체기판상에 제1절연막과 확산방지막을 차례로 형성하는 단계, 상기 트렌치를 채울때까지 상기 확산방지막상에 제2절연막을 형성하는 단계, 및 상기 반도체기판의 표면이 드러날때까지 상기 제2절연막을 평탄화하는 단계를 포함하여 이루어짐을 특징으로 하고, 상기 제1 및 제2절연막은 산화막계 절연막이고, 상기 확산방지막은 질화막인 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 셀영역과 주변회로영역이 정의된 반도체기판을 식각하여 소정 깊이의 트렌치를 형성하는 단계, 상기 셀영역을 오픈시키는 마스크를 형성하는 단계, 상기 마스크에 의해 노출되는 상기 셀영역내 상기 반도체기판내에 제1도전형 웰을 형성함과 동시에 상기 트렌치의 측벽에 제2도전형 불순물을 이온주입하여 제2도전형 필드스톱층을 형성하는 단계, 상기 마스크를 제거하는 단계, 상기 트렌치를 포함한 반도체기판상에 제1절연막과 확산방지막을 차례로 형성하는 단계, 상기 트렌치를 채울때까지 상기 확산방지막상에 제2절연막을 형성하는 단계, 상기 반도체기판의 표면이 드러날때까지 상기 제2절연막을 평탄화하여 상기 제1절연막, 상기 확산방지막 및 상기 제2절연막으로 이루어지는 소자분리막을 형성하는 단계, 상기 셀영역과 상기 주변회로영역에 각각 상기 제1도전형 웰에 의해 분리되는 제2도전형 웰을 형성하는 단계, 및 상기 반도체기판상에 게이트전극과 소스/드레인을 갖는 트랜지스터를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)이 정의된 반도체 기판(예컨대, 실리콘 기판)(31)상에 제1산화막(32)과 제2질화막(33)을 순차적으로 형성한 후, 필드영역으로 사용되어질 부분의 제1질화막(33) 표면이 노출되도록 제1질화막(33)상에 감광막패턴(미도시)을 형성하고, 이를 마스크로 이용하여 제1질화막(33)과 제1산화막(32)을 순차 식각한다.
여기서, 제1산화막(32)은 통상의 200Å 두께의 패드산화막이고, 제1질화막(33)은 2000Å 두께의 패드질화막이다.
다음으로, 감광막패턴을 제거하여 능동소자가 형성될 활성영역에만 제1질화막(33)과 제1산화막(32)을 잔류시키고, 이어, 식각처리된 제1질화막(33)을 마스크로 이용하여 노출된 반도체기판(31)의 표면을 일정 두께 식각하여 트렌치(34)를 형성한다.
이때, 트렌치(34)는 셀영역(Ⅰ)과 주변회로영역(Ⅱ)에 동시에 형성되며, 주변회로영역(Ⅱ)에 형성되는 트렌치는 도시하지 않는다.
다음으로, 트렌치(34)가 형성된 전면에 셀영역(Ⅰ)만을 오픈시키는 마스크(35)를 형성한 후, 노출된 셀영역(Ⅰ)에 인(phosporus; P)을 고에너지로 이온주입하여 깊은 n-웰(36)을 형성하고, 연속해서 저에너지로 보론(B)을 틸트 및 회전(4회)시키면서 이온주입하여 트렌치(34)의 바닥 및 측벽에 필드스톱층(37)을 형성한다.
이때, n-웰(36) 형성시 마스크(35)가 주변회로영역(Ⅱ)을 덮고 있으므로, 주변회로영역(Ⅱ)에서는 n-웰(36)이 형성되지 않고, 필드스톱층(37)을 형성하기 위한 보론 이온주입시 n-웰(36)을 형성하기 위한 에너지보다 20keV∼30keV 정도 낮은 저에너지로 이루어지므로 제1산화막(32)과 제1질화막(33)이 잔류하는 활성영역에는 보론이 주입되지 않는다.
예컨대, 제1질화막(33)은 저에너지의 보론이 이온주입되지 않는 2000Å 두께로 형성된다.
도 2b에 도시된 바와 같이, 마스크(35), 제1질화막(33)과 제1산화막(32)을 제거한 후, 노출된 활성영역과 트렌치(34)상에 제1산화막(38)과 제2질화막(39)을 차례로 증착한다.
이때, 제2산화막(38)과 제2질화막(39)은 트렌치(34) 및 활성영역의 표면을 따라 얇게 증착되는데, 제2질화막(39)은 제1질화막(33)과 동일한 두께를 갖거나 후속 화학적기계적연마시 스톱층으로 이용될 수 있는 얇은 두께를 가지며, 필드스톱층(37)내 보론의 확산을 방지할 수 있는 두께를 갖는다.
결국, 제2질화막(39)은 보론의 확산을 방지하기 위한 확산방지막으로 이용된다.
여기서, 제2질화막(39)을 형성하기 전에 얇은 제2산화막(38)을 형성하는 이유는 제2질화막(39)이 반도체기판(31)과 직접 접촉할 때 발생되는 스트레스로 인한 역효과를 방지하기 위함이다.
다음으로, 내부가 충분히 채워지도록 트렌치(34)를 포함한 제2질화막(39)상에 USG, HDP 옥사이드와 같은 산화막계 절연막(40)을 증착한 후, 제2질화막(39)의 표면이 드러날때까지 절연막(40)을 화학적기계적연마(CMP)하여 반도체기판(31) 전체를 평탄화한다.
도 2c에 도시된 바와 같이, 등방성 식각 공정을 이용하여 활성영역의 제2질화막(39)을 제거하고, 습식식각법으로 활성영역의 제2산화막(38)을 제거하여, 제2산화막(38)을 제거하기 위한 습식식각으로 두께가 얇아진 절연막(40a)으로 이루어진 STI 구조의 소자분리막을 형성한다. 이때, 절연막(40a)의 주변에는 식각처리된 제2산화막(38a)과 제2질화막(39a)이 트렌치내에 잔류한다.
결국, 제2산화막(38a)과 제2질화막(39a)또한 절연막이므로, STI 구조의 소자분리막은 제2산화막(38a), 제2질화막(39a), 절연막(40a)으로 이루어진다. 즉, 필드스톱층과 가까운 절연막내에 확산방지막을 형성한다.
다음으로, 활성영역에 p-웰(41)을 형성하기 위한 이온주입 공정을 실시하고, 문턱전압(Vt) 조절용 이온주입 공정을 실시한 후, 활성영역상에 게이트산화막(42)을 형성하고, 게이트산화막(42)상에 게이트전극(43)을 형성한다.
이때, 미리 셀영역(Ⅰ)에만 n-웰(36)이 형성되어 있으므로, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)에 형성되는 p-웰(41)은 서로 분리된다.
다음으로, 게이트전극(43) 양측에 노출된 p-웰(41)내에 n+-소스/드레인(44)을 형성한다.
상술한 실시예에서는 STI 구조의 소자분리막을 형성하는 절연막(40a)과 보론이 이온주입된 필드스톱층(37) 사이에 절연막인 제2산화막(38a)과 제2질화막(39a)이 존재하므로 보론의 세그리게이션을 억제한다. 즉, 필드스톱층(37)내 보론이 절연막(40a)으로 확산하는 것을 제2질화막(39a)이 방지한다.
한편, 제2산화막(38a)으로 보론이 확산할 수 있으나, 제2산화막(38a)이 얇게 형성되므로 확산되는 보론의 양은 극히 미미하다.
이처럼, 보론의 세그리게이션을 억제하면 후속 문턱전압 조절이 용이하고, 보론의 이온주입량을 최소화시킬 수 있다.
아울러, 제2질화막(39a)을 형성하므로 INWE 방지용 보론의 이온주입을 생략할수도 있고, 제2질화막(39a)에 의해 트랜지스터간 소자격리가 용이하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 보론의 세그리게이션을 방지하므로써 보론의 이온주입량감소에 따른 리프레쉬 특성을 개선시킬 수 있는 효과가 있다.
그리고, 보론의 세그리게이션을 방지하므로 문턱전압 조절이 용이한 효과가 있다.
또한, 두가지 서로 다른 이온주입공정을 동시에 실시하므로써 공정을 단순화시킬 수 있는 효과가 있다.
Claims (7)
- 반도체기판을 식각하여 소정 깊이의 트렌치를 형성하는 단계;상기 트렌치의 측벽에 불순물을 이온주입하여 필드스톱층을 형성하는 단계;상기 트렌치를 포함한 반도체기판상에 제1절연막과 확산방지막을 차례로 형성하는 단계;상기 트렌치를 채울때까지 상기 확산방지막상에 제2절연막을 형성하는 단계; 및상기 반도체기판의 표면이 드러날때까지 상기 제2절연막을 평탄화하는 단계를 포함하여 이루어짐을 특징으로 하는 소자분리막의 형성 방법.
- 제1항에 있어서,상기 제1 및 제2절연막은 산화막계 절연막이고, 상기 확산방지막은 질화막인 것을 특징으로 하는 소자분리막의 형성 방법.
- 제1항에 있어서,상기 필드스톱층을 형성하는 단계는,보론을 틸트 및 4회 회전시키면서 이온주입하는 것을 특징으로 하는 소자분리막의 형성 방법.
- 제1항에 있어서,상기 제2절연막을 평탄화하는 단계는,상기 반도체기판상의 상기 확산방지막의 표면이 드러날때까지 상기 제2절연막을 화학적기계적연마하는 단계; 및상기 반도체기판상의 확산방지막과 상기 제1절연막을 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 소자분리막의 형성 방법.
- 셀영역과 주변회로영역이 정의된 반도체기판상에 트렌치를 형성하기 위한 제1마스크를 형성하는 단계;상기 제1마스크로 상기 반도체기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계;상기 제1마스크상에 상기 셀영역을 오픈시키는 제2마스크를 형성하는 단계;상기 제2마스크에 의해 노출되는 상기 셀영역내 상기 반도체기판내에 제1도전형 웰을 형성함과 동시에 상기 트렌치의 측벽에 제2도전형 불순물을 이온주입하여 제2도전형 필드스톱층을 형성하는 단계;상기 제1 및 제2마스크를 제거하는 단계;상기 트렌치를 포함한 반도체기판상에 제1절연막과 확산방지막을 차례로 형성하는 단계;상기 트렌치를 채울때까지 상기 확산방지막상에 제2절연막을 형성하는 단계;상기 반도체기판의 표면이 드러날때까지 상기 제2절연막을 평탄화하여 상기 제1절연막, 상기 확산방지막 및 상기 제2절연막으로 이루어지는 소자분리막을 형성하는 단계;상기 셀영역과 상기 주변회로영역에 각각 상기 제1도전형 웰에 의해 분리되는 제2도전형 웰을 형성하는 단계; 및상기 반도체기판상에 게이트전극과 소스/드레인을 갖는 트랜지스터를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
- 제5항에 있어서,상기 제1도전형 웰을 형성함과 동시에 상기 제2도전형 필드스톱층을 형성하는 단계는,상기 제1도전형 웰을 형성하는 불순물의 이온주입에너지는 상기 제1마스크를 통과하는 크기를 갖고, 상기 제2도전형 필드스톱층을 형성하는 이온주입에너지는 상기 제1도전형 웰을 형성하는 불순물의 이온주입에너지보다 상대적으로 작은 겋ㅅ을 특징으로 하는 반도체소자의 제조 방법.
- 제5항에 있어서,상기 제1 및 제2절연막은 산화막계 절연막이고, 상기 확산방지막은 질화막인 것을 특징으로 하는 반도체소자의 제조 방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100719719B1 (ko) * | 2006-06-28 | 2007-05-18 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100869750B1 (ko) * | 2007-08-30 | 2008-11-21 | 주식회사 동부하이텍 | 이미지 센서 및 그 제조방법 |
-
2002
- 2002-01-10 KR KR1020020001370A patent/KR20030060604A/ko not_active Application Discontinuation
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