JPH1187697A - 半導体製造方法、半導体記憶装置の製造方法、および半導体装置 - Google Patents
半導体製造方法、半導体記憶装置の製造方法、および半導体装置Info
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- JPH1187697A JPH1187697A JP23594597A JP23594597A JPH1187697A JP H1187697 A JPH1187697 A JP H1187697A JP 23594597 A JP23594597 A JP 23594597A JP 23594597 A JP23594597 A JP 23594597A JP H1187697 A JPH1187697 A JP H1187697A
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Abstract
(57)【要約】
【課題】 ＳＴＩ法を利用して素子分離を行う場合に、
素子形成領域の端部でしきい値電圧の低下が起きないよ
うにした半導体製造方法を提供する。 【解決手段】 ＳＴＩ法を利用して素子分離領域を形成
した後、素子形成領域の上面にＳｉＯ2膜６を形成し、
その上方から不純物イオンの７°インプラを行ってチャ
ネル領域８を形成する。次に、ＳｉＯ2膜６を除去した
後、不純物イオンの０°インプラを行う。０°インプラ
を行うと、チャネル領域８の中央部に注入された不純物
イオンはチャネリングを起こして基板の奥深くまで進行
するが、チャネル端に注入された不純物イオンは基板表
面付近にとどまる。したがって、チャネル端の不純物濃
度を、チャネル中央部の不純物濃度と同等あるいはそれ
以上にすることができ、チャネル端でのしきい値電圧の
低下が起きなくなる。
素子形成領域の端部でしきい値電圧の低下が起きないよ
うにした半導体製造方法を提供する。 【解決手段】 ＳＴＩ法を利用して素子分離領域を形成
した後、素子形成領域の上面にＳｉＯ2膜６を形成し、
その上方から不純物イオンの７°インプラを行ってチャ
ネル領域８を形成する。次に、ＳｉＯ2膜６を除去した
後、不純物イオンの０°インプラを行う。０°インプラ
を行うと、チャネル領域８の中央部に注入された不純物
イオンはチャネリングを起こして基板の奥深くまで進行
するが、チャネル端に注入された不純物イオンは基板表
面付近にとどまる。したがって、チャネル端の不純物濃
度を、チャネル中央部の不純物濃度と同等あるいはそれ
以上にすることができ、チャネル端でのしきい値電圧の
低下が起きなくなる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＳＴＩ(Shallow T
rench Isolation)技術を利用してＭＯＳトランジスタを
形成する場合に、ＭＯＳトランジスタのチャネル領域内
でのしきい値電圧の変動を抑制する技術に関する。
rench Isolation)技術を利用してＭＯＳトランジスタを
形成する場合に、ＭＯＳトランジスタのチャネル領域内
でのしきい値電圧の変動を抑制する技術に関する。
【０００２】
【従来の技術】半導体基板上に形成された素子を分離す
る方法として、従来はＬＯＣＯＳ素子分離法がよく用い
られたが、バーズビークが形成されるという問題がある
ことから、最近ではＳＴＩ技術を利用した素子分離法
（以下、ＳＴＩ法と呼ぶ）を採用する例が増えてきた。
る方法として、従来はＬＯＣＯＳ素子分離法がよく用い
られたが、バーズビークが形成されるという問題がある
ことから、最近ではＳＴＩ技術を利用した素子分離法
（以下、ＳＴＩ法と呼ぶ）を採用する例が増えてきた。
【０００３】図４はＳＴＩ法の概略を説明する図であ
る。まず、図４（ａ）に示すように、半導体基板１上
に、ＳｉＯ2などからなる研磨停止膜２を形成した後、
エッチング等により素子分離溝３を形成する。
る。まず、図４（ａ）に示すように、半導体基板１上
に、ＳｉＯ2などからなる研磨停止膜２を形成した後、
エッチング等により素子分離溝３を形成する。
【０００４】次に、図４（ｂ）に示すように、基板１の
上面全体を絶縁層４で覆って素子分離溝３の埋め込みを
行う。次に、図４（ｃ）に示すように、研磨停止膜２が
表面に現れるまで、化学機械的研磨(CMP:Chemical Mech
anical Polishing)により基板上面を研磨する。次に、
図４（ｄ）に示すように、エッチングにより研磨停止膜
２を除去して素子形成領域にＳｉＯ2膜６を形成した
後、その上方からボロンイオン(Ｂ+)等の不純物イオン
をイオン注入してチャネル領域８を形成する。次に、図
４（ｅ）に示すように、ゲート酸化膜１０の上面にゲー
ト電極となるｎ+ポリサイド層１１を形成する。
上面全体を絶縁層４で覆って素子分離溝３の埋め込みを
行う。次に、図４（ｃ）に示すように、研磨停止膜２が
表面に現れるまで、化学機械的研磨(CMP:Chemical Mech
anical Polishing)により基板上面を研磨する。次に、
図４（ｄ）に示すように、エッチングにより研磨停止膜
２を除去して素子形成領域にＳｉＯ2膜６を形成した
後、その上方からボロンイオン(Ｂ+)等の不純物イオン
をイオン注入してチャネル領域８を形成する。次に、図
４（ｅ）に示すように、ゲート酸化膜１０の上面にゲー
ト電極となるｎ+ポリサイド層１１を形成する。
【０００５】
【発明が解決しようとする課題】ＳＴＩ法により素子分
離を行うと、素子分離領域５の上面端部が上面中央部に
対してオーバーエッチングされてしまう。図５は素子分
離領域５の上面端部のオーバーエッチングを説明する図
である。研磨停止膜の膜厚は一定ではなく、図５（ａ）
に示すように、場所によって膜厚が異なっており、素子
分離領域５の端部に近い側ほど膜厚が薄くなっている。
このため、研磨停止膜のエッチングを行うと、図５
（ｂ）に示すように、膜厚の薄い素子分離領域の上面端
部がオーバーエッチングされ、素子分離領域の上面中央
部と上面端部の基板面が面一にならない。
離を行うと、素子分離領域５の上面端部が上面中央部に
対してオーバーエッチングされてしまう。図５は素子分
離領域５の上面端部のオーバーエッチングを説明する図
である。研磨停止膜の膜厚は一定ではなく、図５（ａ）
に示すように、場所によって膜厚が異なっており、素子
分離領域５の端部に近い側ほど膜厚が薄くなっている。
このため、研磨停止膜のエッチングを行うと、図５
（ｂ）に示すように、膜厚の薄い素子分離領域の上面端
部がオーバーエッチングされ、素子分離領域の上面中央
部と上面端部の基板面が面一にならない。
【０００６】一方、ＳＴＩ法では、研磨停止膜をエッチ
ングにより除去した後、基板面にボロン等の不純物イオ
ンを注入してチャネル領域を形成する工程を行うが、仮
に、基板面に垂直な方向（基板面の法線方向）からボロ
ン等の不純物イオンを注入したとすると、注入された不
純物イオンはチャネリングを起こして不純物基板の奥深
くまで進行してしまう。このため、基板面の法線方向か
ら７度傾いた方向からイオン注入（７°インプラ）する
のが一般的である。
ングにより除去した後、基板面にボロン等の不純物イオ
ンを注入してチャネル領域を形成する工程を行うが、仮
に、基板面に垂直な方向（基板面の法線方向）からボロ
ン等の不純物イオンを注入したとすると、注入された不
純物イオンはチャネリングを起こして不純物基板の奥深
くまで進行してしまう。このため、基板面の法線方向か
ら７度傾いた方向からイオン注入（７°インプラ）する
のが一般的である。
【０００７】しかしながら、上述したように、素子分離
領域の上面端部はオーバーエッチングされているため、
７°インプラを行うと、チャネル領域の端部の不純物濃
度は中央部の不純物濃度よりも低くなってしまう。この
ような不純物濃度のばらつきが生じると、チャネル端で
は、チャネル領域の本来のしきい値電圧よりも低いしき
い値電圧でオン状態となり、リーク電流が多くなる。
領域の上面端部はオーバーエッチングされているため、
７°インプラを行うと、チャネル領域の端部の不純物濃
度は中央部の不純物濃度よりも低くなってしまう。この
ような不純物濃度のばらつきが生じると、チャネル端で
は、チャネル領域の本来のしきい値電圧よりも低いしき
い値電圧でオン状態となり、リーク電流が多くなる。
【０００８】チャネル端の不純物濃度を上げるには、イ
オン注入する不純物の量を増やすことも考えられるが、
このようにすると、しきい値電圧が高くなりすぎてしま
い、所望の電気的特性が得られなくなる。
オン注入する不純物の量を増やすことも考えられるが、
このようにすると、しきい値電圧が高くなりすぎてしま
い、所望の電気的特性が得られなくなる。
【０００９】図６は半導体基板上に形成されたＭＯＳト
ランジスタのゲート電圧とドレイン電流との関係を示す
図であり、図示の実線Ｌ１はＳＴＩ法を利用して形成さ
れたＭＯＳトランジスタの特性を示し、点線Ｌ２は従来
のＬＯＣＯＳ法を利用して形成されたＭＯＳトランジス
タの特性を示している。
ランジスタのゲート電圧とドレイン電流との関係を示す
図であり、図示の実線Ｌ１はＳＴＩ法を利用して形成さ
れたＭＯＳトランジスタの特性を示し、点線Ｌ２は従来
のＬＯＣＯＳ法を利用して形成されたＭＯＳトランジス
タの特性を示している。
【００１０】図示のように、ＬＯＣＯＳ法による場合
は、ゲート電圧が低くなるにつれてほぼ線形にドレイン
電流が減少するが、ＳＴＩ法による場合は、ゲート電圧
が所定の電圧Ｖ１以下になると、ドレイン電流は非線形
に変化し、ゲート電圧がゼロになってもドレイン電流が
流れてしまう。このように、ドレイン電流が非線形に変
化する特性は、hump特性とも呼ばれる。
は、ゲート電圧が低くなるにつれてほぼ線形にドレイン
電流が減少するが、ＳＴＩ法による場合は、ゲート電圧
が所定の電圧Ｖ１以下になると、ドレイン電流は非線形
に変化し、ゲート電圧がゼロになってもドレイン電流が
流れてしまう。このように、ドレイン電流が非線形に変
化する特性は、hump特性とも呼ばれる。
【００１１】すなわち、ＳＴＩ法を利用して素子分離を
行ってＭＯＳトランジスタを形成すると、hump特性によ
りリーク電流が流れるという問題があり、ＳＲＡＭのよ
うにスタンドバイ時の消費電力をできるだけ低く抑える
必要のある半導体装置では、性能向上が図れない。
行ってＭＯＳトランジスタを形成すると、hump特性によ
りリーク電流が流れるという問題があり、ＳＲＡＭのよ
うにスタンドバイ時の消費電力をできるだけ低く抑える
必要のある半導体装置では、性能向上が図れない。
【００１２】このようなリーク電流を抑制する手法とし
て、特開平4-196488号公報には、チャネル端の不純物濃
度を高くして、チャネル端での空乏層の広がりを抑える
発明が開示されている。ところが、この発明は、チャネ
ル領域に不純物イオンを注入した後に、素子分離溝の埋
め込みを行っている。素子分離溝の埋め込みを行った後
は、埋め込まれた絶縁材料を安定化するために熱処理を
行うのが一般的であり、熱処理を行うと、先に注入され
た不純物イオンが拡散されてしまう。すなわち、上記公
報に記載された発明では、せっかくチャネル端の不純物
濃度を高くなるようにイオン注入しても、最終的には不
純物濃度が平均化されてしまう。
て、特開平4-196488号公報には、チャネル端の不純物濃
度を高くして、チャネル端での空乏層の広がりを抑える
発明が開示されている。ところが、この発明は、チャネ
ル領域に不純物イオンを注入した後に、素子分離溝の埋
め込みを行っている。素子分離溝の埋め込みを行った後
は、埋め込まれた絶縁材料を安定化するために熱処理を
行うのが一般的であり、熱処理を行うと、先に注入され
た不純物イオンが拡散されてしまう。すなわち、上記公
報に記載された発明では、せっかくチャネル端の不純物
濃度を高くなるようにイオン注入しても、最終的には不
純物濃度が平均化されてしまう。
【００１３】本発明は、このような点に鑑みてなされた
ものであり、その目的は、ＳＴＩ法を利用して素子分離
を行う場合に、素子形成領域の端部でしきい値電圧の低
下が起きないようにした半導体製造方法、半導体記憶装
置の製造方法、および半導体装置を提供することにあ
る。
ものであり、その目的は、ＳＴＩ法を利用して素子分離
を行う場合に、素子形成領域の端部でしきい値電圧の低
下が起きないようにした半導体製造方法、半導体記憶装
置の製造方法、および半導体装置を提供することにあ
る。
【００１４】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、基板上に研磨停止膜を形成
する第１の工程と、前記研磨停止膜の一部を除去して、
基板上に素子分離用の素子分離溝を互いに距離を隔てて
複数形成する第２の工程と、前記素子分離溝の内部を含
めて基板上面を絶縁材料で覆って素子分離領域を形成す
る第３の工程と、前記研磨停止膜が表面に露出するま
で、基板上面を化学機械的研磨法により研磨する第４の
工程と、前記研磨停止膜をエッチングにより除去する第
５の工程と、基板上面のうち、素子形成領域となる部分
に酸化膜を形成する第６の工程と、基板の上面付近に不
純物イオンがとどまるように、基板面の法線方向とは異
なる方向から前記酸化膜を介して前記素子形成領域に不
純物イオンを注入する第７の工程と、前記酸化膜を除去
する第８の工程と、前記素子形成領域の端部における基
板上面付近の不純物濃度が、前記素子形成領域の中央部
における基板上面付近の不純物濃度と同等あるいはそれ
以上になるように、基板面の法線方向から前記素子形成
領域に不純物イオンを注入する第９の工程と、を備え
る。
ために、請求項１の発明は、基板上に研磨停止膜を形成
する第１の工程と、前記研磨停止膜の一部を除去して、
基板上に素子分離用の素子分離溝を互いに距離を隔てて
複数形成する第２の工程と、前記素子分離溝の内部を含
めて基板上面を絶縁材料で覆って素子分離領域を形成す
る第３の工程と、前記研磨停止膜が表面に露出するま
で、基板上面を化学機械的研磨法により研磨する第４の
工程と、前記研磨停止膜をエッチングにより除去する第
５の工程と、基板上面のうち、素子形成領域となる部分
に酸化膜を形成する第６の工程と、基板の上面付近に不
純物イオンがとどまるように、基板面の法線方向とは異
なる方向から前記酸化膜を介して前記素子形成領域に不
純物イオンを注入する第７の工程と、前記酸化膜を除去
する第８の工程と、前記素子形成領域の端部における基
板上面付近の不純物濃度が、前記素子形成領域の中央部
における基板上面付近の不純物濃度と同等あるいはそれ
以上になるように、基板面の法線方向から前記素子形成
領域に不純物イオンを注入する第９の工程と、を備え
る。
【００１５】請求項２の発明は、請求項１に記載の半導
体製造方法において、前記第７の工程では、不純物イオ
ンがチャネリングを起こさないような角度でイオン注入
を行い、前記第９の工程では、前記素子形成領域の中央
部付近に注入された不純物イオンがチャネリングを起こ
し、かつ、前記素子形成領域の端部付近に注入された不
純物イオンがチャネリングを起こさないようにイオン注
入する。
体製造方法において、前記第７の工程では、不純物イオ
ンがチャネリングを起こさないような角度でイオン注入
を行い、前記第９の工程では、前記素子形成領域の中央
部付近に注入された不純物イオンがチャネリングを起こ
し、かつ、前記素子形成領域の端部付近に注入された不
純物イオンがチャネリングを起こさないようにイオン注
入する。
【００１６】請求項３の発明は、請求項１または２に記
載の半導体製造方法において、前記第９の工程の後、前
記素子形成領域の上面に、ゲート酸化膜とゲート電極と
を順に形成する第１０の工程を備える。
載の半導体製造方法において、前記第９の工程の後、前
記素子形成領域の上面に、ゲート酸化膜とゲート電極と
を順に形成する第１０の工程を備える。
【００１７】請求項４の発明は、請求項３に記載の半導
体製造方法において、前記第５の工程では、前記素子分
離領域の側壁の一部が露出されるようにエッチングを行
い、前記第１０の工程では、前記素子分離領域の側壁の
少なくとも一部を含めて前記素子形成領域の上面に前記
ゲート酸化膜およびゲート電極を形成する。
体製造方法において、前記第５の工程では、前記素子分
離領域の側壁の一部が露出されるようにエッチングを行
い、前記第１０の工程では、前記素子分離領域の側壁の
少なくとも一部を含めて前記素子形成領域の上面に前記
ゲート酸化膜およびゲート電極を形成する。
【００１８】請求項５の発明は、請求項１〜４のいずれ
かに記載の半導体製造方法において、前記第９の工程で
は、前記素子形成領域内に形成されるチャネルの端部の
しきい値電圧がチャネルの中央部のしきい値電圧よりも
低くならないように、不純物イオンを注入する。
かに記載の半導体製造方法において、前記第９の工程で
は、前記素子形成領域内に形成されるチャネルの端部の
しきい値電圧がチャネルの中央部のしきい値電圧よりも
低くならないように、不純物イオンを注入する。
【００１９】請求項６の発明は、請求項１〜５のいずれ
かに記載の半導体製造方法において、前記第７および第
９の工程では、ｎＭＯＳトランジスタを形成する場合に
は、ボロンイオン（Ｂ+）またはフッ化ボロンイオン
（ＢＦ2 +）をイオン注入する。
かに記載の半導体製造方法において、前記第７および第
９の工程では、ｎＭＯＳトランジスタを形成する場合に
は、ボロンイオン（Ｂ+）またはフッ化ボロンイオン
（ＢＦ2 +）をイオン注入する。
【００２０】請求項７の発明は、基板面に略直交する方
向に、互いに距離を隔てて形成された複数の素子分離領
域と、隣接する前記素子分離領域の間の基板上面に、ゲ
ート酸化膜を介して形成されたゲート電極と、を備え、
基板内への不純物イオンの注入により、前記ゲート電極
直下の基板表面付近にチャネルを形成する半導体装置に
おいて、前記チャネルは、隣接する前記素子分離領域の
間の基板上面と、この基板上面に当接する前記素子分離
領域の側壁の一部とに沿って形成され、前記チャネルの
端部のしきい値電圧が前記チャネルの中央部のしきい値
電圧よりも低くならないように、前記チャネルの端部付
近の不純物イオンの濃度を、前記チャネルの中央部の不
純物イオンの濃度と同等あるいはそれ以上にしたもので
ある。
向に、互いに距離を隔てて形成された複数の素子分離領
域と、隣接する前記素子分離領域の間の基板上面に、ゲ
ート酸化膜を介して形成されたゲート電極と、を備え、
基板内への不純物イオンの注入により、前記ゲート電極
直下の基板表面付近にチャネルを形成する半導体装置に
おいて、前記チャネルは、隣接する前記素子分離領域の
間の基板上面と、この基板上面に当接する前記素子分離
領域の側壁の一部とに沿って形成され、前記チャネルの
端部のしきい値電圧が前記チャネルの中央部のしきい値
電圧よりも低くならないように、前記チャネルの端部付
近の不純物イオンの濃度を、前記チャネルの中央部の不
純物イオンの濃度と同等あるいはそれ以上にしたもので
ある。
【００２１】請求項８の発明は、基板面に略直交する方
向に、互いに距離を隔てて形成された複数の素子分離領
域と、前記素子分離領域の間の基板上にゲート酸化膜を
介して形成されたゲート電極と、を備え、基板内への不
純物イオンの注入により、前記ゲート電極直下の基板表
面付近にチャネルが形成された半導体装置において、前
記素子分離領域は、基板上に形成された研磨停止膜の一
部に、素子分離用の素子分離溝を互いに距離を隔てて複
数形成した後、前記素子分離溝の内部を含めて基板上面
を絶縁材料で覆い、前記前記研磨停止膜が表面に露出す
るまで、基板上面を化学機械的研磨法により研磨した後
に前記研磨停止膜をエッチングにより除去して形成さ
れ、前記チャネルは、基板上面のうち、素子形成領域と
なる部分に酸化膜を形成し、基板の上面付近に不純物イ
オンがとどまるように、基板面の法線方向とは異なる方
向から前記酸化膜を介して前記素子形成領域に不純物イ
オンを注入した後に前記酸化膜を除去し、前記素子形成
領域の端部における基板上面付近の不純物濃度が、前記
素子形成領域の中央部における基板上面付近の不純物濃
度と同等あるいはそれ以上になるように、基板面の法線
方向から前記素子形成領域に不純物イオンを注入して形
成される。
向に、互いに距離を隔てて形成された複数の素子分離領
域と、前記素子分離領域の間の基板上にゲート酸化膜を
介して形成されたゲート電極と、を備え、基板内への不
純物イオンの注入により、前記ゲート電極直下の基板表
面付近にチャネルが形成された半導体装置において、前
記素子分離領域は、基板上に形成された研磨停止膜の一
部に、素子分離用の素子分離溝を互いに距離を隔てて複
数形成した後、前記素子分離溝の内部を含めて基板上面
を絶縁材料で覆い、前記前記研磨停止膜が表面に露出す
るまで、基板上面を化学機械的研磨法により研磨した後
に前記研磨停止膜をエッチングにより除去して形成さ
れ、前記チャネルは、基板上面のうち、素子形成領域と
なる部分に酸化膜を形成し、基板の上面付近に不純物イ
オンがとどまるように、基板面の法線方向とは異なる方
向から前記酸化膜を介して前記素子形成領域に不純物イ
オンを注入した後に前記酸化膜を除去し、前記素子形成
領域の端部における基板上面付近の不純物濃度が、前記
素子形成領域の中央部における基板上面付近の不純物濃
度と同等あるいはそれ以上になるように、基板面の法線
方向から前記素子形成領域に不純物イオンを注入して形
成される。
【００２２】請求項９の発明は、請求項８に記載の半導
体装置において、前記チャネルは、隣接する前記素子分
離領域の間の基板上面と、この基板上面に当接する前記
素子分離領域の側壁の一部とに沿って形成される。
体装置において、前記チャネルは、隣接する前記素子分
離領域の間の基板上面と、この基板上面に当接する前記
素子分離領域の側壁の一部とに沿って形成される。
【００２３】請求項１０の発明は、請求項８または９に
記載の半導体装置において、前記ゲート酸化膜は、隣接
する前記素子分離領域の間の基板上面と、この基板上面
に当接する前記素子分離領域の側壁の一部とを覆う。
記載の半導体装置において、前記ゲート酸化膜は、隣接
する前記素子分離領域の間の基板上面と、この基板上面
に当接する前記素子分離領域の側壁の一部とを覆う。
【００２４】
【発明の実施の形態】以下、本発明を適用した半導体製
造方法について、図面を参照しながら具体的に説明す
る。図１，２は本発明に係る半導体装置の製造工程を示
す図であり、ＳＴＩ法を利用して素子分離を行い、素子
形成領域にｎＭＯＳトランジスタを形成する例を示して
いる。
造方法について、図面を参照しながら具体的に説明す
る。図１，２は本発明に係る半導体装置の製造工程を示
す図であり、ＳＴＩ法を利用して素子分離を行い、素子
形成領域にｎＭＯＳトランジスタを形成する例を示して
いる。
【００２５】まず、図１（ａ）に示すように、シリコン
基板１上に、ＳｉＯ2などからなる研磨停止膜２を形成
する。あるいは、研磨停止膜２が予め形成されたシリコ
ン基板を用いてもよい。
基板１上に、ＳｉＯ2などからなる研磨停止膜２を形成
する。あるいは、研磨停止膜２が予め形成されたシリコ
ン基板を用いてもよい。
【００２６】次に、図１（ｂ）に示すように、リアクテ
ィブイオンエッチング（ＲＩＥ）等により素子分離溝３
を形成する。次に、図１（ｃ）に示すように、素子分離
溝の内部を含めて基板上面を絶縁層４（例えばＳｉＯ2
層など）で覆って素子分離溝３の埋め込みを行い、素子
分離領域５を形成する。
ィブイオンエッチング（ＲＩＥ）等により素子分離溝３
を形成する。次に、図１（ｃ）に示すように、素子分離
溝の内部を含めて基板上面を絶縁層４（例えばＳｉＯ2
層など）で覆って素子分離溝３の埋め込みを行い、素子
分離領域５を形成する。
【００２７】次に、図１（ｄ）に示すように、研磨停止
膜２が表面に露出するまで、化学機械的研磨法（ＣＭ
Ｐ）により基板上面を研磨する。次に、図１（ｅ）に示
すように、ウエットエッチングにより基板上面の研磨停
止膜２を除去する。研磨停止膜の厚さは場所によって異
なっており、素子分離領域５の端部に近い側ほど、膜厚
が薄くなっている。このため、図１（ｅ）に示すよう
に、素子分離領域５の端部がオーバーエッチングされて
しまう。
膜２が表面に露出するまで、化学機械的研磨法（ＣＭ
Ｐ）により基板上面を研磨する。次に、図１（ｅ）に示
すように、ウエットエッチングにより基板上面の研磨停
止膜２を除去する。研磨停止膜の厚さは場所によって異
なっており、素子分離領域５の端部に近い側ほど、膜厚
が薄くなっている。このため、図１（ｅ）に示すよう
に、素子分離領域５の端部がオーバーエッチングされて
しまう。
【００２８】次に、図２（ａ）に示すように、基板上面
の素子形成領域にＳｉＯ2層６を形成する。このＳｉＯ2
層６は、基板上面を保護するためのものであり、２００
オングストローム程度の膜厚を有する。次に、図２
（ｂ）に示すように、ＳｉＯ2層６の上方からボロンイ
オン（Ｂ+）やフッ化ボロンイオン（ＢＦ2 +）等の不純
物イオン７をイオン注入する。ここでは、不純物イオン
７が基板の表面付近にとどまるように、基板面の法線方
向から７°傾いた方向からイオン注入を行う。これによ
り、不純物イオン７はチャネリングを起こさずに基板の
表面付近にとどまり、チャネル領域８が形成される。
の素子形成領域にＳｉＯ2層６を形成する。このＳｉＯ2
層６は、基板上面を保護するためのものであり、２００
オングストローム程度の膜厚を有する。次に、図２
（ｂ）に示すように、ＳｉＯ2層６の上方からボロンイ
オン（Ｂ+）やフッ化ボロンイオン（ＢＦ2 +）等の不純
物イオン７をイオン注入する。ここでは、不純物イオン
７が基板の表面付近にとどまるように、基板面の法線方
向から７°傾いた方向からイオン注入を行う。これによ
り、不純物イオン７はチャネリングを起こさずに基板の
表面付近にとどまり、チャネル領域８が形成される。
【００２９】次に、図２（ｃ）に示すように、素子形成
領域のＳｉＯ2層６を除去する。次に、図２（ｄ）に示
すように、素子形成領域の上方からＢ+やＢＦ2 +等の不
純物イオン９を再度イオン注入する。ここでは、基板面
の法線方向からイオン注入を行う。このような０°イン
プラを行うと、素子形成領域の中央部に注入された不純
物イオンは、チャネリングを起こして基板の奥深くまで
進行する。一方、素子形成領域と素子分離領域との界面
付近はシリコン原子の配列が乱れており、かつ、この界
面は基板面に対して斜めに形成されているため、この界
面付近に注入された不純物イオンはチャネリングを起こ
さずに基板の上面付近にとどまる。すなわち、このよう
な０°インプラを行うことで、チャネル領域８の中央部
の不純物濃度はほとんど変化しないが、チャネル端の不
純物濃度は高くなる。
領域のＳｉＯ2層６を除去する。次に、図２（ｄ）に示
すように、素子形成領域の上方からＢ+やＢＦ2 +等の不
純物イオン９を再度イオン注入する。ここでは、基板面
の法線方向からイオン注入を行う。このような０°イン
プラを行うと、素子形成領域の中央部に注入された不純
物イオンは、チャネリングを起こして基板の奥深くまで
進行する。一方、素子形成領域と素子分離領域との界面
付近はシリコン原子の配列が乱れており、かつ、この界
面は基板面に対して斜めに形成されているため、この界
面付近に注入された不純物イオンはチャネリングを起こ
さずに基板の上面付近にとどまる。すなわち、このよう
な０°インプラを行うことで、チャネル領域８の中央部
の不純物濃度はほとんど変化しないが、チャネル端の不
純物濃度は高くなる。
【００３０】次に、図２（ｅ）に示すように、素子形成
領域に数オングストローム程度の薄いゲート酸化膜１０
を形成した後、シリサイドなどによりゲート電極１１を
形成する。図３（ａ）は本実施形態の半導体装置の断面
構造を拡大して示した図、図３（ｂ）は図３（ａ）のチ
ャネル領域８の不純物濃度分布を示す図、図３（ｃ）は
従来のチャネル領域の不純物分布を示す図である。図示
のように、本実施形態では、チャネル領域８の中央部よ
りも端部の方が不純物濃度が高くなり、従来と逆の特性
になる。
領域に数オングストローム程度の薄いゲート酸化膜１０
を形成した後、シリサイドなどによりゲート電極１１を
形成する。図３（ａ）は本実施形態の半導体装置の断面
構造を拡大して示した図、図３（ｂ）は図３（ａ）のチ
ャネル領域８の不純物濃度分布を示す図、図３（ｃ）は
従来のチャネル領域の不純物分布を示す図である。図示
のように、本実施形態では、チャネル領域８の中央部よ
りも端部の方が不純物濃度が高くなり、従来と逆の特性
になる。
【００３１】このように、本実施形態では、７°インプ
ラと０°インプラを組み合わせて不純物イオンを注入す
るため、ＳＴＩ法により基板面がオーバーエッチングさ
れても、チャネル端の不純物濃度を高めることができ
る。したがって、チャネル端でしきい値電圧が低下しな
くなり、従来に比べてリーク電流を減らすことができ
る。これにより、スタンドバイ時の消費電流の条件が厳
しいＳＲＡＭやＳＲＡＭ混在ロジックＩＣ等を本実施形
態の製造工程を利用して形成すれば、性能のよいＳＲＡ
Ｍ等が得られる。
ラと０°インプラを組み合わせて不純物イオンを注入す
るため、ＳＴＩ法により基板面がオーバーエッチングさ
れても、チャネル端の不純物濃度を高めることができ
る。したがって、チャネル端でしきい値電圧が低下しな
くなり、従来に比べてリーク電流を減らすことができ
る。これにより、スタンドバイ時の消費電流の条件が厳
しいＳＲＡＭやＳＲＡＭ混在ロジックＩＣ等を本実施形
態の製造工程を利用して形成すれば、性能のよいＳＲＡ
Ｍ等が得られる。
【００３２】なお、図２（ｂ）では、７°インプラを行
う例を説明したが、イオン注入する方向は、０°以外で
あれば７°でなくてもよい。また、イオン注入する不純
物イオン７，９もＢ+やＢＦ2 +に限定されない。
う例を説明したが、イオン注入する方向は、０°以外で
あれば７°でなくてもよい。また、イオン注入する不純
物イオン７，９もＢ+やＢＦ2 +に限定されない。
【００３３】さらに、上述した実施形態では、ｎＭＯＳ
トランジスタを形成する例を説明したが、ｐＭＯＳトラ
ンジスタを形成してもよい。また、上記実施形態では、
チャネル端の不純物濃度をチャネル中央部よりも高くし
たが、同等程度でもよい。
トランジスタを形成する例を説明したが、ｐＭＯＳトラ
ンジスタを形成してもよい。また、上記実施形態では、
チャネル端の不純物濃度をチャネル中央部よりも高くし
たが、同等程度でもよい。
【００３４】なお、図１，２の製造工程により形成され
る半導体装置は、ＳＲＡＭに限定されず、ＤＲＡＭやＥ
ＥＰＲＯＭなどの各種のメモリや、その他ＬＳＩを形成
する場合にも適用可能であり、本発明の適用によりチャ
ネル端でのリーク電流を低減できる。
る半導体装置は、ＳＲＡＭに限定されず、ＤＲＡＭやＥ
ＥＰＲＯＭなどの各種のメモリや、その他ＬＳＩを形成
する場合にも適用可能であり、本発明の適用によりチャ
ネル端でのリーク電流を低減できる。
【００３５】
【発明の効果】以上詳細に説明したように、本発明によ
れば、イオン注入する方向を変えて、２回に分けて素子
形成領域内に不純物イオンを注入するため、ＳＴＩ法に
より素子形成領域の端部がオーバーエッチングされて
も、素子形成領域の端部における不純物濃度を高めるこ
とができる。したがって、素子形成領域の端部付近でし
きい値電圧が低下しなくなり、従来に比べてリーク電流
を低減できる。このため、本発明を利用してＳＲＡＭや
ＳＲＡＭ混在ロジックＩＣを形成すれば、スタンドバイ
時のリーク電流の少ない高性能のＳＲＡＭ等が得られ
る。
れば、イオン注入する方向を変えて、２回に分けて素子
形成領域内に不純物イオンを注入するため、ＳＴＩ法に
より素子形成領域の端部がオーバーエッチングされて
も、素子形成領域の端部における不純物濃度を高めるこ
とができる。したがって、素子形成領域の端部付近でし
きい値電圧が低下しなくなり、従来に比べてリーク電流
を低減できる。このため、本発明を利用してＳＲＡＭや
ＳＲＡＭ混在ロジックＩＣを形成すれば、スタンドバイ
時のリーク電流の少ない高性能のＳＲＡＭ等が得られ
る。
【図１】本発明に係る半導体装置の製造工程を示す図。
【図２】図１に続く製造工程を示す図。
【図３】（ａ）は本実施形態の半導体装置の断面構造を
拡大して示した図、（ｂ）は（ａ）のチャネル領域８の
不純物濃度分布を示す図、（ｃ）は従来のチャネル領域
の不純物濃度分布を示す図。
拡大して示した図、（ｂ）は（ａ）のチャネル領域８の
不純物濃度分布を示す図、（ｃ）は従来のチャネル領域
の不純物濃度分布を示す図。
【図４】ＳＴＩ法を利用した素子分離法の概略を説明す
る図。
る図。
【図５】素子分離領域の上面端部のオーバーエッチング
を説明する図。
を説明する図。
【図６】半導体基板上に形成されたＭＯＳトランジスタ
のゲート電圧とドレイン電流との関係を示す図。
のゲート電圧とドレイン電流との関係を示す図。
１ シリコン基板 ２ 研磨停止膜 ３ 素子分離溝 ４ 絶縁層 ５ 素子分離領域 ６ ＳｉＯ2層 ７，９ 不純物イオン ８ チャネル領域 １１ ゲート電極
Claims (10)
- 【請求項１】基板上に研磨停止膜を形成する第１の工程
と、 前記研磨停止膜の一部を除去して、基板上に素子分離用
の素子分離溝を互いに距離を隔てて複数形成する第２の
工程と、 前記素子分離溝の内部を含めて基板上面を絶縁材料で覆
って素子分離領域を形成する第３の工程と、 前記研磨停止膜が表面に露出するまで、基板上面を化学
機械的研磨法により研磨する第４の工程と、 前記研磨停止膜をエッチングにより除去する第５の工程
と、 基板上面のうち、素子形成領域となる部分に酸化膜を形
成する第６の工程と、 基板の上面付近に不純物イオンがとどまるように、基板
面の法線方向とは異なる方向から前記酸化膜を介して前
記素子形成領域に不純物イオンを注入する第７の工程
と、 前記酸化膜を除去する第８の工程と、 前記素子形成領域の端部における基板上面付近の不純物
濃度が、前記素子形成領域の中央部における基板上面付
近の不純物濃度と同等あるいはそれ以上になるように、
基板面の法線方向から前記素子形成領域に不純物イオン
を注入する第９の工程と、を備えることを特徴とする半
導体製造方法。 - 【請求項２】前記第７の工程では、不純物イオンがチャ
ネリングを起こさないような角度でイオン注入を行い、 前記第９の工程では、前記素子形成領域の中央部付近に
注入された不純物イオンがチャネリングを起こし、か
つ、前記素子形成領域の端部付近に注入された不純物イ
オンがチャネリングを起こさないようにイオン注入する
ことを特徴とする請求項１に記載の半導体製造方法。 - 【請求項３】前記第９の工程の後、前記素子形成領域の
上面に、ゲート酸化膜とゲート電極とを順に形成する第
１０の工程を備えることを特徴とする請求項１または２
に記載の半導体製造方法。 - 【請求項４】前記第５の工程では、前記素子分離領域の
側壁の一部が露出されるようにエッチングを行い、 前記第１０の工程では、前記素子分離領域の側壁の少な
くとも一部を含めて前記素子形成領域の上面に前記ゲー
ト酸化膜およびゲート電極を形成することを特徴とする
請求項３に記載の半導体製造方法。 - 【請求項５】前記第９の工程では、前記素子形成領域内
に形成されるチャネルの端部のしきい値電圧がチャネル
の中央部のしきい値電圧よりも低くならないように、不
純物イオンを注入することを特徴とする請求項１〜４の
いずれかに記載の半導体製造方法。 - 【請求項６】前記第７および第９の工程では、ｎＭＯＳ
トランジスタを形成する場合には、ボロンイオン
（Ｂ+）またはフッ化ボロンイオン（ＢＦ2 +）をイオン
注入することを特徴とする請求項１〜５のいずれかに記
載の半導体製造方法。 - 【請求項７】基板面に略直交する方向に、互いに距離を
隔てて形成された複数の素子分離領域と、 隣接する前記素子分離領域の間の基板上面に、ゲート酸
化膜を介して形成されたゲート電極と、を備え、 基板内への不純物イオンの注入により、前記ゲート電極
直下の基板表面付近にチャネルを形成する半導体装置に
おいて、 前記チャネルは、隣接する前記素子分離領域の間の基板
上面と、この基板上面に当接する前記素子分離領域の側
壁の一部とに沿って形成され、 前記チャネルの端部のしきい値電圧が前記チャネルの中
央部のしきい値電圧よりも低くならないように、前記チ
ャネルの端部付近の不純物イオンの濃度を、前記チャネ
ルの中央部の不純物イオンの濃度と同等あるいはそれ以
上にしたことを特徴とする半導体装置。 - 【請求項８】基板面に略直交する方向に、互いに距離を
隔てて形成された複数の素子分離領域と、 前記素子分離領域の間の基板上にゲート酸化膜を介して
形成されたゲート電極と、を備え、 基板内への不純物イオンの注入により、前記ゲート電極
直下の基板表面付近にチャネルが形成された半導体装置
において、前記素子分離領域は、 基板上に形成された研磨停止膜の一部に、素子分離用の
素子分離溝を互いに距離を隔てて複数形成した後、前記
素子分離溝の内部を含めて基板上面を絶縁材料で覆い、
前記前記研磨停止膜が表面に露出するまで、基板上面を
化学機械的研磨法により研磨した後に前記研磨停止膜を
エッチングにより除去して形成され、 前記チャネルは、 基板上面のうち、素子形成領域となる部分に酸化膜を形
成し、基板の上面付近に不純物イオンがとどまるよう
に、基板面の法線方向とは異なる方向から前記酸化膜を
介して前記素子形成領域に不純物イオンを注入した後に
前記酸化膜を除去し、前記素子形成領域の端部における
基板上面付近の不純物濃度が、前記素子形成領域の中央
部における基板上面付近の不純物濃度と同等あるいはそ
れ以上になるように、基板面の法線方向から前記素子形
成領域に不純物イオンを注入して形成されることを特徴
とする半導体装置。 - 【請求項９】前記チャネルは、隣接する前記素子分離領
域の間の基板上面と、この基板上面に当接する前記素子
分離領域の側壁の一部とに沿って形成されることを特徴
とする請求項８に記載の半導体装置。 - 【請求項１０】前記ゲート酸化膜は、隣接する前記素子
分離領域の間の基板上面と、この基板上面に当接する前
記素子分離領域の側壁の一部とを覆うことを特徴とする
請求項８または９に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23594597A JPH1187697A (ja) | 1997-09-01 | 1997-09-01 | 半導体製造方法、半導体記憶装置の製造方法、および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23594597A JPH1187697A (ja) | 1997-09-01 | 1997-09-01 | 半導体製造方法、半導体記憶装置の製造方法、および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187697A true JPH1187697A (ja) | 1999-03-30 |
Family
ID=16993555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23594597A Pending JPH1187697A (ja) | 1997-09-01 | 1997-09-01 | 半導体製造方法、半導体記憶装置の製造方法、および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1187697A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1128427A2 (en) * | 2000-02-23 | 2001-08-29 | Infineon Technologies North America Corp. | Manufacturing semiconductor devices |
| JP2002343964A (ja) * | 2001-05-18 | 2002-11-29 | Denso Corp | 半導体装置及びその製造方法 |
| JP2004274031A (ja) * | 2003-03-11 | 2004-09-30 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2006253623A (ja) * | 2005-03-10 | 2006-09-21 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| KR100781429B1 (ko) | 2005-06-09 | 2007-12-03 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| JP2011071325A (ja) * | 2009-09-25 | 2011-04-07 | Seiko Instruments Inc | 半導体装置 |
-
1997
- 1997-09-01 JP JP23594597A patent/JPH1187697A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1128427A2 (en) * | 2000-02-23 | 2001-08-29 | Infineon Technologies North America Corp. | Manufacturing semiconductor devices |
| EP1128427A3 (en) * | 2000-02-23 | 2004-10-13 | Infineon Technologies North America Corp. | Manufacturing semiconductor devices |
| JP2002343964A (ja) * | 2001-05-18 | 2002-11-29 | Denso Corp | 半導体装置及びその製造方法 |
| JP2004274031A (ja) * | 2003-03-11 | 2004-09-30 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| DE10359346B4 (de) * | 2003-03-11 | 2012-01-26 | Hynix Semiconductor Inc. | Verfahren zum Herstellen eines Halbleiterbauelements |
| JP2006253623A (ja) * | 2005-03-10 | 2006-09-21 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| KR100781429B1 (ko) | 2005-06-09 | 2007-12-03 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| US7560757B2 (en) | 2005-06-09 | 2009-07-14 | Kabushiki Kaisha Toshiba | Semiconductor device with a structure suitable for miniaturization |
| JP2011071325A (ja) * | 2009-09-25 | 2011-04-07 | Seiko Instruments Inc | 半導体装置 |
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