KR100487045B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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Abstract

본 발명은 채널 스톱 주입층이 활성영역에 형성되는 것을 방지하여, 트랜지스터 특성의 저하를 방지한 반도체장치의 제조방법을 제공한다. PMOS 트랜지스터가 형성되는 영역 PR의 상부가 개구부가 되도록 레지스트 마스크 RM12를 형성한다. 그리고, 부분 분리산화막 PT11을 통과하여 SOI층(3) 내에서 불순물 프로파일의 피크가 형성되는 에너지로 채널 스톱주입을 행하고, 부분 분리산화막 PT11 하부의 SOI층(3) 내, 즉 분리영역에 채널 스톱층 N1을 형성한다. 여기서, 주입되는 불순물은 N형의 불순물이며, 인을 사용하면 그 주입에너지는 예를 들어 60∼120 keV로 하고, 채널 스톱층 N1의 농도는 1×1017∼1×1019/cm3으로 한다. 이 때, 활성영역 AR에 대응하는 SOI층(3) 내에서는 채널 스톱주입 불순물은 정지하지 않는다.

Description

반도체장치의 제조방법{ METHOD OF FABRICATING SEMICONDUCTOR DEVICE }
본 발명은 반도체장치에 관한 것으로, 특히, 트렌치 분리산화막을 갖는 반도체장치의 제조방법에 관한 것이다.
실리콘 기판 상에 매립산화막 및 SOI(Silicon On Insulator)층이 배치된 SOI 기판에 형성되는 SOI 구조의 반도체장치(이후, SOI 디바이스라 칭함)는, 기생용량을 줄일 수 있고 동작이 빠르며 전력의 소비가 적다는 특징을 갖고 휴대기기 등에 사용되고 있다.
또한, 실리콘 기판 상에 직접 형성되는 벌크 디바이스도, 미세화기술, 고집적화기술의 진척이 두드러지고, 그 개발속도는 계속 빨라지고 있다.
디바이스 기술이 진척됨에 따라 채널불순물이나 소스·드레인 불순물의 농도는 높아지고, 게다가 급준한 불순물 프로파일이 요구되는 경향이 있다. 이 때문에, 불순물주입 후의 열처리는 저온에서 단시간에 행하는 경향이 있다.
한편으로는, 실리콘층 내에 트렌치를 설치하여, 해당 트렌치 내에 절연물을 매립함으로써 형성된 트렌치 분리구조를 갖는 디바이스에서는, 그 분리구조를 형성하는 데에 고온으로 장시간의 열처리가 필수로 되고 있다.
여기서, SOI 디바이스의 일례로서, 도 92에 트렌치 분리에 의해 MOS 트랜지스터 사이를 전기적으로 분리한 SOI 디비이스(70)의 부분 단면구성을 나타낸다.
도 92에 있어서, 실리콘기판(101)상에 매립산화막(102) 및 SOI층(103)이 배치된 SOI기판에서, SOI층(103) 상에는 N채널형 MOS 트랜지스터(NMOS 트랜지스터) NM1 및 P채널형 MOS 트랜지스터(PMOS 트랜지스터) PM1이 배치되고, 양자의 사이는 분리산화막(104)에 의해서 전기적으로 완전히 분리되어 있다. 이때, 분리산화막(104)은 NMOS 트랜지스터 NM1 및 PMOS 트랜지스터 PM1을 둘러싸도록 배치되어 있다.
NMOS 트랜지스터 NM1 및 PMOS 트랜지스터 PM1은, SOI층(103) 중에 형성되는 소스·드레인영역 SD, 채널형성영역 CH, 채널형성영역 CH 상에 형성되는 게이트산화막 GO, 게이트산화막 GO 상에 형성되는 게이트전극 GT 및, 게이트전극 GT의 측면을 덮는 측벽 산화막 SW으로 구성된다.
이와 같이 SOI 디바이스(70)에서는 NMOS 트랜지스터 NM1 및 PMOS 트랜지스터 PM1은, SOI 층(103) 내에서 분리산화막(104)에 의해 서로 독립되어 있을 뿐 아니라, 다른 반도체소자로부터도 완전히 분리되어 있기 때문에, 양 트랜지스터에서는 래치업이 원리적으로 발생하지 않는 구조를 나타내고 있다.
따라서, CMOS트랜지스터를 갖는 SOI 디바이스를 제조하는 경우에는, 미세가공기술로 결정되는 최소분리폭을 사용할 수 있는 칩 면적을 축소할 수 있는 이점이 있었다. 그러나, 충돌전리현상에 의해 발생하는 캐리어(NMOS에서는 홀)가 채널형성영역에 머무르고, 이로 인해 킹크(kink)가 발생하여 동작내압이 열화하거나, 또는 채널형성영역의 전위가 안정되지 않기 때문에 지연시간의 주파수 의존성이 발생하는 등의 기판부유효과에 의해 생기는 여러 가지 문제점이 있었다.
그래서 고안된 것이 부분 트렌치 분리구조이다. 도 93에, 부분 트렌치 분리구조(PTI) 구조를 갖는 SOI 디바이스(80)의 부분단면구성을 나타낸다.
도 93에 있어서 SOI층(103) 상에 NMOS트랜지스터 NM1 및 PMOS트랜지스터 PM1이 배치되고, 양자의 사이는 그 하부에 웰영역 WR이 배치된 부분 분리산화막(105)에 의해 분리되어 있다. 또한, 부분 분리산화막(105)은 NMOS 트랜지스터 NM1 및 PMOS트랜지스터 PM1을 둘러싸도록 배치되어 있다.
여기서, 부분 분리산화막(105)에 대해서 SOI 디바이스(80)에서의 분리산화막(104)처럼, 매립산화막(102)에 달하는 트렌치 산화막으로 소자간을 전기적으로 완전히 분리하는 구조를 풀 트렌치 분리구조(FTI구조)라고 부르고, 그 산화막을 완전 분리산화막이라 부른다.
이와 같이 NMOS트랜지스터 NM1 및 PMOS트랜지스터 PM1은, 부분 분리산화막(105)에 의해 분리되지만, 부분 분리산화막(105) 하부의 웰영역 WR을 통해서 캐리어의 이동이 가능하고, 캐리어가 채널형성영역에 머무는 것을 방지할 수 있으며, 또 웰영역 WR을 통해서 채널형성영역의 전위를 고정시킬 수가 있기 때문에 기판 부유효과에 따른 여러 가지 문제가 발생하지 않는 이점이 있었다.
또한, MOS 트랜지스터의 신뢰성을 더욱 향상시킨 PTI구조의 SOI디바이스로서 이하에 설명하는 MOS 트랜지스터(90)를 들 수 있다. 이하, 도 94∼도 101을 이용해서 MOS 트랜지스터(90)의 제조방법을 설명한다. 이때, MOS 트랜지스터(90)의 구성은 최종공정을 설명하는 도 101에 나타낸다.
우선, 도 94에 나타낸 것처럼, 산소이온 주입에 의해 매립산화막(102)을 형성하는 SIMOX법이나 접합법 등에 의해 실리콘기판(101), 매립산화막(102) 및 SOI층(103)으로 구성되는 SOI기판을 준비한다.
그리고, SOI기판 상에 CVD법 또는 열산화에 의해 10∼30nm(100∼300Å)의 산화막(106)을 형성한 뒤, 그 위에 두께 30∼200nm(30O∼200OÅ)의 질화막(107)을 형성한다. 이어서, 질화막(107)상에 패터닝에 의해 레지스트 마스크 RM1을 형성한다. 레지스트 마스크 RM1은, 트렌치를 형성하기 위한 개구부를 갖고 있다.
이어서, 레지스트 마스크 RM1을 마스크로 해서 질화막(107), 산화막(106) 및 SOI층(103)을 에칭에 의해 패터닝하여, 도 95에 나타낸 것처럼 SOI층(103)에 부분트렌치 TR를 형성한다. 이 에칭에서는, SOI층(103)을 완전히 에칭하여 매립산화막(102)을 노출시키는 것이 아니라, 트렌치의 저부에 소정두께의 SOI층(103)이 남도록 에칭조건을 조정한다.
이때, 부분 트렌치 TR는 소정의 폭으로 실리콘기판(101)에 대하여 거의 수직방향으로 연장되어 형성되기 때문에 집적도를 손상시키는 일 없이 미세화를 유지한 소자분리를 행할 수 있다.
다음에, 도 96에 나타낸 공정에서, 두께 500nm(5000Å)정도의 산화막을 퇴적하여, CMP(Chemical Mechanical Polishing)처리에 의해 질화막(107)의 일부분까지 연마하고, 다음에, 질화막(107) 및 산화막(106)의 제거를 행함으로써 부분 분리산화막(105)을 형성한다. 여기서, 도 96에서, 부분 분리산화막(105)으로부터 좌측의 영역은, 한계치전압이 낮은 트랜지스터를 형성하는 제1 영역 R1로 하고, 부분 분리산화막(105)으로부터 우측의 영역은 일반적인 한계치 전압을 가지며, 또한 신뢰성이 높은 트랜지스터를 형성하는 제2 영역 R2로 한다.
다음에, 도 97에 나타낸 공정에서 SOI층(103) 상에 전역에 걸쳐 산화막 OX101을 형성한다. 산화막 OX101의 두께는 1∼4nm(10∼40Å)이다. 다음에, 제2 영역 R2 위를 덮도록 레지스트 마스크 RM2를 형성하고, 산화막 OX101을 통해 제1 영역 R1의 SOI층(103) 내에 반도체 불순물을 이온주입에 의해 도입한다. 이 경우의 주입조건은 한계치전압이 낮은 트랜지스터를 형성하기 위한 조건으로, 예를 들면 NMOS 트랜지스터를 형성한다면, 붕소(B)이온을 에너지 5∼40 keV, 도우즈량 1 ×1011∼3×1011/cm2으로 주입한다. 또한, 이에 앞서, 붕소이온을 에너지 30∼100 keV, 도우즈량 1×1012∼1×1014/cm2으로 주입함으로써 웰영역을 형성하는 공정을 갖고 있다.
다음에, 도 98에 나타낸 공정에서는 제1 영역 R1 위를 덮도록 레지스트 마스크 RM3을 형성하고, 산화막 OX101을 통해 제2 영역 R2의 SOI층(103) 내에 반도체불순물을 이온주입에 의해 도입한다. 이 경우의 주입조건은 일반적인 한계치전압의 트랜지스터를 형성하기 위한 조건으로, 예를 들면 NMOS 트랜지스터를 형성하는 것이면, 붕소(B)이온을 에너지 5∼40 keV, 도우즈량 3×1011∼5×1011/cm2이다.
다음에, 도 99에 나타낸 공정에 있어서, 제2 영역 R2상을 덮도록 레지스트 마스크 RM4를 형성하고, 제1 영역 R1의 산화막 OX101을 제거한다.
레지스트 마스크 RM4를 제거한 뒤, 도 100에 나타낸 공정에서 전역에 걸쳐 산화막을 형성한다. 이 때, 영역 R1에서는 두께는 2∼4 nm(20∼40Å)의 산화막 OX102가 형성되고, 영역 R2에서는 산화막 OX101의 두께가 늘어 산화막 OX103이 된다. 다음에, 전역에 걸쳐, 게이트전극이 되는 다결정실리콘층(이하, 폴리실리콘층이라 칭함) PS1을 형성한다.
이어서, 도 101에 나타낸 공정에서, 폴리실리콘층 PS1, 산화막 OX102 및 OX103을 패터닝하고, 게이트전극 GT1 및 GT2, 게이트산화막 GO1 및 GO2를 형성하며, 측벽산화막 SW을 형성하고, 소스·드레인층 SD의 형성에 의해 NMOS 트랜지스터 NM3 및 NM4를 형성한다. 이때, 부분 분리산화막(105)의 하부는 웰영역 WR로 되어 있다.
이때, NMOS 트랜지스터 NM3 및 NM4 상에는 층간절연막이 형성되고, 층간절연막을 관통하여 소스·드레인층 SD에 이르는 복수의 콘택홀이 형성되어 SOI 디바이스(90)를 구성하지만, 그것들에 대해서는 도시를 생략한다.
이상 설명한 것처럼, PTI 구조의 SOI 디바이스는, 기판부유효과에 의한 여러 가지 문제를 해소할 수 있는 디바이스로서 널리 이용되고 있지만, 부분 분리산화막 하부의 웰영역은, 산화막 형성시의 분리현상에 의해 불순물 농도가 저하하여 도전형이 반전하는 경우가 있다. 이것을 방지하기 위해 웰영역과 같은 도전형의 불순물을 주입하는 채널 스톱주입을 행한다. 그러나, 앞서 설명한 것처럼, 트렌치 분리구조를 형성할 때는, 고온으로 장시간의 열처리가 필수적이기 때문에, 트렌치 분리구조를 형성하기 전에 채널 스톱 주입을 행하더라도, 그 후의 열처리에 의해 불순물이 확산하여 프로파일이 흐트러져서 소기의 효과를 얻지 못할 가능성이 있다.
이것을 해소하는 방법으로서는, 트렌치 분리구조의 형성 후에 불순물을 주입하는 방법을 들 수 있지만, 그 경우에는, 트렌치 분리산화막의 하부에만 고농도의 불순물을 주입하기가 어렵다고 하는 문제가 생긴다.
즉, 도 102에 나타낸 것처럼, SOI층(103)의 표면 내에 부분 분리산화막(105)을 형성한 뒤, 부분 분리산화막(105)의 상부로부터 이온주입을 행하여, 부분 분리산화막(105)의 하부에 불순물을 주입하는 경우, MOS 트랜지스터 등의 반도체소자를 형성하는 활성영역 AR에도 고농도의 불순물이 도입되어 불순물층 XL이 형성된다.
이것은, 부분 분리산화막(105)의, SOI층(103)의 주표면으로부터 돌출하는 부분의 높이 L로 규정되는 분리단차가 낮기(예를 들면 20nm) 때문이고, 부분 분리산화막(105)을 통과하여, 그 하부의 웰영역에 불순물 프로파일의 피크가 형성되는 에너지로 주입을 하면, 활성영역 AR 안에서도 고농도의 불순물층 XL이 형성되게 된다. 이 불순물층 XL의 도전형은 소스·드레인층과는 반대이다.
그 결과, MOS 트랜지스터의 한계치 조정이 어렵게 되거나, MOS 트랜지스터의 소스·드레인층 또는 소스·드레인층의 PN 접합부의 주위에 형성되는 공핍층을 매립 산화막(102)까지 도달시키는 것이 곤란해진다.
도 103에는, 활성영역 AR에 MOS 트랜지스터를 형성한 구성을 나타내고 있고, 소스·드레인영역 SD는 불순물층 XL의 존재에 의해, 소스·드레인 불순물이 상쇄되며, 매립산화막(102)까지 도달하지 않는다. 또한, 소스·드레인층의 PN접합의 주위에 형성되는 공핍층도 불순물층 XL의 존재에 의해 매립산화막(102)까지 도달하지 못한다.
한편, 부분 분리산화막(105)의 분리단차를 크게 하면, 활성영역 AR에 고농도의 불순물층 XL이 형성되지 않도록 할 수 있으나, 반도체장치의 미세화 관점에서는 분리단차는 20nm 이하로 하는 것이 바람직하다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위해서 이루어진 것으로, 채널 스톱 주입층이 활성영역에 형성되는 것을 방지하여, 트랜지스터 특성의 저하를 방지한 반도체장치의 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 제1 국면에 기재된 반도체장치의 제조방법은, 반도체층 상에 MOS 트랜지스터를 적어도 1종류 이상 구비하고, 상기 MOS 트랜지스터의 형성영역이 되는 활성영역을 적어도 1이상 규정함과 동시에, 상기 MOS 트랜지스터를 전기적으로 분리하는 트렌치 분리산화막을 구비한 반도체장치의 제조방법에 있어서, 상기 반도체층 상에 상기 트렌치 분리산화막 형성을 위한 보조막을 형성하는 공정(a)과, 상기 보조막을 관통함과 동시에, 상기 반도체층의 소정깊이에 이르는 트렌치를 형성하는 공정(b)과, 상기 트렌치 내에 산화막을 매립하여 상기 트렌치 분리산화막으로 한 뒤, 상기 활성영역상의 상기 보조막을 소정두께 제거하고, 상기 트렌치 분리산화막이 상기 보조막의 주표면으로부터 돌출된 상태로 하는 공정(c)과, 상기 공정(c) 뒤에, 상기 트렌치 분리산화막을 통과하여, 그 하부의 상기 반도체층내에서 프로파일의 피크가 형성되는 에너지로, 상기 MOS 트랜지스터의 소스·드레인층과는 다른 도전형의 불순물 이온주입을 하여, 상기 트렌치 분리산화막 하부의 상기 반도체층 내에 채널 스톱층을 형성하는 공정(d)과, 상기 채널 스톱층 형성 후에 상기 트렌치 분리산화막의 두께를 줄이는 공정(e)을 구비하고 있다.
본 발명에 따른 제2 국면에 기재된 반도체장치의 제조방법은, 상기 공정(a)이, 상기 보조막을 다층막으로 형성하는 공정을 포함하고, 상기 다층막은, 상기 반도체층측으로부터 순차로 제1 산화막, 제1 폴리실리콘막, 제2 폴리실리콘막 및 마스크용 질화막을 구비하고, 상기 공정(c)은 상기 활성영역상의 상기 보조막 중, 상기 마스크용 질화막 및 상기 제2 폴리실리콘막을 제거하는 공정을 포함하고 있다.
본 발명에 따른 제3 국면에 기재된 반도체장치의 제조방법은, 상기 공정(a)이, 상기 제2 폴리실리콘막을, 상기 제1 폴리실리콘막보다도 두껍게 형성하는 공정을 포함하고 있다.
본 발명에 따른 제4 국면에 기재된 반도체장치의 제조방법은, 상기 공정(a)이 상기 보조막을 다층막으로 형성하는 공정을 포함하고, 상기 다층막은, 상기 반도체층측으로부터 순차로, 제1 산화막, 제1 폴리실리콘막 및 마스크용 질화막을 구비하며, 상기 공정(c)은, 상기 활성영역상의 상기 보조막 중, 상기 마스크용 질화막을 완전히 제거하는 공정과, 상기 제1 폴리실리콘막을 소정두께 제거하는 공정을 포함하고 있다.
본 발명에 따른 제5 국면에 기재된 반도체장치의 제조방법은, 상기 공정(e)이, 상기 보조막의 주표면으로부터 돌출한 상태의 상기 트렌치 분리산화막 표면 및 상기 제1 폴리실리콘막의 표면을 제2 산화막으로 피복한 뒤, 상기 제2 산화막과 함께 상기 트렌치 분리산화막을 드라이에칭으로 제거하는 공정을 포함하고 있다.
본 발명에 따른 제6 국면에 기재된 반도체장치의 제조방법은, 상기 공정(e)이, 상기 보조막의 주표면으로부터 돌출한 상태의 상기 트렌치 분리산화막상 및 상기 제1 폴리실리콘막상을 제2 산화막으로 덮은 뒤, 상기 제2 산화막과 함께 상기 트렌치 분리산화막을 웨트에칭으로 제거하는 공정을 포함하고 있다.
본 발명에 따른 제7 국면에 기재된 반도체장치의 제조방법은, 상기 공정(e)이, 상기 보조막의 주표면으로부터 돌출한 상태의 상기 트렌치 분리산화막상 및 상기 제1 폴리실리콘막상을 제2 산화막으로 덮는 공정과, 상기 제2 산화막의 막두께를 드라이 에칭에 의해 줄여서, 상기 트렌치 분리산화막의 측면에 산화막의 측벽 스페이서를 형성한 뒤, 상기 측벽 스페이서와 함께 상기 트렌치 분리산화막을 웨트에칭으로 제거하는 공정을 포함하고 있다.
본 발명에 따른 제8 국면에 기재된 반도체장치의 제조방법은, 상기 공정(e)이, 상기 보조막의 주표면으로부터 돌출한 상태의 상기 트렌치 분리산화막의 측면에 질화막의 측벽 스페이서를 형성하는 공정과, 상기 측벽 스페이서에 둘러싸인 상기 트렌치 분리산화막을 웨트에칭으로 제거하는 공정을 포함하고 있다.
본 발명에 따른 제9 국면에 기재된 반도체장치의 제조방법은, 상기 (d)가 상기 불순물을 경사방향으로부터 주입하는 공정을 포함하고 있다.
본 발명에 따른 제10 국면에 기재된 반도체장치의 제조방법은, 상기 공정(a)이, 상기 보조막을 다층막으로 형성하는 공정을 포함하고, 상기 다층막은, 상기 반도체층측으로부터 순차로, 제1 산화막, 제1 폴리실리콘막, 제2 산화막 및 마스크용 질화막을 구비하고, 상기 공정(c)은, 상기 활성영역상의 상기 보조막중, 상기 마스크용 질화막을 제거하는 공정을 포함하고 있다.
본 발명에 따른 제11 국면에 기재된 반도체장치의 제조방법은, 반도체층 상에 MOS 트랜지스터를 적어도 1종류 이상 구비하고, 상기 MOS 트랜지스터의 형성영역이 되는 활성영역을 적어도 1이상 규정함과 동시에, 상기 MOS 트랜지스터를 전기적으로 분리하는 트렌치 분리산화막을 구비한 반도체장치의 제조방법에 있어서, 상기 반도체층 상에 상기 트렌치 분리산화막 형성을 위한 보조막을 형성하는 공정(a)과, 상기 보조막을 관통함과 동시에, 상기 반도체층의 소정깊이에 이르는 트렌치를 형성하는 공정(b)과, 상기 트렌치 내에 산화막을 매립하여 상기 트렌치 분리산화막으로 한 뒤, 상기 트렌치 분리산화막을 소정두께가 될 때까지 제거하는 공정(c)과, 상기 공정(c) 뒤에, 상기 활성영역 상에 상기 보조막을 남긴 상태에서 상기 트렌치 분리산화막을 통과하여, 그 하부의 상기 반도체층내에서 프로파일의 피크가 형성되는 에너지로, 상기 MOS 트랜지스터의 소스·드레인층과는 다른 도전형의 불순물 이온주입을 행하고, 상기 트렌치 분리산화막 하부의 상기 반도체층 내에 채널 스톱층을 형성하는 공정(d)과, 상기 채널 스톱층 형성 후, 상기 트렌치 분리산화막의 두께를 더 줄이는 공정(e)을 구비하고 있다.
본 발명에 따른 제12 국면에 기재된 반도체장치의 제조방법은, 상기 공정(a)이 상기 보조막을 다층막으로 형성하는 공정을 포함하고, 상기 다층막은, 상기 반도체층측으로부터 순차로, 제1 산화막, 제1 폴리실리콘막 및 마스크용 질화막을 구비하고 있다.
본 발명에 따른 제13 국면에 기재된 반도체장치의 제조방법은, 상기 공정(a)이 상기 마스크용 질화막을 제1 폴리실리콘막보다도 두껍게 형성하는 공정을 포함하고 있다.
본 발명에 따른 제14 국면에 기재된 반도체장치의 제조방법은, 상기 공정(c)이, 상기 트렌치내에 매립한 상기 산화막에 불순물을 도입한 뒤, 상기 트렌치내에 매립된 상기 산화막을 웨트에칭에 의해 제거하는 공정(c-1)을 포함하고 있다.
본 발명에 따른 제15 국면에 기재된 반도체장치의 제조방법은, 상기 공정(c-1)이, 주입 범위가 100∼200nm이 되는 에너지로 도우즈량이 4×1014/cm2이상이 되도록, 상기 불순물을 이온주입에 의해 도입하는 공정을 포함하고 있다.
본 발명에 따른 제16 국면에 기재된 반도체장치의 제조방법은, 상기 공정(c) 뒤에, 상기 공정(d)에 앞서, 상기 트렌치의 내벽면에 질화막의 측벽 스페이서를 형성하는 공정을 더 구비하고, 상기 공정(d)은, 상기 측벽 스페이서를 형성한 상태에서, 상기 불순물의 이온주입을 행하는 공정을 포함하고 있다.
본 발명에 따른 제17 국면에 기재된 반도체장치의 제조방법은, 반도체층 상에 MOS 트랜지스터를 적어도 1종류 이상 구비하고, 상기 MOS 트랜지스터의 형성영역이 되는 활성영역을 적어도 1이상 규정함과 동시에, 상기 MOS 트랜지스터를 전기적으로 분리하는 트렌치 분리산화막을 구비한 반도체장치의 제조방법에 있어서, 상기 반도체층 상에 상기 트렌치 분리산화막 형성을 위한 보조막을 형성하는 공정(a)과, 상기 보조막을 관통함과 동시에, 상기 반도체층의 소정깊이에 이르는 트렌치를 형성하는 공정(b)과, 상기 트렌치의 저부의 상기 반도체층내에서 프로파일의 피크가 형성되는 에너지에서, 상기 MOS 트랜지스터의 소스·드레인층과는 다른 도전형의 불순물 이온주입을 행하여, 상기 트렌치 저부의 상기 반도체층내에 채널 스톱층을 형성하는 공정(c)과, 상기 채널 스톱층을 형성한 후, 상기 트렌치 내에 산화막을 매립하여 상기 트렌치 분리산화막을 형성하는 공정(d) 구비하고 있다.
본 발명에 따른 제18 국면에 기재된 반도체장치의 제조방법은, 상기 공정(b)이, 상기 트렌치 내벽을 열산화하여 내벽 산화막을 형성하는 공정을 포함하고, 상기 공정(c)은, 상기 내벽 산화막을 형성한 상태에서, 상기 불순물의 이온주입을 행하는 공정을 포함하고 있다.
본 발명에 따른 제19 국면에 기재된 반도체장치의 제조방법은, 상기 공정(b)을 한 뒤, 상기 공정(c)에 앞서 상기 트렌치의 내벽에 내벽 질화막 또는 내벽 산질화막을 형성하는 공정을 더 구비하고, 상기 공정(c)이, 상기 내벽 질화막 또는 상기 내벽 산질화막을 형성한 상태에서, 상기 불순물의 이온주입을 행하는 공정을 포함하고 있다.
본 발명에 따른 제20 국면에 기재된 반도체장치의 제조방법은, 상기 공정(b) 뒤에, 상기 공정(c)에 앞서, 상기 트렌치의 내벽측면에 산화막의 측벽 스페이서를 형성하는 공정을 더 구비하고, 상기 공정(c)은, 상기 측벽 스페이서를 형성한 상태에서, 상기 불순물의 이온주입을 행하는 공정(c-1)을 포함하고 있다.
본 발명에 따른 제21 국면에 기재된 반도체장치의 제조방법은, 상기 공정(c-1)이, 상기 측벽 스페이서를 형성한 뒤, 상기 불순물의 이온주입을 행하기 전에, 상기 트렌치의 내벽에 내벽 산화막을 형성하는 공정을 포함하고 있다.
본 발명에 따른 제22 국면에 기재된 반도체장치의 제조방법은, 상기 공정(b)이 상기 트렌치의 내벽을 열산화하여 내벽 산화막을 형성하는 공정을 포함하고, 상기 측벽 스페이서는 내벽 산화막의 위에 형성되어 있다.
본 발명에 따른 제23 국면에 기재된 반도체장치의 제조방법은, 상기 공정(b)이, 상기 트렌치의 내벽을 열산화하여 내벽 산화막을 형성하는 공정(b-1)을 포함하고, 상기 공정(b) 후에, 상기 공정(c)에 앞서, 상기 트렌치의 내벽측면에 질화막의 측벽 스페이서를 형성하는 공정을 더 구비하고, 상기 공정(c)은, 상기 측벽 스페이서를 형성한 상태에서 상기 불순물 이온주입을 행하는 공정을 포함하며, 상기 공정(d)은, 상기 트렌치 내에 상기 측벽 스페이서를 남긴 상태에서 상기 산화막을 매립하는 공정을 포함하고 있다.
본 발명에 따른 제24 국면에 기재된 반도체장치의 제조방법은, 상기 공정(b)이, 상기 공정(b-1) 뒤에, 상기 트렌치의 내벽 및 상기 보조막의 주표면 전체면에 보호산화막을 형성하는 공정(b-2)을 더 포함하고, 상기 측벽 스페이서는, 상기 보호산화막의 위에 형성되어 있다.
본 발명에 따른 제25 국면에 기재된 반도체장치의 제조방법은, 상기 반도체층이 결정성을 갖고, 제1 국면 및 제11 국면에서는 상기 공정(e) 뒤에, 제17 국면에서는 상기 공정(d)의 뒤에, 상기 반도체층에 대한 이온주입에 있어서, 주입이온이 채널링을 일으키는 각도에서, 상기 MOS 트랜지스터의 상기 소스·드레인층의 불순물 이온주입을 행하는 공정을 더 구비하고 있다.
본 발명에 따른 제26 국면에 기재된 반도체장치의 제조방법은, 결정성을 가지는 반도체층 상에서 MOS 트랜지스터의 형성영역이 되는 활성영역을 규정함과 동시에, 상기 MOS 트랜지스터를 전기적으로 분리하는 트렌치 분리산화막을 구비한 반도체장치의 제조방법에 있어서, 상기 반도체층의 주표면 표면내에 상기 트렌치 분리산화막을 형성하는 공정(a)과, 상기 반도체층에 대한 이온주입에 있어서, 주입이온이 채널링을 일으키는 각도에서, 상기 MOS 트랜지스터의 소스·드레인층과는 다른 도전형의 불순물의 이온주입을 행하고, 상기 트렌치 분리산화막 하부의 상기 반도체층 내에 채널 스톱층을 형성하는 공정(b)을 구비하며, 상기 불순물의 주입을, 상기 트렌치 분리산화막을 통과하여, 그 하부의 상기 반도체층 내에서 프로파일의 피크가 형성되는 에너지로 행한다.
본 발명에 따른 제27 국면에 기재된 반도체장치의 제조방법은, 채널링을 일으키는 상기 각도가, 상기 반도체층의 주표면의 법선에 대하여 0도 또는 45도를 이루는 각도이다.
본 발명에 따른 제28 국면에 기재된 반도체장치의 제조방법은, 상기 활성영역이, 비교적 게이트전압이 높은 고전압 MOS 트랜지스터를 형성하는 고전압영역과, 비교적 게이트전압이 낮은 저전압 MOS 트랜지스터를 형성하는 저전압영역과 구분되고, 상기 저전압 MOS 트랜지스터의 한계치 조정을 위한 불순물의 도우즈량은, 상기 고전압 MOS 트랜지스터의 한계치 조정을 위한 불순물의 도우즈량보다도 높게, 상기 고전압 MOS 트랜지스터의 한계치 조정을 위한 상기 불순물의 이온주입을 행하는 제1 이온주입 공정과, 상기 저전압 MOS 트랜지스터의 한계치 조정을 위한 상기 불순물의 이온주입을 행하는 제2 이온주입공정을 더 구비하고, 상기 제1 이온주입공정이 상기 저전압영역에서도 실행된다.
본 발명에 따른 제29 국면에 기재된 반도체장치의 제조방법은, 상기 활성영역이 비교적 게이트전압이 높은 고전압 MOS 트랜지스터를 형성하는 고전압영역과, 비교적 게이트전압이 낮은 저전압 MOS 트랜지스터를 형성하는 저전압영역을 갖고, 상기 고전압 MOS 트랜지스터의 한계치 조정을 위한 불순물의 도우즈량은, 상기 저전압 MOS 트랜지스터의 한계치 조정을 위한 불순물의 도우즈량보다도 높게, 상기 저전압 MOS 트랜지스터의 한계치 조정을 위한 상기 불순물의 이온주입을 행하는 제1 이온주입공정과, 상기 고전압 MOS 트랜지스터의 한계치 조정을 위한 상기 불순물의 이온주입을 행하는 제2 이온주입공정을 더 구비하며, 상기 제1 이온주입공정은, 상기 고전압영역에서도 실행된다.
본 발명에 따른 제30 국면에 기재된 반도체장치의 제조방법은, 상기 트렌치 분리산화막이 P형 불순물을 포함하고 있다.
본 발명에 따른 제31 국면에 기재된 반도체장치의 제조방법은, 상기 반도체층이 실리콘 기판, 해당 실리콘 기판 상에 배치된 매립산화막 및 해당 매립산화막 상에 배치된 SOI층을 갖는 SOI기판의 상기 SOI층에 상당하고, 상기 트렌치 분리산화막은 그 저부와 상기 매립 산화막과의 사이에 상기 SOI층을 갖는 부분 분리산화막이다.
본 발명에 따른 제32 국면에 기재된 반도체장치의 제조방법은, 반도체층 상에서 MOS 트랜지스터의 형성영역이 되는 활성영역을 규정함과 동시에, 상기 MOS 트랜지스터를 전기적으로 분리하는 트렌치 분리산화막을 구비한 반도체장치의 제조방법에 있어서, 상기 반도체층의 주표면 표면내에, 상기 트렌치 분리산화막을 형성하는 공정(a)과, 상기 트렌치 분리산화막 하부의 상기 반도체층내에 채널 스톱층을 형성하는 공정(b)과, 상기 활성영역 상에, 상기 MOS 트랜지스터를 형성하는 공정(c)과, 적어도 상기 MOS 트랜지스터의 게이트전극상 및 상기 활성영역상을 덮도록 질화막을 형성하는 공정(d)과, 상기 공정(d) 뒤에 열산화를 행하는 공정(e)을 구비하고 있다.
본 발명에 따른 제33 국면에 기재된 반도체장치의 제조방법은, 상기 질화막이 상기 트렌치 분리산화막 상부의 일부영역도 함께 덮고 있다.
본 발명에 따른 제34 국면에 기재된 반도체장치는, 반도체층 상에 배치된 MOS 트랜지스터와, 상기 반도체층 상에서 상기 MOS 트랜지스터의 형성영역이 되는 활성영역을 규정함과 동시에, 상기 MOS 트랜지스터를 전기적으로 분리하는 트렌치 분리산화막을 구비한 반도체장치에 있어서, 상기 트렌치 분리산화막은 상기 반도체층의 주표면 표면내에 설치된 트렌치의 내벽에 배치된 질화막 또는 산질화막과, 상기 질화막 또는 상기 산질화막으로 내벽이 덮인 상기 트렌치 내에 매립된 산화막과, 상기 MOS 트랜지스터 및 상기 트렌치 분리산화막 상에 배치된 층간절연막과, 상기 층간절연막을 관통하여 상기 활성영역에 도달함과 동시에, 상기 트렌치의 측벽에 배치된 상기 질화막 또는 상기 산질화막에 도달하는 콘택부를 구비하고 있다.
본 발명에 따른 제35 국면에 기재된 반도체장치는, 반도체층 상에 배치된 MOS 트랜지스터와, 상기 반도체층 상에서 상기 MOS 트랜지스터의 형성영역이 되는 활성영역을 규정함과 동시에, 상기 MOS 트랜지스터를 전기적으로 분리하는 트렌치 분리산화막을 구비한 반도체장치에 있어서, 상기 트렌치 분리산화막은, 상기 반도체층의 주표면 표면 내에 설치된 트렌치의 내벽에 배치된 산화막과, 상기 산화막보다도 내측에 배치되고, 상기 산화막으로 덮인 상기 트렌치의 측벽을 덮는 질화막 또는 산질화막과, 상기 질화막 또는 상기 산질화막으로 측벽이 덮인 상기 트렌치 내에 매립된 산화막과, 상기 MOS 트랜지스터 및 상기 트렌치 분리산화막 상에 배치된 층간절연막과, 상기 층간절연막을 관통하여 상기 활성영역 및 상기 트렌치 분리산화막 상에 도달하는 콘택부를 구비하며, 상기 콘택부는, 상기 트렌치의 측벽에 배치된 상기 질화막 또는 상기 산질화막에 의해서 상기 트렌치 내에 매립된 상기 산화막과는 거리를 두어져 있다.
본 발명에 따른 제36 국면에 기재된 반도체장치는, 실리콘기판, 해당 실리콘기판 상에 배치된 매립 산화막 및 해당 매립 산화막 상에 배치된 SOI층을 갖는 SOI기판 상에 배치된 MOS 트랜지스터와, 상기 SOI층 상에서 상기 MOS 트랜지스터의 형성영역이 되는 활성영역을 규정함과 동시에, 상기 MOS 트랜지스터를 전기적으로 분리하는 트렌치 분리산화막과, 상기 트렌치 분리산화막 하부의 상기 SOI층 내에 형성된 채널 스톱층과, 상기 활성영역에 대응하는 상기 SOI층 하부의 상기 매립 산화막 중의, 상기 SOI층과의 계면근방에 형성된 상기 채널 스톱층과 동일 도전형의 불순물층을 구비하고 있다.
[발명의 실시예]
<A.실시예 1>
<A-1.제조방법>
제조공정을 순차로 나타낸 단면도인 도 1∼도 13을 사용하여, 본 발명에 따른 실시예 1의 제조방법에 대해서 설명한다.
우선, 도 1에 나타낸 것처럼, 산소이온주입에 의해서 매립 산화막(2)을 형성하는 SIMOX법이나 접합법 등에 의해, 실리콘기판(1), 매립 산화막(2) 및 SOI층(3)으로 구성되는 SOI 기판을 준비한다. 또한, SOI 기판은 상기 이외의 방법으로 형성되어도 된다.
통상, SOI층(3)의 막두께는 50∼200nm, 매립 산화막(2)의 막두께는 100∼500nm이다. 그리고, SOI 기판 상에, CVD법(800℃ 정도의 온도조건) 또는 열산화(800∼1000℃의 온도조건)에 의해 두께 10∼30nm(100∼300Å)의 실리콘산화막(이후, 산화막이라 칭함)(4)을 형성한다.
그 다음에, 산화막(4)상에 CVD법에 의해, 두께 10∼100nm(100∼1000Å)의 다결정실리콘막(이후. 폴리실리콘막이라 칭함)(5)을 형성한다.
그리고, 폴리실리콘막 5상에 CVD법 또는 열산화에 의해 두께 10∼200nm(100∼2000Å)의 산화막(6)을 형성하고, 산화막(6)상에 CVD법에 의해, 두께 10∼300nm(100∼3000Å)의 폴리실리콘막 7을 형성한다.
또한, 폴리실리콘막(7) 상에, CVD법(700℃ 정도의 온도조건)에 의해 두께 30∼200nm(300∼2000Å)의 실리콘질화막(이후, 질화막이라 칭함)(8)을 형성한다. 이때, 산화막 4, 폴리실리콘막 5, 산화막 6, 폴리실리콘막 7 및 질화막 8은 나중에 형성되는 트렌치 분리산화막 형성을 위해 보조적으로 기능하기 때문에, 보조막이라 부르는 일도 있다.
다음에, 질화막(8)상에 트렌치 분리산화막의 형성위치에 대응하는 부분이 개구부가 된 레지스트 마스크를 패터닝하고, 질화막(8) 및 폴리실리콘막(7)을 드라이에칭 또는 웨트에칭에 의해 선택적으로 제거한다.
그 후, 도 2에 나타낸 것처럼, 패터닝된 질화막(8)을 에칭마스크로 하여서, 산화막 6, 폴리실리콘막(5), 산화막 4를 관통함과 동시에, SOI층(3)을 소정 깊이까지 에칭해서 트렌치 TR1을 형성한다. 이 에칭에서는, SOI층(3)을 완전히 에칭해서 매립 산화막(2)을 노출시키는 것은 아니고, 트렌치의 저부에 소정두께의 SOI층(3)이 남도록 에칭조건을 조정한다.
이때, 부분 트렌치 TR1은, 소정의 폭으로 실리콘 기판(1)에 대하여 거의 수직방향으로 연장되어 형성되기 때문에, 집적도를 손상시키지 않고 미세화를 유지한 소자분리를 행할 수 있다.
다음에, 도 3에 나타낸 공정에서, 트렌치 TR1의 내벽을 산화하여 산화막 OX1을 형성하고, 도 4에 나타낸 공정에서 트렌치 TR1내에 산화막 OX2를 매립한다.
이 산화막 OX2는, 예를 들면 HDP(High­Density­Plasma)- CVD법으로 형성하면 된다. HDP-CVD법은 일반적인 플라즈마 CVD보다도 1자리 수∼2자리 수 높은 밀도의 플라즈마를 사용하여, 스퍼터링과 디포지션을 동시에 행하면서 산화막을 퇴적하는 것으로, 막질이 양호한 산화막을 얻을 수 있다.
그 후, 산화막 OX2상에, MOS 트랜지스터 등의 반도체소자를 형성하는 활성영역에 대응하는 부분이 개구부인 레지스트 마스크 RM11을 패터닝하고, 레지스트 마스크 RM11의 개구패턴에 맞춰 산화막 OX2를 소정깊이까지 에칭한 뒤, 레지스트 마스크 RM11을 제거한다. 이러한 처리를 하는 이유는, 나중에 하는 CMP(Chemical Mechanical Polishing)처리에서 산화막 OX11을 제거하는데, 그 때에, 산화막 OX2가 균일하게 제거되도록 하기 위함이다.
그리고, CMP에 의해 산화막 OX2를 제거하여, 트렌치 TR1내에만 산화막 OX2를 남긴 뒤, 열인산으로 질화막(8)을 제거하고, 다시 폴리실리콘막(7)을 제거함으로써, 도 5에 나타낸 부분 분리산화막 PT11을 얻는다. 여기서, 폴리실리콘막(7)의 제거는 알칼리액, 예를 들면 KOH(수산화칼륨)용액 또는 암모니아와 과산화수소수의 혼합용액을 사용한 웨트에칭을 사용해도 되고, 산화막과의 선택성이 있는 드라이에칭을 사용해도 된다.
부분 분리산화막 PT11은, 산화막(6)의 주표면으로부터 돌출하고, 전체의 두께는 600nm(6000Å)정도이다. 이때, SOI층(3) 내에서의 두께를 100nm 정도라고 하면, 소위 분리단차는 500nm 정도가 된다.
다음에 도 6에 나타낸 공정에서, PMOS 트랜지스터가 형성되는 영역 PR의 상부가 개구부가 되도록 레지스트 마스크 RM12를 형성한다. 그리고, 부분 분리산화막 PT11을 통과하여 SOI층(3) 내에서 불순물 프로파일의 피크가 형성되는 에너지에서 채널 스톱 주입을 행하고, 부분 분리산화막 PT11 하부의 SOI층(3) 내, 즉 분리영역에 채널 스톱층 N1을 형성한다.
여기서, 주입되는 불순물은 N형 불순물로, 인(P)을 사용한다면 그 주입에너지는, 예를 들면 60∼120 keV로 하고, 채널 스톱층 N1의 농도는 1×1017∼1× 1019/cm8으로 한다.
이 때, 활성영역 AR에 대응하는 SOI층(3) 내에서는, 채널 스톱주입 불순물은 정지하지 않고, 매립 산화막(2)과 그 하부의 실리콘기판(1) 내에 주입되게 된다. 도 6에서는, 실리콘 기판(1)내에 불순물층 N11이 형성된 예를 나타내고 있다.
다음에, 도 7에 나타낸 공정에서, NMOS 트랜지스터가 형성되는 영역 NR의 상부가 개구부가 되도록 레지스트 마스크 RM13을 형성한다. 그리고, 부분 분리산화막 PT11을 통과하여 SOI층(3)내에서 불순물 프로파일의 피크가 형성되는 에너지에서 채널 스톱주입을 행하고, 부분 분리산화막 PT11의 하부의 SOI층(3) 내, 즉 분리영역에 채널 스톱층 P1을 형성한다.
여기서, 주입되는 불순물은 P형 불순물로, 붕소(B)를 사용하면, 그 주입에너지는, 예를 들면 30∼60 keV로 하고, 채널 스톱층 P1의 농도는 1×1017∼1× 1019/cm3으로 한다.
이 때, 활성영역 AR에 대응하는 SOI층(3) 내에서는, 채널 스톱 주입의 불순물은 정지하지 않고, 매립 산화막(2)과 그 하부의 실리콘기판(1) 내에 주입되게 된다. 도 7에서는, 실리콘기판(1) 내에 불순물층 P11이 형성된 예를 나타내고 있다.
이와 같이, 분리단차를 이용하여 채널 스톱 주입을 행함으로써, 분리영역에 자기 정합적으로 고농도의 채널 스톱층 N1 및 P1을 형성할 수 있다.
다음에, 도 8에 나타낸 공정에서, 불산(HF)처리에 의해 부분 분리산화막 PT11 및 내벽 산화막 OX1을 에칭하여, 분리단차를 줄인 부분 분리산화막 PT1을 형성한다.
다음에, 도 9에 나타낸 공정에서, 웨트에칭 또는 산화막과의 선택성이 있는 드라이에칭에 의해, 산화막(4)상의 폴리실리콘막(5)을 제거한다.
다음에, 도 10에 나타낸 공정에서, PMOS 트랜지스터가 형성되는 영역 PR의 상부가 개구부가 되도록 레지스트 마스크 RM14를 형성한다. 그리고, 채널주입으로서 N형 불순물, 예를 들면 P(인), As(비소), Sb(안티몬) 중 어느 하나를 주입하여, 트랜지스터의 한계치전압을 설정한다.
이 때의 주입조건의 일례로서는, 인을 사용하는 경우에는, 주입에너지 20∼100 keV에서, 도우즈량 1×1010∼1×1014/cm2으로 한다.
다음에, 도 11에 나타낸 공정에서, NMOS 트랜지스터가 형성되는 영역 NR의 상부가 개구부가 되도록 레지스트 마스크 RM15를 형성한다. 그리고, 채널주입으로서 P형 불순물, 예를 들면 B(붕소) 또는 In(인듐)을 주입해서 트랜지스터의 한계치전압을 설정한다.
이 때의 주입조건의 일례로서는, 붕소를 사용하는 경우에는, 주입에너지 5∼40 keV에서, 도우즈량 1×1010∼1×1014/cm2로 한다. 이때, 한계치 전압을 보다 낮게 한다면 도우즈량을 줄여도 된다. 채널주입 후, 주입손상회복을 목적으로 단시간의 열처리를 행한다.
그 후, 산화막(4)을 웨트에칭에 의해 제거하고, 대신에, 도 12에 나타낸 것처럼, SOI층(3)상에 1∼4nm(10∼40Å) 두께의 절연막(11)을 형성한다. 이것에는, 열산화법, 급속 열 산화법(Rapid Thermal Oxidation)법, CVD법 등을 사용할 수 있다. 또한, 절연막(11)상에 100∼400nm(1000∼4000Å)의 두께의 폴리실리콘막(12)을 CVD법에 의해 퇴적한다.
그리고, 도 13에 나타낸 것처럼, 영역 PR 및 NR에서, 절연막 11 및 폴리실리콘막(12)을 패터닝해서 게이트절연막 11 및 게이트전극(12)으로 하고, 게이트전극(12)을 주입마스크로 해서 불순물주입(LDD주입)을 행함으로써 저도우프 드레인층(또는 소스·드레인 연장층)(14)을 형성한다.
다음에, 게이트절연막(11) 및 게이트전극(12)의 측벽에 절연막의 스페이서(측벽 스페이서)(13)를 형성하고, 게이트전극(12) 및 측벽 스페이서(13)를 주입마스크로 해서, 소스·드레인층 형성을 위한 불순물주입(소스·드레인주입)을 행함으로써 소스·드레인층(15)을 형성한다.
또한, 주입손상회복 및 주입이온 활성화를 위해 단시간의 열처리를 행한다.
그 후, 전체면에 걸쳐 Co(코발트) 등의 고융점 금속층을 스퍼터링법으로 형성하고, 열처리에 의해 실리콘과의 실리사이드반응을 일으켜 실리사이드층을 형성한다. 이때, 해당 실리사이드 반응에 의해, 게이트전극(12)의 상부 및 소스·드레인층(15)의 상부에, 각각 실리사이드층(16 및 17)이 형성되어, 미반응의 고융점 금속층을 제거한다.
다음에, 전체면에 걸쳐 층간막 ZL을 형성하고, 층간절연막 ZL을 관통하여 실리사이드층(17)에 이르는 콘택 플러그 CP를 설치하고, 콘택 플러그 CP에 배선층 WL을 접속함으로써, 도 13에 나타낸 SOI 디바이스(100)가 형성된다.
<A-2.작용효과>
이상 설명한 실시예 1의 제조방법에 의하면, 분리단차가 큰 부분 분리산화막 PT11을 형성하고, 부분 분리산화막 PT11을 통해서 채널 스톱주입을 행함으로써, 분리영역에 자기 정합적으로 고농도의 채널층 N1 및 P1을 형성할 수 있다. 그리고, 이 경우에는, 활성영역 AR에 대응하는 SOI층(3) 내에는 채널 스톱층은 형성되지 않기 때문에, MOS 트랜지스터의 한계치 조정을 지장없이 행할 수 있고, 또한, MOS 트랜지스터의 소스·드레인층 또는 소스·드레인층의 PN 접합부의 주위에 형성되는 공핍층을 매립 산화막(2)까지 도달시키는 일이 가능해져, 트랜지스터 특성의 저하를 방지한 반도체장치를 얻을 수가 있다.
이때, 부분 분리산화막 PT11은, 채널 스톱 주입 후에 분리단차를 작게 하도록 에칭하여, 최종적으로는 분리단차가 20nm 이하인 부분 분리산화막 PT1로 하기 때문에, 반도체장치의 미세화에 따르는 문제가 생기는 경우가 없다.
또한, SOI층(3)상에, 산화막 4, 폴리실리콘막 5, 산화막 6, 폴리실리콘막 7 및 질화막(8)의 5층막을 형성하고, 이들을 관통하는 트렌치 TR1을 사용하여 부분 분리산화막 PT11을 형성하기 때문에, 분리단차를 크게 할 수가 있다. 또한, 질화막(8)은 트렌치 TR1의 에칭마스크로서 기능하고, 폴리실리콘막 7은 큰 분리단차를 형성하기 위한 막이며, 산화막 6은 폴리실리콘막 7을 제거할 때에 에칭 스토퍼로서 기능하며, 폴리실리콘막 5는, 에칭에 의해 부분 분리산화막 PT11의 분리단차를 작게 할 때에, 활성영역의 보호막으로서 기능한다. 산화막(4)은 패드산화막이라고도 불리우며, SOI층(3)에의 불순물주입시의 손상감소나, 상층의 막 제거시의 SOI층(3)의 보호막으로서 기능한다.
<B.실시예 2>
실시예 1에서는, 분리단차가 큰 부분 분리산화막을 통해서 채널 스톱주입을 하는 구성을 나타내었지만, 이하에 설명하는 방법에 의해 채널 스톱주입을 하여도 된다.
<B-1.제조방법>
제조공정을 순차로 나타낸 단면도인 도 14∼도 20을 사용하여, 본 발명에 따른 실시예 2의 제조방법에 대해서 설명한다. 이때, 도 1∼도 13을 이용하여 설명한 실시예 1과 동일한 구성에 대해서는 동일 부호를 붙이고, 중복되는 설명은 생략한다.
우선, 도 14에 나타낸 것처럼 SOI 기판을 준비하고, SOI 기판 상에 산화막(4)을 형성한다.
다음에, 산화막(4)상에 CVD법에 의해, 두께 5∼300nm(50∼3000Å)의 폴리실리콘막(21)을 형성하고, 폴리실리콘막(21)상에, CVD법에 의해 두께 100∼200nm(1000∼2000Å)의 질화막(22)을 형성한다. 또한, 산화막(4), 폴리실리콘막(21) 및 질화막(22)은, 분리산화막 형성을 위해 보조적으로 기능하기 때문에 보조막이라 부르기도 한다.
그 후, 레지스트 마스크를 사용하여 질화막(22) 및 폴리실리콘막(21)을 드라이에칭 또는 웨트에칭에 의해 선택적으로 제거한다.
그리고, 도 15에 나타낸 것처럼, 패터닝 된 질화막(22)을 에칭마스크로 해서, 산화막(4)을 관통함과 동시에, SOI층(3)을 소정깊이까지 에칭하여 트렌치 TR2를 형성한다. 이 에칭에 있어서는, SOI층(3)을 완전히 에칭하여 매립 산화막(2)을 노출시키는 것은 아니고, 트렌치의 저부에 소정두께의 SOI층(3)이 남도록 에칭조건을 조정한다.
다음에, 도 16에 나타낸 공정에서 트렌치 TR2의 내벽을 산화하여 내벽 산화막 OX1을 형성하고, 도 17에 나타낸 공정에서 트렌치 TR2 내에 산화막 OX2를 매립한다.
그 후, 산화막 OX2상에, MOS 트랜지스터 등의 반도체소자를 형성하는 활성영역에 대응하는 부분이 개구부가 된 레지스트 마스크 RM21을 패터닝하고, 레지스트 마스크 RM21의 개구패턴에 맞춰 산화막 OX2를 소정깊이까지 에칭한 뒤, 레지스트 마스크 RM21을 제거한다.
그리고, CMP에 의해 질화막(22)상의 산화막 OX2를 제거하고, 트렌치 TR2 내에만 산화막 OX2를 남김으로써 도 18에 나타낸 부분 분리산화막 PT21을 얻는다.
다음에, 도 19에 나타낸 공정에서, 불산(HF)처리에 의해 부분 분리산화막 PT21 및 내벽 산화막 OX1을 에칭하고, 분리단차를 줄인 부분 분리산화막 PT2를 형성한다. 이 때, 분리산화막 PT2의 두께는 100∼150nm(1000∼1500Å)으로 하고, 분리단차는 20nm 정도로 한다.
그 후, PMOS 트랜지스터가 형성되는 영역 PR의 상부가 개구부가 되도록 레지스트 마스크 RM22를 형성한다. 그리고, 부분 분리산화막 PT2를 통과하여 SOI층(3) 내에서 불순물 프로파일의 피크가 형성되는 에너지로 채널 스톱 주입을 행하고, 부분 분리산화막 PT2 하부의 SOI층(3) 내, 즉 분리영역에 채널 스톱층 N1을 형성한다.
여기서, 주입되는 불순물은 N형 불순물로, 인(P)을 사용하면, 그 주입에너지는 예를 들면 100∼300 keV로 하고, 채널 스톱층 N1의 농도는 1×1017∼1×1019/cm 3으로 한다.
이 때, 활성영역 AR에 대응하는 SOI층(3) 상에는 폴리실리콘막(21) 및 질화막(22)이 남아 있고, 그 두께는 약 400nm(4000Å)이기 때문에, 상술한 에너지로서는 폴리실리콘막(21) 및 질화막(22)을 통과할 수 없고, 활성영역 AR에 대응하는 SOI층(3) 내에는 채널 스톱주입의 불순물은 주입되지 않는다.
다음에, 도 20에 나타낸 공정에서, NMOS 트랜지스터가 형성되는 영역 NR의 상부가 개구부가 되도록 레지스트 마스크 RM23을 형성한다. 그리고, 부분 분리산화막 PT2를 통과하여 SOI층(3) 내에서 불순물 프로파일의 피크가 형성되는 에너지로 채널 스톱주입을 행하고, 부분 분리산화막 PT2의 하부의 SOI층(3) 내, 즉 분리영역에 채널 스톱층 P1을 형성한다.
여기서, 주입되는 불순물은 P형 불순물로, 붕소(B)를 사용한다면 그 주입에너지는, 예를 들면 30∼100 keV로 하고, 채널 스톱층 P1의 농도는 1×1017∼1× 1019/cm3으로 한다.
이 때, 활성영역 AR에 대응하는 SOI층(3) 내에는 채널 스톱주입의 불순물은 주입되지 않는다.
다음에, 열인산으로 질화막(22)을 제거하고, 웨트에칭 또는 산화막과의 선택성이 있는 드라이에칭에 의해, 폴리실리콘막(21)을 제거한다. 이후, 도 10∼도 13을 사용하여 설명한 공정을 거침으로써, 도 13에 나타낸 SOI 디바이스(100)를 얻는다.
<B-2.작용효과>
이상 설명한 실시예 2의 제조방법에 의하면, 활성영역 AR 상에는 폴리실리콘막(21) 및 질화막(22)을 남기고, 분리단차가 작은 부분 분리산화막 PT2를 통과하여 SOI층(3) 내에서 채널 스톱층이 형성되는 에너지로 채널 스톱 주입을 행함으로써, 분리영역에 자기 정합적으로 고농도의 채널층 N1 및 P1을 형성할 수 있다. 그리고, 이 경우에는, 활성영역 AR에 대응하는 SOI층(3) 내에는, 채널 스톱층은 형성되지 않기 때문에, MOS 트랜지스터의 한계치 조정을 지장없이 할 수 있고, 또한, MOS 트랜지스터의 소스·드레인층 또는 소스·드레인층의 PN접합부의 주위에 형성되는 공핍층을 매립 산화막(2)까지 도달시킬 수 있게 되고, 트랜지스터 특성의 저하를 방지한 반도체장치를 얻을 수 있다.
또한, 활성영역 AR에 대응하는 SOI층(3)상에는 폴리실리콘막(21) 및 질화막(22)을 남김으로써, 채널 스톱 주입에 있어서의 불순물이온은, 폴리실리콘막(21) 및 질화막(22)의 한쪽 또는 양쪽의 내부에 멈춰, SOI층(3)에 도달할 가능성은 작기 때문에, 불순물이온이 SOI층(3)을 통과함으로 인한 손상을 받기 어렵고, 나중에 SOI층(3)상에 형성되는 게이트절연막의 신뢰성을 향상시킬 수 있다.
<B-3.변형예>
이상의 설명에서는, 불산(HF)처리에 의해 분리단차를 줄인 부분 분리산화막 PT2를 형성하는 구성을 나타냈지만, 웨트에칭에서는 정확한 막두께 제어가 어려운 경우도 있다.
그래서, 도 18을 사용하여 설명한 것처럼, CMP에 의해 질화막(22)상의 산화막 OX2를 제거하여 트렌치 TR2내에 부분 분리산화막 PT21을 형성한 상태에 있어서, 부분 분리산화막 PT2에 B나 As 등의 불순물을 이온주입한다. 이 때의 주입에너지는, 범위가 100∼200nm이 되도록 비교적 저에너지로 행하고, 도우즈량은 4× 1014/cm2이상으로 한다. 도 21에는, 이 이온주입을 행하는 공정을 나타내고 있고, 부분 분리산화막 PT2의 상부측에 불순물이 주입됨과 동시에, 질화막(22)에도 불순물이 주입되는 상태가 표시되어 있다.
이와 같이, 부분 분리산화막 PT2에 불순물을 주입함으로써, 산화막의 HF에 대한 에칭 속도가 변화하고, 분리단차를 설정하기 위한 HF 처리에 있어서, 분리산화막의 막두께 제어성을 향상시킬 수가 있게 된다.
이때, 이온주입 후에, 900∼1200℃에서, 5초에서 60분 정도의 열처리를 행하여, 불순물을 확산시키도록 해도 된다.
<C.실시예 3>
실시예 2에서는, 활성영역 AR상에 폴리실리콘막(21) 및 질화막(22)을 남긴 상태에서 채널 스톱 주입을 행하는 구성을 나타냈지만, 이하에 설명하는 방법에 의해 채널 스톱주입을 행해도 된다.
<C-1.제조방법>
제조공정을 순차로 나타낸 단면도인 도 22∼도 27를 사용하여, 본 발명에 따른 실시예 3의 제조방법에 대해서 설명한다. 이때, 도 1∼도 13 및 도 14∼도 20을 이용하여 설명한 실시예 1 및 2와 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다.
우선, 도 14∼도 17을 사용하여 설명한 공정을 거쳐, 트렌치 TR2 내에 산화막 OX2를 매립하고, CMP에 의해 질화막(22)상의 산화막 OX2 및 질화막(22)을 제거함으로써, 도 22에 나타낸 것처럼, 폴리실리콘막(21)의 주표면을 노출시킨다.
그 후, 도 23에 나타낸 공정에서, 폴리실리콘막(21)의 두께가 5∼20nm이 되도록 에칭을 행한다. 이에 의해, 폴리실리콘막(21)의 주표면이 부분 분리산화막 PT2의 상면보다도 낮아져서 분리단차가 생긴다.
이 상태로 도 24에 나타낸 공정에 있어서, PMOS 트랜지스터가 형성되는 영역 PR의 상부가 개구부가 되도록 레지스트 마스크 RM31을 형성한다. 그리고, 부분 분리산화막 PT21을 통과하여 SOI층(3) 내에서 불순물 프로파일의 피크가 형성되는 에너지로 채널 스톱주입을 행하여, 부분 분리산화막 PT21 하부의 SOI층(3) 내, 즉 분리영역에 채널 스톱층 N1을 형성한다.
여기서, 주입되는 불순물은 N형 불순물로, 인(P)을 사용하면 그 주입에너지는, 예를 들면 100∼300 keV로 하고, 채널 스톱층 N1의 농도는 1×1017∼1× 1019/cm3으로 한다.
이 때, 활성영역 AR에 대응하는 SOI층(3) 내에서는, 채널 스톱주입의 불순물은 정지하지 않고, 매립 산화막(2) 내에 주입되도록 폴리실리콘막(21)의 두께가 설정되어 있고, 도 24에서는, SOI층(3)과의 접합부 근방의 매립 산화막(2) 내에 불순물층 N11이 형성된 예를 나타내고 있다.
다음에 도 25에 나타낸 공정에서, NMOS 트랜지스터가 형성되는 영역 NR의 상부가 개구부가 되도록 레지스트 마스크 RM32를 형성한다. 그리고, 부분 분리산화막 PT21을 통과하여 SOI층(3) 내에서 불순물 프로파일의 피크가 형성되는 에너지로 채널 스톱주입을 행하고, 부분 분리산화막 PT21의 하부 SOI층(3) 내, 즉 분리영역에 채널 스톱층 P1을 형성한다.
여기서, 주입되는 불순물은 P형 불순물로, 붕소(B)를 사용하면, 그 주입에너지는, 예를 들면 30∼100 keV로 하고, 채널 스톱층 P1의 농도는 1×1017∼1× 1019/c m3으로 한다.
이 때, 활성영역 AR에 대응하는 SOI층(3) 내에서는, 채널 스톱주입의 불순물은 정지하지 않고, 매립 산화막(2) 내에 주입되도록 폴리실리콘막(21)의 두께가 설정되어 있고, 도 25에서는, SOI층(3)과의 접합부근방의 매립 산화막(2) 내에 불순물층 P11이 형성된 예를 나타내고 있다.
다음에, 도 26에 나타낸 공정에서, 불산(HF) 처리에 의해 부분 분리산화막 PT21 및 내벽 산화막 OX1을 에칭하고, 분리단차를 줄인 부분 분리산화막 PT2 형성후에, 웨트에칭 또는 산화막과의 선택성이 있는 드라이에칭에 의해, 산화막(4)상의 폴리실리콘막(21)을 제거한다.
이후, 도 10∼도 13을 사용하여 설명한 공정을 거침으로써, 도 27에 나타낸 SOI 디바이스(200)를 얻는다.
<C-2.작용효과>
이상 설명한 실시예 3의 제조방법에 의하면, 활성영역 AR상에는 폴리실리콘막(21)을 얇게 남기고, 분리단차가 비교적 작은 부분 분리산화막 PT21을 통과하여 SOI층(3) 내에서 채널 스톱층이 형성되는 에너지로 채널 스톱주입을 행함으로써, 분리영역에 자기 정합적으로 고농도의 채널 스톱층 N1및 P1을 형성할 수가 있다. 그리고, 이 경우에는, 활성영역 AR에 대응하는 SOI층(3) 내에는, 채널 스톱층은 형성되지 않기 때문에, MOS 트랜지스터의 한계치 조정을 지장없이 할 수가 있고, 또한, MOS 트랜지스터의 소스·드레인층 또는 소스·드레인층의 PN 접합부 주위에 형성되는 공핍층을 매립 산화막(2)까지 도달시키는 것이 가능해져, 트랜지스터 특성의 저하를 방지한 반도체장치를 얻을 수 있다.
이때, SOI층(3)을 통과한 불순물은, 영역 PR 및 NR의 매립 산화막(2) 내에서, 각각 불순물층 N11 및 P11을 형성한다. 그리고, 불순물층 N11 및 P11은, 모두 SOI층(3)과의 접합부 근방의 매립 산화막(2)내에 형성되어 있고, 각각의 끝 가장자리부는 채널 스톱층 N1 및 P1의 끝 가장자리부의 근방에 존재하게 된다.
그 결과, 도 27에 나타낸 채널 스톱층 N1의 끝 가장자리부인 A부 및 채널 스톱층 P1의 끝 가장자리부인 B부에서는 웨이퍼 공정에서의 여러 가지 열처리에 의해서 채널 스톱 불순물이 매립 산화막(2)에 흡수되는 것을 방지할 수 있고, 또한, 채널 스톱 불순물이 부분 분리산화막 PT2에 흡수되었다고 해도, 불순물층 N11 및 P11의 불순물이 확산함으로써 보충된다. 따라서, 채널 스톱층 N1 및 P1의 불순물농도를 고농도로 유지할 수 있고, 이 부분에서의 기생트랜지스터의 발생을 억제할 수 있다.
<D.실시예 4>
실시예 1∼3에서는, 채널 스톱주입을 SOI기판의 주표면에 대하여 거의 수직인 방향에서 행하는 구성을 나타내었지만, 경사주입 또는 경사 회전주입에 의한 채널 스톱주입에 의한 채널 스톱 주입을 행하도록 해도 된다.
<D-1.제조방법>
제조공정을 순차로 나타낸 단면도인 도 28∼도 30을 사용하여, 본 발명에 따른 실시예 4의 제조방법에 대해 설명한다. 이때, 도 22∼도 27을 사용하여 설명한 실시예 3과 동일한 구성에 대해서는, 동일 부호를 부착하고, 중복되는 설명은 생략한다.
우선, 도 22 및 도 23을 사용하여 설명한 공정을 거쳐, 폴리실리콘막(21)의 주표면이 부분 분리산화막 PT2의 상면보다도 낮아지고, 분리단차가 생긴 구성을 얻는다.
이 상태로 도 28에 나타낸 공정에서, PMOS 트랜지스터가 형성되는 영역 PR의 상부가 개구부가 되도록 레지스트 마스크 RM33을 형성한다. 그리고, SOI 기판의 주표면에 대하여 거의 수직인 방향으로부터 부분 분리산화막 PT21을 통과하여 SOI층(3)내에서 불순물 프로파일의 피크가 형성되는 에너지로 채널 스톱 주입을 행하고, 부분 분리산화막 PT21 하부의 SOI층(3) 내, 즉 분리영역에 채널 스톱층을 형성한다. 여기서, 주입되는 불순물은 N형 불순물로, 인(P)을 사용하면 그 주입 에너지는, 예를 들면 100∼300 keV로 하고, 채널 스톱층 N1의 농도는 1×1017∼1×1019/c m3으로 한다.
이어서, SOI기판을 기울인 상태에서 불순물을 이온주입함으로써, 부분 분리산화막 PT21의 하부뿐만 아니라 활성영역 AR의 SOI층(3) 내까지 연장하는 채널 스톱층 N1을 형성할 수 있다. 이 경우의 주입조건은, 상기 조건과 거의 같아도 된다. 또한, 이 주입은 SOI기판을 기울인 상태에서 회전시키면서 행해도 된다.
이때, 채널 스톱층 N1의 활성영역 AR의 SOI층(3) 내에 연장하는 부분은 작아도 되고, 활성영역 AR의 SOI층(3) 내의 전역에 채널 스톱층 N1이 연장하는 상태가 되지 않도록 주입각도를 설정한다.
다음에, 도 29에 나타낸 공정에서, NMOS 트랜지스터가 형성되는 영역 NR의 상부가 개구부가 되도록 레지스트 마스크 RM34를 형성한다. 그리고, S01기판의 주표면에 대하여 거의 수직인 방향으로부터 부분 분리산화막 PT21을 통과하여 SOI층(3) 내에서 불순물 프로파일의 피크가 형성되는 에너지로 채널 스톱 주입을 행하며, 부분 분리산화막 PT21 하부의 SOI층(3) 내, 즉 분리영역에 채널 스톱층을 형성한다.
여기서, 주입되는 불순물은 P형 불순물로, 붕소(B)를 사용하면, 그 주입에너지는, 예를 들면 30∼100 keV로 하고, 채널 스톱층 P1의 농도는 1×1017∼1× 1019/c m3으로 한다.
이어서, SOI기판을 기울인 상태에서 불순물을 이온주입함으로써, 부분 분리산화막 PT21의 하부뿐만 아니라 활성영역 AR의 SOI층(3) 내까지 연장하는 채널 스톱층 P1을 형성할 수가 있다. 이 경우의 주입조건은 상기 조건과 거의 같아도 된다. 또한, 이 주입은 SOI기판을 기울인 상태에서 회전시키면서 행해도 된다.
이때, 채널 스톱층 P1의 활성영역 AR의 SOI층(3) 내에 연장하는 부분은 작아도 되고, 활성영역 AR의 SOI층(3) 내 전역에 채널 스톱층 P1이 연장하는 상태가 되지 않도록 주입각도를 설정한다.
이후, 도 26 및 도 27을 사용하여 설명한 공정을 거침으로써, 도 30에 나타낸 SOI 디바이스(300)를 얻는다.
도 30에서는, 영역 PR 및 NR에서의 MOS 트랜지스터 각각의 소스·드레인층(15)과 채널 스톱층 N1 및 P1의 접합부분에는, 채널 스톱층 N1 및 P1이 접합되는 소스·드레인층(15)과 같은 도전형으로 소스·드레인층(15)보다도 불순물 농도가 낮은, P형 저농도 불순물층 P3 및 N형 저농도 불순물층 N3이 형성되어 있다.
이것은, 채널 스톱층 N1 및 P1의 활성영역 AR의 SOI층(3) 내에의 연장부분 불순물이 소스·드레인 주입에 의한 불순물에 의해서 보상되어 형성된 영역이다.
<D-2.작용효과>
이러한 저농도 불순물층 P3 및 N3을 구비함으로써, 도전형이 다르고 서로 고농도로 불순물을 갖는 소스·드레인층(15)과 채널 스톱층 N1 및 p1이 직접 접촉되는 일이 방지되기 때문에, PN 접합부에서의 누설전류가 경감되어, 보다 양호한 접합특성을 얻을 수 있다.
이때, 채널 스톱층 N1 및 P1의 불순물농도가 각각이 접합되는 소스·드레인층(15)의 불순물 농도보다도 높은 경우에는, 저농도 불순물층의 도전형이 역전하여, 영역 PR에서는 N형의 저농도 불순물층이 형성되고, 영역 NR에서는 P형의 저농도 불순물층이 형성되게 된다.
또한, 이상 설명한 실시예 4에서는, SOI기판의 주표면에 대하여 거의 수직 방향으로부터 채널 스톱 주입과, SOI기판을 기울인 상태에서의 경사주입 또는, 경사 회전주입을 조합한 구성을 나타냈지만, SOI기판을 기울인 상태에서의 경사주입, 또는 경사 회전주입만으로 채널 스톱 주입을 행해도 된다.
<E.실시예 5>
실시예 3에서는, 활성영역 AR상에는 폴리실리콘막(21)을 얇게 남기고, 분리단차가 비교적 작은 부분 분리산화막 PT21을 통과하여 채널 스톱주입을 행하는 구성을 나타냈지만, 이하에 설명하는 방법에 의해 채널 스톱 주입을 행해도 된다.
<E-1.제조방법>
제조공정을 순차로 나타낸 단면도인 도 31 및 도 32를 사용하여, 본 발명에 따른 실시예 5의 제조방법에 대해서 설명한다. 또한, 도 14∼도 20을 사용하여 설명한 실시예 2와 동일한 구성에 대해서는 동일부호를 붙이고, 중복되는 설명은 생략한다. 또한, 이하에 설명하는 실시예 5∼9에서는 간단하게 하기 위해 PMOS 트랜지스터가 형성되는 영역 PR만을 대상으로 설명한다.
우선, 도 14∼도 17을 사용하여 설명한 공정을 거쳐서, 트렌치 TR2 내에 산화막 OX2를 매립하고, CMP에 의해 질화막(22) 상의 산화막 OX2를 제거함으로써, 도 31에 나타낸 것처럼 질화막(22)의 주표면을 노출시킨다.
다음에, 도 32에 나타낸 공정에서, 질화막(22)을 열인산으로 제거하고, 폴리실리콘막(21)의 주표면으로부터 부분 분리산화막 PT21이 돌출한 구성을 얻는다. 이것에 의해 질화막(22)의 두께와 거의 같은 분리단차가 생긴다.
이 상태에서, 부분 분리산화막 PT21을 통과하여 SOI층(3) 내에서 불순물 프로파일의 피크가 형성되는 에너지로 채널 스톱주입을 행하고, 부분 분리산화막 PT21 하부의 SOI층(3) 내, 즉 분리영역에 채널 스톱층 N1을 형성한다.
여기서, 주입되는 불순물은 N형 불순물로, 인(P)을 사용한다면(PMOS 트랜지스터를 형성하는 경우), 그 주입에너지는, 예를 들면 150∼500 keV로 하고, 붕소(B)를 사용한다면(NMOS 트랜지스터를 형성하는 경우) 그 주입에너지는, 예를 들면 60∼250keV로 하며, 채널 스톱층 N1의 농도는 1×1017∼1×1019/cm3으로 한다.
이 때, 활성영역 AR에 대응하는 SOI층(3) 내에서는, 채널 스톱 주입의 불순물은 정지하지 않고, 매립 산화막(2) 내와 그 하부의 실리콘기판(1) 내에 주입되도록, 폴리실리콘막(21)의 두께가 설정되어 있다.
<E-2.작용효과>
이상 설명한 실시예 5의 제조방법에 의하면, 분리단차가 큰 부분 분리산화막 PT21을 형성하고, 부분 분리산화막 PT21을 통해서 채널 스톱 주입을 행함으로써 분리영역에 자기 정합적으로 고농도의 채널 스톱층 N1을 형성할 수 있다. 그리고, 그 경우에는, 활성영역 AR에 대응하는 SOI층(3) 내에는 채널 스톱층은 형성되지 않기 때문에, MOS 트랜지스터의 한계치 조정을 지장 없이 행할 수가 있고, 또한, MOS 트랜지스터의 소스·드레인층 또는 소스·드레인층의 PN 접합부 주위에 형성되는 공핍층을 매립 산화막(2)까지 도달시키는 것이 가능해져, 트랜지스터특성의 저하를 방지한 반도체장치를 얻을 수 있다.
<E-3.변형예 1>
이상 설명한 실시예 5의 제조방법에서는, 도 32를 사용하여 설명한 것처럼, 폴리실리콘막(21)의 주표면으로부터 부분 분리산화막 PT21이 돌출한 구성이 되지만, 이 경우, 폴리실리콘막(21), 내벽 산화막 OX1 및 부분 분리산화막 PT21의 경계부분(도 32에 C부로서 나타낸)이, 부분 분리산화막 PT21의 제거를 위한 드라이에칭의 영향을 받게 되어, 경우에 따라서는 해당 부분의 내벽 산화막 OX1 및 부분 분리산화막 PT21이 과잉 제거되어, 최종적으로 얻어지는 부분 분리산화막 PT2의 끝 가장자리부가 움푹 파이게 된다. 이것은, 부분 분리산화막 PT21의 측벽이 수직에 가까우면 가까울 수록 심하게 나타나고, 반대로 부분 분리산화막 PT21의 측벽이 위쪽을 향해 넓어지는 테이퍼형상이면 잘 생기지 않는다. 그러나, 부분 분리산화막 PT21을 의도적으로 재현성 좋게 상기한 바와 같은 테이퍼 형상으로 하는 것은 곤란하다.
그 대신에, 도 33에 나타낸 것처럼, 폴리실리콘막(21)의 전체면을 덮도록, 두께 20nm 정도의 산화막 OX3을 형성하고, 부분 분리산화막 PT21의 폴리실리콘막(21)의 주표면으로부터 돌출되는 부분을 피복함으로써, 도 32의 C부에서의 과잉에칭을 방지하도록 해도 된다. 여기서, 산화막 OX3은, 예를 들면, CVD법에 있어서 TEOS(tetra ethyl orthosilicate)를 사용하여 형성하면 된다.
도 34∼도 37에는, 산화막 OX3으로 피복된 부분 분리산화막 PT21의 돌출부가 드라이에칭에 의해 제거되는 경과를 순서대로 나타내고 있고, 부분 분리산화막 PT21의 돌출부분에 형성된 산화막 OX3의 존재에 의해, 폴리실리콘막(21), 내벽 산화막 OX1 및 부분 분리산화막 PT21의 경계부분이 보호되어, 해당 부분이 과잉 에칭되는 일이 방지되는 구조가 명확히 도시되어 있다.
그 결과, 최종적으로 얻어지는 부분 분리산화막 PT2의 끝 가장자리부가 움푹파이는 것이 방지된다.
부분 분리산화막 PT2의 끝 가장자리부가 움푹 파이면, 나중에 부분 분리산화막 PT2에 걸어 맞추도록 게이트전극 및 게이트절연막을 형성하였을 때, 이 부분에 게이트전극 및 게이트절연막이 달라붙어 복잡한 단면 형상이 되고, 협채널 효과에 의해 트랜지스터의 한계치가 저하한다. 또한, 부분 분리산화막 PT4의 끝 가장자리부에서의 게이트절연막의 두께가 얇아져서, 게이트전극의 내압특성이 저하하는 등의 문제가 생긴다.
그러나, 상술한 변형예 1의 제조방법에 의하면, 부분 분리산화막 PT2의 끝 가장자리부가 움푹 파이는 것이 방지되기 때문에, 상기한 바와 같은 모든 문제의 발생을 방지할 수 있고, 반도체장치의 제조 수율을 향상시킬 수 있다.
<E-4.변형예 2>
도 32에 나타낸 C부의 과잉에칭을 방지하기 위한 구성으로서는, 도 38에 나타낸 바와 같은 구성을 채용해도 된다.
즉, 도 38에 나타낸 것처럼, 폴리실리콘막(21)의 전체면에 부분 분리산화막 PT21의 돌출부 높이와 같은 정도 두께의 산화막 OX4를 형성함으로써, 부분 분리산화막 PT21을 완전히 덮도록 한다. 이때, 부분 분리산화막 PT21의 돌출부 높이는, 도 32에 나타낸 공정에서 제거한 질화막(22) 두께와 거의 같은, 100∼200nm이다. 또한, 산화막 OX4는 CVD법에 있어서 TEOS를 사용하여 형성하여도 된다.
도 39∼도 41에는, 산화막 OX4와, 산화막 OX4로 덮인 부분 분리산화막 PT21의 돌출부가 웨트에칭에 의해 제거되는 경과를 순차로 나타내고 있고, 산화막 OX4의 존재에 의해 폴리실리콘막(21), 내벽 산화막 OX1 및 부분 분리산화막 PT21의 경계부분이 보호되어, 해당 부분이 과잉 에칭되는 일이 방지되는 구조가 명확하게 도시되어 있다.
이때, 도 41에서는 부분 분리산화막 PT21의 중앙부가 완만하게 움푹 파인 형상으로 되어 있지만, 이 정도면, 이하에 계속되는 에칭공정에서 해소되는 경우도 있고, 비록 최종적으로 얻어지는 부분 분리산화막 PT2의 끝 가장자리부에 파임이 생기더라도, 그 윤곽이 완만하기 때문에, 문제는 생기지 않는다.
<E-5.변형예 3>
도 38에 나타낸 것처럼, 폴리실리콘막(21)의 전체면에 부분 분리산화막 PT21의 돌출부 높이와 같은 정도 두께의 산화막 OX4를 형성하여 부분 분리산화막 PT21을 완전히 덮은 뒤, 일단, 드라이에칭을 행하여 산화막 OX4의 윤곽형상을 갖춘 후, 웨트에칭에 의해 산화막 OX4 및 부분 분리산화막 PT21의 돌출부를 제거하도록 해도 된다.
도 42는, 폴리실리콘막(21)의 전체면을 덮는 산화막 OX4에 드라이에칭을 시행하여, 부분 분리산화막 PT21의 상면을 노출시킨 상태를 나타내고 있다. 이 구조는, 부분 분리산화막 PT21의 측면에 산화막 OX4의 측벽 스페이서를 형성한 구조(측벽구조)에 상당한다. 이 상태에서 웨트에칭을 행하면, 균등하게 에칭이 진행되게 된다.
도 43∼도 45에는, 산화막 OX4와, 산화막 OX4로 덮인 부분 분리산화막 PT21의 돌출부가 웨트에칭에 의해 제거되는 경과를 순차로 나타내고 있고, 산화막 OX4의 존재에 의해, 폴리실리콘막(21), 내벽 산화막 OX1 및 부분 분리산화막 PT21의 경계부분이 보호되어, 해당 부분의 과잉 에칭이 방지되는 구조가 명확히 도시되어 있다.
또한, 측벽구조를 채용함으로써 에칭이 균등하게 진행되며, 부분 분리산화막 PT21의 끝 가장자리부가 약간이라도 파이는 일이 방지된다.
<E-6.변형예 4>
도 32에 나타낸 C부의 과잉에칭을 방지하기 위한 구성으로서는 도 46에 나타낸 바와 같은 구성을 채용해도 된다.
즉, 도 46에 나타낸 것처럼, 부분 분리산화막 PT21의 측면에 질화막의 측벽 스페이서 NW1을 형성하고, 이 상태에서 부분 분리산화막 PT21의 웨트에칭을 하도록 하여도 된다.
도 47 및 도 48에는, 측벽 스페이서 NW1로 둘러싸인 부분 분리산화막 PT21이 불산 등을 사용한 웨트에칭에 의해 제거되는 경과를 순차로 나타내고 있고, 측벽 스페이서 NW1의 존재에 의해, 폴리실리콘막(21), 내벽 산화막 OX1 및 부분 분리산화막 PT21의 경계부분이 보호되어, 해당 부분의 과잉으로 에칭이 방지되는 구조가 명확하게 도시되어 있다.
이때, 도 48에 나타낸 것처럼, 부분 분리산화막 PT21의 폴리실리콘막(21)으로부터의 돌출부가 모두 제거된 시점에서 에칭을 정지하고, 이어서, 열인산으로 측벽 스페이서 NW1를 제거한다.
이러한 구성을 채용함으로써 부분 분리산화막 PT21에 대한 에칭이 균등하게 진행되고, 부분 분리산화막 PT21의 끝 가장자리부가 약간이라도 파이는 것이 방지된다.
이때, 도 32에 나타낸 C부의 과잉에칭에 의한 파임을 방지하기 위해서는, CMP에 의해 부분 분리산화막 PT21의 돌출부분을 삭제하는 방법을 채용해도 된다.
<F.실시예 6>
<F-1.제조방법>
제조공정을 순차로 나타낸 단면도인 도 49∼도 54를 사용하여, 본 발명에 따른 실시예 6의 제조방법에 대해서 설명한다. 이때, 실시예 6의 제조방법에 대해서 설명한다. 또한 도 1∼도 13을 이용해서 설명한 실시예 1과 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다.
우선, 도 49에 나타낸 것처럼 SOI기판을 준비하여, SOI 기판 상에 산화막(4)을 형성한다. 그리고, 산화막 4상에 CVD법에 의해 두께 10∼100nm(100∼1000Å)의 폴리실리콘막(41)을 형성하고, 폴리실리콘막(41)상에, CVD법 또는 열산화에 의해 두께 10∼100nm(100∼1000Å)의 산화막 42를 형성한다. 그리고, 산화막 42상에 CVD법에 의해 두께 100∼200nm(1000∼2000Å)의 질화막(43)을 형성한다. 이때, 산화막4, 폴리실리콘막 41, 산화막 42 및 질화막 43은 분리산화막 형성을 위해 보조적으로 기능하기 때문에 보조막이라 부르기도 한다.
다음에, 질화막(43)상에, 분리산화막의 형성위치에 대응하는 부분이 개구부로 된 레지스트 마스크를 패터닝하고, 질화막(43)을 드라이에칭 또는 웨트에칭에 의해 선택적으로 제거한다.
그 후, 도 50에 나타낸 것처럼, 패터닝 된 질화막(43)을 에칭마스크로 해서, 산화막 42, 폴리실리콘막 41 및 산화막 4를 관통함과 동시에, SOI층(3)을 소정깊이까지 에칭하여 트렌치 TR4를 형성한다. 이 에칭에서는, SOI층(3)을 완전히 에칭하여 매립 산화막(2)을 노출시키는 것이 아니고, 트렌치의 저부에 소정깊이의 SOI층(3)이 남도록 에칭조건을 조정한다. 그 후, 트렌치 TR4의 내벽을 산화하여 산화막 OX1을 형성한다. 이때, SOI층(3)의 에칭깊이는 50∼150nm으로 설정한다.
다음에, 트렌치 TR4를 매립하도록 질화막(43)의 전체면에 걸쳐 HDP-CVD법으로 산화막을 형성하고, CMP에 의해 질화막(43)상의 여분의 산화막을 제거함으로써, 도 51에 나타낸 것처럼, 트렌치 TR4 내에만 산화막을 남겨 부분 분리산화막 PT41을 형성한다.
다음에, 도 52에 나타낸 공정에서, 질화막(43)을 열인산으로 제거하여, 산화막 42의 주표면으로부터 부분 분리산화막 PT41이 돌출된 구성을 얻는다. 이에 의해, 질화막(43)의 두께와 거의 같은 분리단차가 생긴다.
이 상태에서, 부분 분리산화막 PT41을 통과하여 SOI층(3) 내에서 불순물 프로파일의 피크가 형성되는 에너지로 채널 스톱주입을 행하고, 부분 분리산화막 PT41 하부의 SOI층(3) 내, 즉 분리영역에 채널 스톱층 N1을 형성한다.
여기서, 주입되는 불순물은 N형 불순물로, 인(P)을 사용한다면(PMOS 트랜지스터를 형성하는 경우) 그 주입에너지는, 예를 들면 150∼500keV로 하고, 붕소(B)를 사용하면(NMOS 트랜지스터를 형성하는 경우) 그 주입에너지는, 예를 들면 60∼250keV로 하며, 채널 스톱층 N1의 농도는 1×1017∼1×1019/cm3으로 한다.
이 때, 활성영역 AR에 대응하는 SOI층(3) 내에서는, 채널 스톱주입의 불순물은 정지하지 않고, 매립 산화막(2) 내와 그 하부의 실리콘기판(1)내에 주입되도록, 산화막 42 및 폴리실리콘막 41의 두께가 설정되어 있다.
다음에 도 53에 나타낸 공정에 있어서, 폴리실리콘막(41)과의 선택성을 갖는 드라이에칭에 의해 부분 분리산화막 PT41, 내벽 산화막 OX1 및 산화막 42를 에칭하여, 분리단차를 줄인 부분 분리산화막 PT4를 형성한다.
다음에, 도 54에 나타낸 공정에서, 웨트에칭 또는 산화막과의 선택성이 있는 드라이에칭에 의해, 산화막(4)상의 폴리실리콘막(41)을 제거한다.
이후, 도 10∼도 13을 사용하여 설명한 공정을 거쳐, 각 활성영역에 MOS 트랜지스터를 형성함으로써, 도 13에 나타낸 것 같은 SOI 디바이스(100)를 얻는다.
<F-2.작용효과>
이상 설명한 실시예 6의 제조방법에 의하면, 분리단차가 큰 부분 분리산화막 PT41을 형성하고, 부분 분리산화막 PT41을 통해서 채널 스톱주입을 행함으로써, 분리영역에 자기 정합적으로 고농도의 채널 스톱층 N1을 형성할 수 있다. 그리고, 이 경우에는, 활성영역 AR에 대응하는 SOI층(3) 내에는, 채널 스톱층은 형성되지 않기 때문에, MOS 트랜지스터의 한계치 조정을 지장없이 행할 수가 있고, 또한, MOS 트랜지스터의 소스·드레인층 또는 소스·드레인층의 PN 접합부의 주위에 형성되는 공핍층을 매립 산화막(2)까지 도달시키는 일이 가능해져, 트랜지스터특성의 저하를 방지한 반도체장치를 얻을 수 있다.
또한, 폴리실리콘막(41)상에 산화막 42를 구비하여, 산화막 42와 함께 부분 분리산화막 PT41을 제거하도록 하기 때문에, 폴리실리콘막(41), 내벽 산화막 OX1 및 부분 분리산화막 PT41의 경계부분(도 52에 D부로서 나타낸다)이, 부분 분리산화막 PT41의 제거를 위한 드라이에칭의 영향을 받는 일이 억제되기 때문에, 해당 부분의 내벽 산화막 OX1 및 부분 분리산화막 PT41이 과잉 제거되어, 최종적으로 얻어지는 부분 분리산화막 PT4의 끝 가장자리부가 움푹 파이는 것이 방지되고. 이 부분에 게이트전극 및 게이트절연막이 달라붙음으로 인한 트랜지스터 한계치의 저하나, 게이트전극 내압특성의 저하 등을 방지할 수 있다.
<G.실시예 7>
이상 설명한 실시예 1∼6의 반도체장치의 제조방법에서는, 분리단차가 큰 부분 분리산화막을 통해서 채널 스톱주입을 행하는 방법, 또는 활성영역상에 두꺼운 폴리실리콘막과 질화막을 남긴 상태에서 분리단차가 작은 부분 분리산화막을 통해 채널 스톱주입을 행하는 방법을 나타냈으나, 이들 중의 어떤 방법을 사용하더라도, 완성된 MOS 트랜지스터에서는 소스·드레인층과 채널 스톱층이 근접하게 존재하는 결과로 되었다.
도 55에, 완성된 MOS 트랜지스터의 일례를 나타낸다. 도 55에는, 부분 분리산화막 PT2로 규정되는 활성영역 AR에 형성된 PMOS 트랜지스터를 나타내고 있고, 게이트절연막(11) 및 게이트전극(12)의 측벽에는 절연막의 스페이서(측벽 스페이서)(13)가 형성되고, SOI층(3)의 표면 내에는 저도우프 드레인층(또는 소스·드레인 연장층)(14), 소스·드레인층(15)이 형성되어 있다.
여기서, 소스·드레인층(15)은, 부분 분리산화막 PT2의 측면에 접촉하도록 형성되고, 또한, 부분 분리산화막 PT2의 SOI층(3) 중에는 N형 불순물로 채널 스톱층 N1이 형성되어 있다.
따라서, 도면에서 E부에 나타낸 것처럼, 부분 분리산화막 PT2의 끝 가장자리부 근방에서는 소스·드레인층(14)과 채널 스톱층 N1은 접근하게 되어, 공핍층 DL이 얇아져서 접합용량이 증가하거나, 전계의 집중에 의해 접합누설이 증가하는 문제가 있다.
그래서, 본 발명에 따른 실시예 7로서, 채널 스톱층의 형성위치의 제어방법을 설명한다. 이때, 이하의 설명에서는 도 14∼도 20을 이용하여 설명한 실시예 2의 제조방법을 일례로서 설명한다. 또한, 간단화를 위해 PMOS 트랜지스터가 형성되는 영역 PR만을 대상으로 해서 설명한다.
<G-1.제조방법>
도 14∼도 17을 사용하여 설명한 공정을 거쳐서, 트렌치 TR2 내에 산화막 OX2를 매립하고, CMP에 의해 질화막(22) 상의 산화막 OX2 및 질화막(22)을 제거하며, 도 18에 나타낸 것처럼 트렌치 TR2 내에 부분 분리산화막 PT21이 매립된 구성을 얻는다.
그 후, 도 56에 나타낸 공정에서 트렌치 TR2의 질화막(22) 내에 대응하는 부분의 부분 분리산화막 PT21을, 예를 들면 불산(HF)처리에 의해 에칭하여, 부분 분리산화막 PT21의 분리단차를 줄인다. 그리고, 부분 분리산화막 PT21이 제거되어 노출된 트렌치 TR2의 질화막(22)부분의 내벽면에 질화막의 측벽 스페이서 NW2를 형성한다.
측벽 스페이서 NW2를 설치한 상태에서, 부분 분리산화막 PT21을 통과하여 SOI층(3) 내에서 불순물 프로파일의 피크가 형성되는 에너지로 N형의 불순물을 주입하고, 부분 분리산화막 PT21 하부의 SOI층(3) 내, 즉 분리영역에 채널 스톱층 N1을 형성한다.
이 때, 측벽 스페이서 NW2의 존재에 의해, 채널 스톱층 N1의 평면방향의 양끝 가장자리는, 부분 분리산화막 PT21의 양 끝 가장자리부로부터, 각각 측벽 스페이서 NW2의 두께 T만큼 떨어져서 위치하게 되고, 부분 분리산화막 PT21의 끝 가장자리부 하부에는 채널 스톱층 N1은 형성되지 않는다.
이때, 활성영역 AR에 대응하는 SOI층(3) 상에는, 폴리실리콘막(21) 및 질화막(22)이 남아있기 때문에, 불순물은 폴리실리콘막(21) 및 질화막(22)을 통과할 수 없어, 활성영역 AR에 대응하는 SOI층(3) 내에는 채널 스톱 주입의 불순물은 주입되지 않는다.
이 후, 질화막(22) 및 측벽 스페이서 NW2를 열인산으로 제거하고, 또한 불산(HF)처리에 의해 부분 분리산화막 PT21 및 내벽 산화막 OX1을 에칭하여, 분리단차를 줄인 부분 분리산화막 PT2를 형성한다.
<G-2.작용효과>
이와 같이, 실시예 7의 제조방법에 의하면, 부분 분리산화막 PT21 하면의 끝 가장자리부 하부에는 채널 스톱층 N1이 형성되지 않기 때문에, MOS 트랜지스터를 형성한 상태에서, 부분 분리산화막 PT2의 끝 가장자리부 근방에서는 소스·드레인층(14)과 채널 스톱층 N1이 떨어져서 존재하게 되어, 공핍층을 두껍게 하고 접합용량을 줄일 수 있다. 또한, 부분 분리산화막 PT2의 끝 가장자리부 근방에서의 전계를 완화하여 접합누설을 줄일 수 있다.
<G-3.변형예>
이상 설명한 실시예 7에서는, 질화막(22)을 폴리실리콘막(21)보다도 두껍게 한 예를 나타냈으나, 질화막(22)을 폴리실리콘막(21)보다도 얇게 해도 된다.
도 57에 질화막(22)을 폴리실리콘막(21)보다도 얇게 한 구성을 나타낸다. 질화막(22)은 실리콘기판(1)이나 SOI층(2)과, 열팽창계수 등의 물성값이 다르기 때문에, 질화막(22)이 두꺼운 경우에는, 실리콘기판(1)이나 SOI층(2)에 대하여 부여되는 기계적 스트레스가 커진다. 기계적 스트레스가 큰 상태에서, HDP-CVD법에 의한 산화막 OX2를 형성하거나, 산화막 OX2의 고밀도화를 위한 열처리를 행하거나 하면, 스트레스가 가해진 상태에서 디바이스의 형상이 고정되어 버려, 나중에 질화막(22)을 제거하더라도 스트레스는 해소되지 않게 된다.
그래서, 질화막을 얇게 하고, 대신에 폴리실리콘막(21)을 두껍게 함으로써, 실리콘기판(1)이나 SOI층(2)에 가해지는 기계적 스트레스를 줄일 수가 있다.
또한, 폴리실리콘막(21)을 두껍게 함으로써, 이하에 설명하는 것 같은 효과도 얻을 수 있다.
즉, SOI층(3)의 표면 내에 부분 분리산화막을 형성하는 기술의 요점은, 부분 분리산화막의 하부에 어떻게 하여 일정한 두께의 SOI층(3)을 남기는가 하는 점에 있다.
그렇지만, 질화막의 에칭에서는 폴리실리콘막과의 에칭 선택비가 작기 때문에, 폴리실리콘막(21) 상에 질화막(22)을 형성한 구성에서 폴리실리콘막(21)이 얇은 경우에는, 트렌치 형성을 위한 질화막(22)의 패터닝에서 폴리실리콘막(21)으로 에칭을 정지시키기가 어렵다.
또한, 질화막의 에칭에서는 산화막과의 에칭 선택비도 작기 때문에, 폴리실리콘막(21)으로 에칭이 정지되지 않으면 패드 산화막인 얇은 산화막(4)이라도 정지시키기가 어렵다. 그 결과, 공교롭게도 SOI층(3)이 에칭되게 된다.
이 경우, SOI층(3)의 에칭량은, 상층의 폴리실리콘막(21)이나 질화막(22)의 두께 격차의 영향을 받아 크게 변동하게 된다. 이에 따라, 트렌치 저부의 SOI층(3)의 두께가 변동하여, 최종적으로는 부분 분리산화막 하부의 SOI층(3)의 두께가 변동하게 된다.
한편, 질화막(22)의 하부에 두꺼운 폴리실리콘막(21)이 존재하면, 질화막(22)의 에칭을 폴리실리콘막(21)으로 정지시킬 수 있고, 이후는, 폴리실리콘막(21), 산화막(4) 및 SOI층(3)을 각각 선택성이 높은 에칭으로 제거하는 4단계 에칭이 가능해져서 트렌치 저부의 SOI층(3)의 두께를 일정하게 할 수 있다.
이때, 질화막(22)에 의한 기계적 스트레스를 줄이기 위해서는, 질화막(22)의 두께는 30∼200nm으로 하고, 또한 4단계 에칭을 가능하게 하기 위해서는 폴리실리콘막(21)의 두께를 50∼400nm으로 하면 좋다.
<H.실시예 8>
이상 설명한 실시예 1∼7의 반도체장치의 제조방법에서는, 분리단차가 큰 부분 분리산화막을 통해서 채널 스톱 주입을 행하는 방법, 또는 활성영역 상에 두꺼운 폴리실리콘막이나 질화막을 남긴 상태에서 분리단차가 작은 부분 분리산화막을 통해 채널 스톱 주입을 행하는 방법을 나타냈지만, 이하에 나타낸 방법을 사용해도 된다.
<H-1.제조방법>
도 14 및 도 15를 사용하여 설명한 공정을 거쳐서, 도 58에 나타낸 것처럼 질화막(22), 폴리실리콘막(21) 및 산화막(4)을 관통함과 동시에, SOI층(3)이 소정깊이까지 에칭된 트렌치 TR2를 형성한다.
여기서, 도 58에서는 폴리실리콘막(21)의 두께를 50nm 정도로 하고, 질화막(22)의 두께를 200nm 정도로 하지만, 이것은, 질화막(22)에 의한 기계적 스트레스를 고려하지 않는 경우의 설정이며, 질화막(22)에 의한 기계적 스트레스를 줄이기 위해서, 질화막(22)의 두께를 매우 얇게 하고, 대신에 폴리실리콘막(21)의 두께를 두껍게 함으로써, 실시예 7에서 설명한 4단계 에칭을 행하여 트렌치 TR2를 형성해도 되는 것은 말할 필요도 없다.
이 상태에서, SOI층(3) 내에서 불순물 프로파일의 피크가 형성되는 에너지로 채널 스톱주입을 행하여, 트렌치 TR2 저부의 SOI층(3) 내, 즉 분리영역에 채널 스톱층 N1을 형성한다.
여기서, 주입되는 불순물은 N형 불순물로, 인(P)을 사용하면 그 주입에너지는 예를 들면 10∼100keV로 하고, 채널 스톱층 N1의 농도는 1×1017∼1×1019/cm3 로 한다.
또한, P형의 불순물을 주입하는 경우에는, 예를 들어 붕소(B)를 사용하면, 그 주입에너지는 예를 들면 5∼40keV로 하고, 채널 스톱층 N1의 농도는 1×1017∼1 × 1019/cm3로 한다.
이 때, 활성영역 AR에 대응하는 SOI층(3) 상에는 폴리실리콘막(21) 및 질화막(22)이 남아 있고, 그 두께는 약 400nm(4000Å)이기 때문에, 상술한 에너지로서는 폴리실리콘막(21) 및 질화막(22)을 통과할 수 없어, 활성영역 AR에 대응하는 SOI층(3) 내에는 채널 스톱 주입의 불순물은 주입되지 않는다.
이후, 도 16∼도 18을 사용하여 설명한 공정을 거쳐서, 트렌치 TR2 내에 HDP-CVD법으로 형성한 산화막을 매립하여 부분 분리산화막 PT21을 형성하고, 질화막(22) 및 폴리실리콘막(21)의 제거와 동시에, 부분 분리산화막 PT21의 분리단차를 줄여서 부분 분리산화막 PT2를 형성한다. 그 후, 도 10∼도 13을 사용하여 설명한 공정을 거침으로써, 도 13에 나타낸 SOI 디바이스(100)를 얻을 수 있다.
또한, 부분 분리산화막 PT21의 형성에서는, HDP-CVD법으로 형성한 산화막의 밀도를 높이기 위해서 열처리를 행하지만, 본 실시예의 제조방법에서는 이미 채널 스톱 주입이 행해져 있기 때문에, 상기 열처리는 처리온도를 억제하는 것이 바람직하다.
<H-2.작용효과>
이상 설명한 실시예 8의 제조방법에 의하면, 부분 분리산화막 형성용 트렌치를 형성한 단계에서 채널 스톱 주입을 행하기 때문에, 주입에너지는 작게 해도 되고, 이 에너지에서는 활성영역 AR에 대응하는 SOI층(3) 상의 폴리실리콘막(21) 및 질화막(22)을 통과할 수는 없기 때문에, 활성영역 AR에 대응하는 SOI층(3) 내에 채널 스톱주입의 불순물이 주입되는 것을 확실하게 방지할 수 있다.
<H-3.변형예 1>
이상 설명한 실시예 8의 제조방법에서는, 트렌치 TR2를 형성한 뒤 내벽 산화막 OX1을 형성하기 전에 채널 스톱주입을 행하는 구성을 나타냈지만, 도 59에 나타낸 것처럼 내벽 산화막 OX1을 형성한 후에 채널 스톱주입을 행하도록 해도 된다. 여기서, 내벽 산화막 OX1의 두께는 10∼50nm로 하면 좋다.
이 경우, 내벽 산화막 OX1의 존재에 의해, 채널 스톱층 N1의 평면방향의 양 끝 가장자리부는, 트렌치 TR2의 양 끝 가장자리부로부터 각각 내벽 산화막 OX1의 두께 S만큼 떨어져서 위치하게 되고, 최종적으로 형성되는 부분 분리산화막의 끝 가장자리부 하부에는 채널 스톱층 N1은 형성되지 않게 된다.
이 결과, MOS 트랜지스터를 형성한 상태에서, 부분 분리산화막의 끝 가장자리부 근방에서는 소스·드레인층과 채널 스톱층이 떨어져서 존재하게 되어, 공핍층을 두껍게 해서 접합용량을 줄일 수 있다. 또한, 부분 분리산화막의 끝 가장자리부 근방에서의 전계를 완화하여 접합누설을 저감시킬 수 있다.
이때, 채널 스톱층의 형성영역을 제한한다고 하는 관점에서는, 트렌치 TR2 내에 형성하는 스페이서는 산화막에 한정되는 것이 아니고, 질화막이나 산질화막(SiOxNy)을 이용해도 된다. 이들 막은, NO 가스를 혼합한 O2에 의한 산화나, N2O가스를 이용한 산화에 의해 형성할 수 있다.
또한, 질화막이나 산질화막으로 트렌치 내벽을 덮는 경우, 최종적으로 얻어지는 SOI 디바이스에서, 콘택 플러그가 소스·드레인층의 접합부 및 공핍층부에 접촉하는 것을 방지한다고 하는 이점도 갖게 된다.
도 60에, 트렌치내벽을 산질화막 ON으로 덮어서 얻어진 부분 분리산화막 PT3을 갖는 SOI 디바이스 300의 구성을 나타낸다. 이때, 도 60에서 도 13을 사용하여 설명한 SOI 디바이스 100과 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다.
도 60에서, 콘택 플러그 CP는, 소스·드레인층(15) 상의 실리사이드층(17)에 접속될 뿐만 아니라, 부분 분리산화막 PT3에도 걸어 맞추어져 있다. 그리고, 부분 분리산화막 PT3에서는 콘택 플러그 CP가 부분 분리산화막 PT3의 내부까지 연장되어 있다. 이것은, 콘택 플러그 CP의 형성을 위해 층간절연막 ZL을 관통하는 콘택홀을 형성할 때, 층간절연막 ZL과 부분 분리산화막 PT3에서는 에칭 속도가 같기 때문에 에칭 선택성을 얻을 수 없어, 부분 분리산화막 PT3에서 오버에칭이 되었기 때문이다.
이때, SOI층의 두께는 50∼250nm이고, 트렌치 저부까지의 깊이는 30∼120nm이며, 부분 분리산화막의 두께는 매우 얇기 때문에 오버에칭이 생겨, 부분 분리산화막 PT3을 관통해서 소스·스레인층(15)과 SOI층(3)이 전기적으로 단락될 가능성이 있다.
이와 같이 부분 분리산화막에 걸어맞추도록 형성되는 콘택은 보더리스(borderless) 콘택이라고 칭한다.
보더리스 콘택이 형성되는 경우, 부분 분리산화막이 산화막만으로 형성되어 있으면, 경우에 따라서는 보더리스 콘택이 부분 분리산화막을 관통하여 하부의 SOI층에 도달할 가능성도 있지만, 부분 분리산화막 PT3과 같이 그 외주부가 산질화막 ON으로 덮여 있으면, 산질화막 ON은 산화막과의 에칭 속도가 다르기 때문에, 층간절연막 ZL의 에칭에서 에칭 선택성을 얻을 수 있어 산질화막 ON이 에칭 스토퍼로서 기능하기 때문에, 도 60에 나타낸 것처럼 콘택 플러그 CP가 부분 분리산화막 PT3을 관통하는 일이 방지된다.
<H-4. 변형예 2>
채널 스톱층의 형성영역을 제한하기 위해서 트렌치 TR2 내에 전용 스페이서를 형성하도록 해도 된다.
즉, 도 61에 나타낸 것처럼 트렌치 TR2의 측벽면에 산화막의 측벽 스페이서 SW1을 형성한 후에 채널 스톱 주입을 행하도록 해도 된다.
이 때, 측벽 스페이서 SW1의 존재에 의해 채널 스톱층 N1의 평면방향의 양 끝 가장자리부는, 트렌치 TR2의 양 끝 가장자리부로부터 각각 측벽 스페이서 SW2의 두께 T만큼 떨어져서 위치하게 되고, 최종적으로 형성되는 부분 분리산화막의 끝 가장자리부 하부에는 채널 스톱층 N1은 형성되지 않게 된다. 여기서, 측벽 스페이서 SW2의 두께 T는 10∼50nm으로 하면 좋다.
이때, 채널 스톱 주입 후에 트렌치 TR2 내를 내벽 산화하여, 트렌치 저부에 내벽 산화막 OX1을 형성한 뒤는, 도 16∼도 18을 사용하여 설명한 공정을 거쳐서, 트렌치 TR2 내에 HDP-CVD법으로 형성한 산화막을 매립하여 부분 분리산화막 PT21을 형성하고, 질화막(22) 및 폴리실리콘막(21)의 제거와 동시에, 부분 분리산화막 PT21의 분리단차를 줄여서 부분 분리산화막 PT2를 형성하도록 하면 된다.
이때, 측벽 스페이서 SW2를 형성할 때는, 트렌치 TR2의 내벽 전체면에 산화막을 형성한 후 이방성에칭을 행하여 트렌치 TR2의 측벽면에만 산화막을 남기도록 하기 때문에, 트렌치 TR2의 저면에는 산화막이 존재하지 않게 된다.
이 상태에서 채널 스톱 주입을 행하면, 트렌치 저부의 SOI층(3)에 손상이 가해질 가능성이 있다. 그래서, 도 62에 나타낸 것처럼, 측벽 스페이서 SW1을 형성한 후에 내벽산화를 행하고 트렌치 저부에 내벽 산화막 OX1을 형성한 후에 채널 스톱 주입을 행하도록 해도 된다.
또한, 도 63에 나타낸 것처럼, 우선 트렌치 TR2내에 내벽 산화막 OX1을 형성하고, 그 후 측벽 스페이서 SW1을 형성하고 나서, 채널 스톱 주입을 행하도록 하여 도 된다.
또한, 산화막 대신에, 질화막 또는 산질화막을 사용하여 측벽 스페이서를 형성해도 된다. 이 경우, 채널 스톱층의 형성영역을 제한할 수 있을 뿐만 아니라, 보더리스 콘택에 의한 문제의 발생을 방지할 수 있도록 하는 효과도 발휘하게 된다.
이하, 질화막의 측벽 스페이서를 사용하는 또 다른 효과에 관해서 도 64∼도 67을 사용하여 설명한다.
도 64는, 트렌치 TR2 내에 내벽 산화막 OX1을 형성한 뒤, 질화막의 측벽 스페이서 NW3을 형성하는 채널 스톱주입을 행한 뒤의 상태를 나타내고 있다. 측벽 스페이서 NW3을 갖는 트렌치 TR2 내에는 HDP-CVD법으로 형성된 산화막 OX2가 충전되어 있다.
도 65는, 산화막 OX2를 웨트에칭에 의해 제거하여 분리단차를 줄인 상태를 나타내고 있고, 산화막 OX2의 상면이 폴리실리콘막(21) 내에 달할 때까지 에칭이 행하여진다.
다음에, 도 66에 나타낸 공정에서, 질화막(22) 및 측벽 스페이서 NW3을 열인산에 의해 제거한다.
그 후, 폴리실리콘막(21)을 드라이에칭 또는 웨트에칭으로 제거함으로써, 도 67에 나타낸 것처럼, 측면이 측벽 스페이서 NW3으로 구성된 부분 분리산화막 PT4를 얻는다.
도 68에, 부분 분리산화막 PT4를 갖는 SOI 디바이스(400)의 구성을 나타낸다. 이때, 도 68에서 도 13을 사용하여 설명한 SOI 디바이스(100)와 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다.
도 68에서, 콘택 플러그 CP는, 소스·드레인층(15) 상의 실리사이드층(17)에 접속될뿐만 아니라, 부분 분리산화막 PT4에도 걸어 맞춰져 있다. 부분 분리산화막 PT4에서 콘택 플러그 CP는, 부분 분리산화막 PT4의 내부 깊이까지는 도달되어 있지 않다.
이것은 콘택 플러그 CP의 형성을 위해 층간절연막 ZL을 관통하는 콘택홀을 형성할 때에, 층간절연막 ZL과 측벽 스페이서 NW3을 구성하는 질화막은 에칭 속도가 다르기 때문에 에칭 선택성을 얻을 수 있고, 측벽 스페이서 NW3에서 에칭이 정지하기 때문이다.
이와 같이, 부분 분리산화막 PT4의 측면이 질화막으로 구성되어 있기 때문에, 콘택 플러그 CP가 부분 분리산화막 PT4를 관통하는 것이 방지된다. 이때, 측벽 스페이서 NW3은 산질화막으로 구성해도 좋은 것은 물론이다.
여기서, 트렌치 TR2 내에 질화막의 측벽 스페이서를 형성하는 경우, 트렌치 TR2의 내벽 전체면에 질화막을 형성한 뒤, 이방성에칭을 행하여 트렌치 TR2의 측벽면에만 질화막을 남기도록 한다. 이 경우, 질화막은 트렌치 TR2의 내벽뿐만 아니라 질화막(22)의 주표면상에도 형성되지만, 그것은 상기 이방성에칭에 의해 제거된다.
그러나, 이 이방성에칭에서는 측벽 스페이서 형성용 질화막 뿐만 아니라 질화막(22)도 에칭될 가능성이 있어, 활성영역 AR에 대응하는 부분의 질화막(22)이 에칭되어, 질화막(22)의 두께가 변동될 가능성이 있다.
질화막(22)의 두께가 변동하면 불산(HF) 처리에 의한 에칭을 거쳐서 최종적으로 형성되는 부분 분리산화막 PT4의 분리단차가 변동하게 된다.
그래서, 도 69∼도 72에 나타낸 제조방법을 채용함으로써, 분리단차의 변동을 억제하도록 하여도 된다.
우선, 도 69에 나타낸 것처럼, 질화막(22), 폴리실리콘막(21) 및 산화막(4)을 관통함과 동시에, SOI층(3)이 소정 깊이까지 에칭된 트렌치 TR2 내의 내벽산화를 하여, 내벽 산화막 OX1을 형성한다.
그 후, CVD법에 의해, SOI기판의 전체면에 걸쳐 두께 5∼20nm의 보호산화막 OX5를 형성한다. 보호산화막 OX5는 내벽 산화막 OX1상에도 형성되고 또 질화막(22)상에도 형성된다.
또한, CVD법에 의해 SOI기판의 전체면에 걸쳐 두께 10∼100nm의 질화막 SN2를 형성한다.
다음에, 도 70에 나타낸 공정에서, 이방성에칭에 의해 불필요한 질화막 SN2를 제거하고, 트렌치 TR2의 측벽면에만 남겨 측벽 스페이서 NW3을 형성한다. 이 때의 이방성에칭은 질화막을 제거대상으로 하고 있고 산화막에 대해서는 선택성을 갖기 때문에, 질화막(22)을 덮는 보호산화막 OX5는 제거되지 않아 질화막(22)이 에칭되는 것은 아니고 질화막(22)의 두께가 변동되는 일이 없다.
질화막(22)의 두께가 일정하면, 불산(HF)처리에 의한 에칭을 거쳐 최종적으로 형성되는 부분 분리산화막 PT5의 분리단차도 일정해진다.
그 후, 측벽 스페이서 NW3을 열인산에 의해 제거하지만 완전히 제거하는 것은 아니고, 도 71에 나타낸 것처럼, 트렌치 TR2의 SOI층(3) 내에 대응하는 부분에는 측벽 스페이서 NW3이 남도록 한다.
이 상태에서 SOI층(3) 내에서 불순물 프로파일의 피크가 형성되는 에너지로 채널 스톱 주입을 행하고, 트렌치 TR2 저부의 SOI층(3) 내, 즉 분리영역에 채널 스톱층 N1을 형성한다.
그 후, 측벽 스페이서 NW3을 갖는 트렌치 TR2 내에 HDP-CVD법으로 형성된 산화막을 충전하고, 질화막(22) 및 폴리실리콘막(21)의 제거와 동시에, 상기 산화막의 분리단차를 줄임으로써 측면이 측벽 스페이서 NW3으로 구성된 부분 분리산화막 PT5를 얻는다.
또한, 도 10∼도 13을 사용하여 설명한 공정을 거침으로써, 도 72에 나타낸 SOI 디바이스(500)를 얻을 수 있다. 이때, 도 72에서 도 13을 사용하여 설명한 SOI 디바이스(100)와 동일한 구성에 대해서는 동일한 부호를 붙이고 중복되는 설명은 생략한다.
도 72에 나타낸 것처럼, 콘택 플러그 CP는, 소스·드레인층(15) 상의 실리사이드층(17)에 접속될 뿐만 아니라, 부분 분리산화막 PT5에도 걸어맞추어져 있다. 부분 분리산화막 PT5에서는, 콘택 플러그 CP는 측벽 스페이서 NW3에 걸어맞추어져 있지만, 부분 분리산화막 PT5를 관통하고 있지는 않다.
<I. 실시예 9>
이상 설명한 실시예 1∼7의 반도체장치의 제조방법에서는, 분리단차가 큰 부분 분리산화막을 통해서 채널 스톱 주입을 행하는 방법, 또는 활성영역 상에 두꺼운 폴리실리콘막이나 질화막을 남긴 상태에서, 분리단차가 작은 부분 분리산화막을 통해 채널 스톱 주입을 행하는 방법을 나타내고, 실시예 8의 제조방법에서는 부분 분리산화막 형성용 트렌치를 형성한 단계에서 채널 스톱주입을 행하는 방법을 나타냈다.
이것들은, 부분 분리산화막 하부의 SOI층에 채널 스톱주입을 행하는 것을 목적으로 하고 있었으나, 이것에 덧붙여, 이하에 설명하는 실시예 9의 제조방법을 채용함으로써 소스·드레인층을 매립 산화막(2) 근방까지 연장시키는 일이 용이하게 된다.
도 73은, 실시예 1∼8중의 어느 한 가지 방법으로 형성된 부분 분리산화막 PTX에 의해 규정되는 활성영역 AR에 형성된 PMOS 트랜지스터의 소스·드레인층(15)의 제조공정을 나타내고 있고, 게이트절연막(11) 및 게이트전극(12)의 측벽에는 측벽 스페이서(13)가 형성되고, SOI층(3)의 표면 내에는 저도우프 드레인층(또는 소스·드레인 연장층)(14)이 형성되어 있다.
소스·드레인층(15)은, 게이트전극(12) 및 측벽 스페이서(13)를 주입마스크로 해서 이온주입 형성되지만, 이 이온주입에서는, SOI 기판의 주표면에 대하여 수직, 바꾸어 말하면 SOI 기판 주표면의 법선에 대하여 0도를 이루는 각도(0도 주입)로 주입을 행하도록 한다.
이에 의해 결정축 방위가 (100)의 SOI층(3)에서는, 결정축에 따른 방향으로 이온주입이 이루어져 소위 채널링이 발생하고, 낮은 에너지(예를 들어 인을 주입하면 10∼50keV, 붕소를 주입하면 5∼30 keV)에서도 주입불순물이 SOI층(3)의 안쪽 깊숙한 곳까지 도입되게 되어, 소스·드레인층(15)을 매립 산화막(2) 근방의 깊은 위치까지 연장시킬 수 있다. 그 결과, 소스·드레인 불순물을 깊은 위치에 저농도로 주입하여 실리사이드층으로부터의 전류누설을 방지하거나, 접합용량을 줄이는 일이 용이하게 된다.
한편, 부분 분리산화막 PTX는, 결정성을 갖지 않은 비결정질 상태에 있기 때문에, 소스·드레인 불순물은 부분 분리산화막 PTX 하부의 SOI층(3)에는 거의 도달하지 않아, 채널 스톱층 N1의 불순물 농도를 감소시키는 일이 없다.
이 때문에, 부분 분리산화막 PTX 하부의 SOI층(3)의 저항 값을 낮은 상태로 유지할 수 있다.
여기서, 도 74에 채널링 주입을 행한 경우와, 비채널링 주입을 행한 경우의 불순물의 분포상태를 나타낸다.
도 74에서는, 횡축에 실리콘층의 깊이를 종축에 불순물 농도를 나타내고, 채널링 주입에 의한 불순물 프로파일은 점선으로, 비채널링 주입에 의한 불순물 프로파일을 실선으로 나타낸다. 이와 같이, 채널링 주입에서는 보다 깊은 위치까지 불순물이 분포되게 된다.
이때, 상기에서는 SOI층(3)의 결정축 방위가 (100)로 하여서 설명하였지만, 이 경우에는 0도 주입뿐만 아니라, SOI기판의 주표면의 법선에 대하여 45도를 이루는 각도에서의 주입(45도 주입)을 행하는 경우에도, 채널링 주입이 된다. 마찬가지로 SOI층(3)의 결정축 방위가 (110)인 경우라도, 0도 주입 및 45도 주입으로 채널링 주입이 가능해진다.
이때, 이상 설명한 실시예 9에서는, 채널링을 이용함으로써 소스·드레인층(15)을 깊은 위치까지 연장시키는 구성을 나타냈지만, 채널링을 이용하면 활성영역상에 특별히 두꺼운 막을 형성하지 않더라도, 분리단차가 작은 부분 분리산화막 하부의 SOI층에만 채널 스톱주입을 행하는 것이 가능해진다.
도 75는, 채널링을 이용하여 채널 스톱주입을 행하고 있는 상태를 나타내고 있고, 종래적인 방법으로 형성된 부분 분리산화막 PT에 의해 규정되는 활성영역 AR상에는, 주입보호막이 되는 산화막(4)만이 형성되어 있다.
이 이온주입을 할 때는, SOI기판 주표면의 법선에 대하여 0도를 이루는 각도에서 주입을 행하도록 하고 있고, 부분 분리산화막 PT을 통과하여 SOI층(3) 내에서 불순물 프로파일의 피크가 형성되는 에너지로 설정되어 있다.
따라서, 결정축 방위가 (100)의 SOI층(3)에서는 결정축에 따른 방향으로 이온주입이 이루어져 채널링이 발생하고 있다. 이 때문에, 불순물이온은 SOI층(3)을 통과하여 매립 산화막(2) 또는 실리콘기판(2)까지 도달하게 되어, SOI층(3) 중에는 고농도의 채널 스톱층은 형성되지 않는다.
한편, 부분 분리산화막 PT의 하부 SOI층(3) 중에는 고농도의 채널 스톱층 N1이 형성되게 된다.
이와 같이, 채널링을 이용함으로써, 분리단차가 작은 부분 분리산화막 하부의 SOI층에만 채널 스톱 주입을 행하기가 용이해진다.
<J.실시예 10>
이상 설명한 실시예 1∼8의 반도체장치 제조방법에서는, 채널 스톱 주입과는 별도로 채널주입을 행하게 된다. 이 방법으로는 두 종류의 MOS 트랜지스터를 형성하는데 4종류의 레지스트 마스크 필요하며(도 1∼도 14 참조), 트랜지스터의 종류가 늘어나면 주입마스크의 종류도 많이 필요해져서 제조공정이 번잡해지고 제조비용이 증대하게 된다.
<J-1.제조방법>
이하, 본 발명에 따른 실시예 10으로서, 트랜지스터의 종류가 증가한 경우에, 주입마스크 종류의 증가를 억제할 수 있는 제조방법에 관해, 제조공정을 순차로 도시한 도 76∼도 82를 사용하여 설명한다.
이때, 이하의 설명에서는, 고전압, 즉 비교적 게이트전압이 높은 PMOS 및 NMOS 트랜지스터와, 저전압, 즉 비교적 게이트전압이 낮은 PMOS 및 NMOS 트랜지스터를 형성하는 경우를 예로 하여, 도 14∼도 20을 사용하여 설명한 실시예 2와 동일한 구성에 대해서는 동일한 부호를 붙이고 중복되는 설명은 생략한다.
도 76에 나타낸 것처럼, SOI기판은 고전압 MOS 트랜지스터를 형성하는 영역 HV와, 저전압의 MOS 트랜지스터를 형성하는 영역 LV로 크게 나뉘고, 영역 HV는 PMOS 트랜지스터를 형성하는 영역 HPR과 NMOS 트랜지스터를 형성하는 영역 HNR로 나뉘어지고 있다. 또한, 영역 LV는 PMOS 트랜지스터를 형성하는 영역 LPR과 NMOS 트랜지스터를 형성하는 영역 LNR로 나뉘어져 있다.
각 영역에서는 부분 분리산화막 PT21에 의해 활성영역 AR이 규정되고, 활성영역 AR 상에는 폴리실리콘막(21) 및 질화막(22)의 다층막이 배치되어 있다.
도 76에 나타낸 공정에서는, 영역 HPR상 및 LPR상이 레지스트 마스크 RM41에 의해서 덮여지고, 개구부가 된 영역 HNR 및 LNR에서 P형 불순물의 채널 스톱주입이 행하여져, 해당 영역의 부분 분리산화막 PT21 하부의 SOI층(3) 중에는 고농도의 채널 스톱층 P1이 형성된다.
이 경우에 주입되는 불순물은, 예를 들어 붕소(B)를 사용하면 그 주입에너지는 30∼100 keV로 하고, 도우즈량은 1×1012∼1×1014/cm2로 한다.
다음에, 도 77에 나타낸 공정에서, 동일 레지스트 마스크 RM41을 사용하여 영역 HNR 및 LNR에서 P형 불순물의 채널주입이 행해지고, 해당 영역의 활성영역 AR의 SOI층(3) 중에는 채널주입층 P2가 형성된다.
이 경우에 주입되는 불순물은, 예를 들어 붕소(B)를 사용하면, 그 주입에너지는 50∼200keV로 하고, 도우즈량은 1×1012∼1×1014/cm2로 한다.
다음에, 도 78에 나타낸 공정에서, 영역 HNR상 및 LNR상이 레지스트 마스크 RM42에 의해서 덮여지고, 개구부가 된 영역 HPR 및 LPR에서 N형 불순물의 채널 스톱 주입이 행해져서, 해당 영역의 부분 분리산화막 PT21 하부의 SOI층(3) 안에는 고농도의 채널 스톱층 N1이 형성된다.
이 경우에 주입되는 불순물은, 예를 들어 인(P)을 사용하면 그 주입 에너지는 100∼300 keV로 하고, 도우즈량은 1×1012∼1×1014/cm2로 한다.
다음에, 도 79에 나타낸 공정에서, 동일 레지스트 마스크 RM42를 사용하여, 영역 HPR 및 LPR에서 N형 불순물의 채널주입이 행해지고, 해당 영역의 활성영역 AR의 SOI층(3) 중에는 채널주입층 N2가 형성된다.
이 경우에 주입되는 불순물은, 예를 들어 비소(As)를 사용하면 그 주입에너지는 300∼1000 keV로 하고, 도우즈량은 1×1012∼1×1014/cm2로 한다.
다음에, 도 80에 나타낸 공정에서, 영역 LNR 상에만 개구부가 되는 레지스트 마스크 RM43을 형성하고, 개구부가 된 영역 LNR에서 P형 불순물의 채널주입이 행해지고, 해당 영역 활성영역 AR의 SOI층(3) 중의 채널주입층 P2의 농도가 높아져서 채널주입층 P21이 형성된다.
이 경우에 주입되는 불순물은, 예를 들면 붕소(B)를 사용한다면 그 주입에너지는 10∼40 keV로 하고, 도우즈량은 1×1011∼1×1013/cm2로 한다.
다음에, 도 81에 나타낸 공정에서, 영역 LPR 상에만 개구부가 되는 레지스트 마스크 RM44를 형성하고, 개구부가 된 영역 LPR에서, N형 불순물의 채널주입(추가주입)이 행하여지며, 해당 영역의 활성영역 AR의 SOI층(3) 중의 채널주입층 N2의 농도가 높아져서 채널주입층 N21이 형성된다.
이 경우에 주입되는 불순물은, 예를 들어 비소(As)를 이용한다면, 그 주입에너지는 30∼150 keV로 하고, 도우즈량은 1×1011∼1×1013/cm2로 한다.
도 82에, 모든 채널 스톱층 및 채널주입층이 형성된 상태를 나타낸다.
<J-2.작용효과>
이상 설명한 실시예 10의 제조방법에 의하면, 4종류의 MOS 트랜지스터를 형성하는 데, 4회의 레지스트 마스크의 형성공정을 행하기만 하면 되기 때문에, 제조비용의 증대를 억제할 수 있다.
이때, 이상의 설명에서는, 저전압 MOS 트랜지스터 채널 주입층의 불순물 농도는 고전압 MOS 트랜지스터의 채널 주입층 불순물 농도보다도 높게 하며, 고전압 MOS 트랜지스터의 채널주입을 저전압 MOS 트랜지스터에서도 행하고, 저전압 MOS 트랜지스터에서는 추가주입을 행함으로써 원하는 불순물농도에 이르도록 하였지만, 저전압 MOS 트랜지스터의 채널 주입층의 불순물 농도가 고전압 MOS 트랜지스터의 채널주입층의 불순물 농도보다도 낮은 경우에는, 공정을 교체하면 좋은 것은 물론이다.
<J-3.변형예>
이상 설명한 실시예 10의 제조방법에서는, 채널 불순물의 추가주입도 포함시켜 분리단차가 큰 부분 분리산화막 PT21의 상태에서 불순물주입을 행하는 예를 나타냈으나, 채널 스톱층의 형성이 종료된 후에는, 부분 분리산화막 PT21의 분리단차를 줄여서 부분 분리산화막 PT2를 형성한 상태에서 불순물주입을 행해도 된다.
즉, 도 79를 사용하여 설명한 것처럼, 영역 HPR 및 LPR에서 N형 불순물의 채널주입을 행하고, N형 불순물의 채널주입을 행해서 채널주입층 N2를 형성한 후, 레지스트 마스크 RM42를 제거하여 예를 들어 불산(HF) 처리에 의해 부분 분리산화막 PT21을 에칭해서 분리단차를 줄인 부분 분리산화막 PT2를 형성한다.
다음에, 웨트에칭 또는 산화막과의 선택성이 있는 드라이에칭에 의해 산화막(4)상의 폴리실리콘막(21)을 제거함으로써, 도 83에 나타낸 것처럼 부분 분리산화막 PT2를 얻는다.
도 83에 나타낸 공정에서는, 영역 LNR 상에만 개구부가 되는 레지스트 마스크 RM43을 형성하고, 개구부가 된 영역 LNR에서 P형 불순물의 채널주입(추가주입)이 행해져서, 해당 영역 활성영역 AR의 SOI층(3) 중의 채널주입층 P2의 농도가 높아져 채널주입층 P21이 형성된다.
이 경우에 주입되는 불순물은, 예를 들어 붕소(B)를 사용하면 그 주입에너지는 10∼40 keV로 하고, 도우즈량은 1×1011∼1×1013/cm2로 한다.
다음에, 도 84에 나타낸 공정에서, 영역 LPR 상에만 개구부가 되는 레지스트 마스크 RM44를 형성하고, 개구부가 된 영역 LPR에서 N형 불순물의 채널주입이 행해져서, 해당 영역 활성영역 AR의 SOI층(3) 중의 채널주입층 N2의 농도가 높아져서 채널주입층 N21이 형성된다.
이 경우에 주입되는 불순물은, 예를 들어 비소(As)를 사용하면 그 주입에너지는 30∼150 keV로 하고, 도우즈량은 1×1011∼1×1013/cm2로 한다.
도 85에, 모든 채널 스톱층 및 채널주입층이 형성된 상태를 나타낸다.
<K.실시예 11>
이상 설명한 실시예 1∼10의 반도체장치의 제조방법에서는, 부분 분리산화막 하부의 SOI층에, 소스·드레인층과는 다른 도전형의 불순물을 고농도로 주입하여 채널 스톱층을 형성하는 예를 나타냈지만, 이 경우, 마찬가지로 고농도로 불순물을 갖는 소스·드레인층과의 접합부에서는 접합용량이 커질 가능성이 있다.
이 접합용량을 줄이기 위해서는 접합면적을 작게 하면 되고, 이하, 본 발명에 따른 실시예 11로 해서, 접합면적을 작게 하는 것이 가능한 제조방법에 관해서 설명한다.
<K-1.제조방법>
도 86은 본 실시예에 따른 MOS 트랜지스터를 나타낸 평면도로, 활성영역 AR 상에서의 게이트전극(12)의 상부를 질화막 SN3으로 덮은 구성을 나타내고 있고, 질화막 SN3은 게이트전극(12)상뿐만 아니라 활성영역 AR상도 덮도록 배치되어 있다.
도 86에서의 B-B 선에서의 단면구성을 도 87에 나타낸다. MOS 트랜지스터의 구성은, 예를 들면, 도 13을 사용하여 설명한 SOI 디바이스(100)의 PMOS 트랜지스터와 마찬가지이고, 동일한 구성에 대해서는 동일부호를 붙이고 중복되는 설명은 생략한다. 이때, 도 87은 MOS 트랜지스터의 제조도중의 상태를 나타내고 있고, 층간절연막 등을 형성하기 전의 단계이다.
도 87에 나타낸 것처럼, 게이트전극(12)상에서 활성영역 AR상에 걸쳐 질화막 SN3이 배치되어 있고, 또한 활성영역 AR을 규정하는 부분 분리산화막 PTX(실시예 1∼8의 어느 한 가지 방법으로 형성된 것) 하부의 SOI층(3) 중에는 N형 불순물로 채널 스톱층 N1이 형성되어 있다.
이 상태에서는 채널 스톱층 N1의 두께는 S1이고, 이것은 부분 분리산화막 PTX의 형성을 할 때 설치된 트렌치의 저부로부터 매립 산화막(2)까지의 거리와 거의 같은 두께이다.
도 87에서는 소스·드레인층(15)은, 채널 스톱층 N1과 접합하도록 나타내어 있지 않지만, 소스·드레인층(15)과 채널 스톱층 N1이 접합하는 경우, 그 접합면적은 채널 스톱층 N1의 두께 S1에 의해서 결정되게 된다.
도 88은 채널 스톱층 N1의 두께 S1을 얇게 하기 위해, 부분 분리산화막 PTX를 열산화하여 그 단면적을 크게 한 상태를 나타내고 있고, 부분 분리산화막 PTX가 커진 분량만큼 채널 스톱층 N1의 두께가 얇아져서 두께 S2로 되어 있다. 이때, 질화막 SN3으로 덮인 부분은 산화되지 않아 게이트절연막(11)의 두께가 변화하는 것은 아니다. 질화막 SN3은 산화방지막으로서 기능한다.
<K-2.작용효과>
이상 설명한 실시예 11의 제조방법에 의하면, 부분 분리산화막의 단면적을 크게 함으로써 채널 스톱층의 두께를 얇게 하기 때문에, 접합면적을 작게 할 수 있고 접합용량을 작게 할 수 있다.
<K-3.변형예>
이상의 설명에서는, 산화방지막인 질화막 SN3으로 덮는 것은 활성영역 AR상의 게이트전극(12) 상부이지만, 도 89에 나타낸 것처럼, 활성영역 AR상으로부터 본체 영역 BD 상에 걸쳐서 덮도록 해도 된다.
본체 영역 BD는, 채널형성영역의 전위고정을 위해 전위를 공급하는 영역이고, 여기에 공급된 전위는 부분 분리산화막 하부의 SOI층을 통하여 채널형성영역에 공급되게 된다.
도 89에서의 B-B 선에서의 단면구성을 도 90에 나타낸다. 도 90에 나타낸 것처럼, 본체 영역 BD와 활성영역 AR은, 부분 분리산화막 PTX 하부의 SOI층(3)을 통하여 전기적으로 접속되어 있고, 이 경로부가 되는 부분산화막 PTX 상에도 질화막 SN3이 배치되어 있다.
도 91은 부분 분리산화막 PTX를 열산화한 상태를 나타내고 있으며, 질화막 SN3으로 덮여지지 않은 영역의 부분 분리산화막 PTX는 그 단면적이 커지고, 앞서 설명한 것처럼 채널 스톱층 N1의 두께가 얇아져서 두께 S2로 되어 있다. 한편, 질화막 SN3으로 덮인 부분의 부분 분리산화막 PTX는 산화되지 않아, 채널 스톱층 N1의 두께는 두께 S1인 채로 있다.
이와 같이, 본체 영역 BD와 활성영역 AR의 전기적 접속경로가 되는 부분 분리산화막 PTX 하부 채널 스톱층 N1의 두께를 두껍게 해둠으로써, 경로부의 전기저항(본체 저항)을 줄일 수 있어, 활성영역 AR의 전위 고정을 용이하게 행할 수 있다.
이때, 상술한 것처럼, 본체 영역과 활성영역의 전기적 접속경로가 되는 부분 분리산화막 하부의 채널 스톱층에 대해서는 본체 저항은 낮은 편이 바람직하고, 그 때문에 채널 스톱층의 불순물 농도는 높게 설정하고 있다.
그러나, NMOS 트랜지스터의 채널 스톱층을 구성하는 P형의 채널 스톱층은, PMOS 트랜지스터의 채널 스톱층을 구성하는 N형의 채널 스톱층과 같은 불순물농도이어도, 그 물리적 특성으로 인하여 N형의 채널 스톱층보다도 저항치가 높아진다.
그래서, N형의 채널 스톱층에 대해서는, 불순물농도를 P형의 채널 스톱층보다도 높아지도록 형성하거나, 부분 분리산화막중에 미리 N형의 불순물, 예를 들면 붕소를 도입해 두면 좋다.
즉, HDP-CVD법으로 부분 분리산화막을 형성할 때에, CVD 가스에 BH3 가스를 첨가하거나, 또는 부분 분리산화막 형성 후에 붕소를 이온주입에 의해 도입하면 된다. 그 때의 도우즈량은 1×1013∼1×1015/cm2로 한다.
이에 따라, 후의 열처리공정에서 부분 분리산화막 중의 P형 불순물이 P형의 채널 스톱층 중에 확산하여 농도를 높일 수 있다.
또한, 반대로, 채널 스톱층 중의 P형 불순물이 부분 분리산화막 중에 확산되어, 불순물농도가 저하되는 것을 방지할 수 있다.
이 경우, p형 불순물을 포함하는 부분 분리산화막은, PMOS 트랜지스터를 형성하는 영역에도 형성되게 되지만, P형 불순물이 N형의 채널 스톱층 중에 확산함으로 인한 저항값 변화의 영향은 작다.
또한, 이상 설명한 실시예 1∼11에서는, SOI 디바이스를 예로서 설명하였지만, 분리산화막 하부의 반도체층 중에 채널 스톱층을 형성하는 반도체장치이면 적용이 가능하고, 예를 들면, 실리콘기판 상에 직접 형성되는 벌크 디바이스라도 동일한 효과를 얻을 수가 있다.
본 발명에 따른 제1 국면에 기재된 반도체장치의 제조방법에 의하면, 분리단차가 큰 트렌치 분리산화막을 형성하고, 트렌치 분리산화막을 통해서 채널 스톱 주입을 행함으로써, 분리영역에 자기 정합적으로 고농도의 채널 스톱층을 형성할 수 있다. 그리고, 이 경우에는, 활성영역에 대응하는 반도체층에는, 채널 스톱층은 형성되지 않기 때문에, MOS 트랜지스터의 한계치 조정을 지장 없이 행할 수가 있고, 또한, MOS 트랜지스터의 소스·드레인층 또는 소스·드레인층의 PN 접합부 주위에 형성되는 공핍층을 깊은 영역에까지 도달시키는 것이 가능해져서, 트랜지스터 특성의 저하를 방지한 반도체장치를 얻을 수가 있다.
본 발명에 따른 제2 국면에 기재된 반도체장치의 제조방법에 의하면, 제2 폴리실리콘막은 큰 분리단차를 형성하기 위해서 기능하고, 제2 산화막은 제2 폴리실리콘막의 제거시의 에칭 스토퍼로서 기능하며, 제1 폴리실리콘막은 에칭에 의해 트렌치 분리산화막의 분리단차를 작게 할 때 활성영역의 보호막으로서 기능한다. 또한, 제1 산화막은 반도체층에의 불순물 주입시의 손상감소나, 상층 막을 제거할 때 반도체층의 보호막으로서 기능한다.
본 발명에 따른 제3 국면에 기재된 반도체장치의 제조방법에 의하면, 제2 폴리실리콘막을, 제1 폴리실리콘막보다도 두껍게 형성하기 때문에, 용이하게 큰 분리단차를 형성할 수 있다.
본 발명에 따른 제4 국면에 기재된 반도체장치의 제조방법에 의하면, 활성영역상에는 제1 폴리실리콘막을 얇게 남겨서, 분리단차가 비교적 작은 트렌치 분리산화막을 통과하여 반도체층 내에서 채널 스톱층이 형성되는 에너지로 채널 스톱주입을 행함으로써, 분리영역에 자기 정합적으로 고농도의 채널 스톱층을 형성할 수 있다.
본 발명에 따른 제5 국면에 기재된 반도체장치의 제조방법에 의하면, 보조막의 주표면으로부터 돌출된 상태의 트렌치 분리산화막 표면 및 제1 폴리실리콘막의 표면을 제2 산화막으로 피복하고 있기 때문에, 트렌치 분리산화막의 제거를 할 때 트렌치 분리산화막의 원하지 않는 부분이 제거되는 것이 방지된다.
본 발명에 따른 제6 국면에 기재된 반도체장치의 제조방법에 의하면, 보조막의 주표면으로부터 돌출된 상태의 트렌치 분리산화막상 및 제1 폴리실리콘막상을 제2 산화막으로 덮어 있기 때문에, 트렌치 분리산화막의 제거를 할 때 트렌치 분리산화막이 원하지 않는 부분이 제거되는 것이 방지된다.
본 발명에 따른 제7 국면에 기재된 반도체장치의 제조방법에 의하면, 보조막의 주표면으로부터 돌출된 상태의 트렌치 분리산화막상 및 제1 폴리실리콘막상을 제2 산화막으로 덮고, 제2 산화막의 두께를 드라이에칭에 의해 감소하기 때문에, 웨트에칭으로 제2 산화막을 제거할 때에 균일한 에칭이 가능해진다.
본 발명에 따른 제8 국면에 기재된 반도체장치의 제조방법에 의하면, 보조막의 주표면으로부터 돌출된 상태의 트렌치 분리산화막의 측면에 질화막의 측벽 스페이서를 형성하고 있기 때문에, 트렌치 분리산화막을 제거할 때 트렌치 분리산화막의 원하지 않는 부분이 제거되는 것이 방지된다.
본 발명에 따른 제9 국면에 기재된 반도체장치의 제조방법에 의하면, 채널 스톱주입의 불순물을 경사 방향으로부터 주입함으로써, 트렌치 분리산화막의 하부만이 아니라 활성영역의 반도체층 내까지 연장하는 채널 스톱층을 형성할 수 있고, 소스·드레인층을 형성할 때는 해당 연장부분의 불순물이 소스·드레인층의 불순물로 보상되어 저농도 영역이 된다. 그 때문에, 소스·드레인층과 채널 스톱이 직접 접촉되는 것이 방지되기 때문에, PN 접합부에서의 누설전류가 경감되어 보다 양호한 접합특성을 얻을 수 있다.
본 발명에 따른 제10 국면에 기재된 반도체장치의 제조방법에 의하면, 보조막이 제1 폴리실리콘막의 위에 제2 산화막을 구비하기 때문에, 트렌치 분리산화막의 제거를 할 때 트렌치 분리산화막의 원하지 않는 부분이 제거되는 것이 방지된다.
본 발명에 따른 제11 국면에 기재된 반도체장치의 제조방법에 의하면, 활성영역상에는 보조막을 남기고, 분리단차가 작은 트렌치 분리산화막을 통과하여 반도체층내에서 프로파일의 피크가 형성되는 에너지로 채널 스톱주입을 행함으로써, 분리영역에 자기 정합적으로 고농도의 채널 스톱층을 형성할 수 있다. 그리고, 이 경우에는 활성영역에 대응하는 반도체층 내에는 채널 스톱층은 형성되지 않기 때문에, MOS 트랜지스터의 한계치 조정을 지장 없이 행할 수가 있고, 또한, MOS 트랜지스터의 소스·드레인층 또는 소스·드레인층의 PN 접합부 주위에 형성되는 공핍층을 깊은 영역에까지 도달시키는 일이 가능해져서, 트랜지스터 특성의 저하를 방지한 반도체장치를 얻을 수 있다.
본 발명에 따른 제12 국면에 기재된 반도체장치의 제조방법에 의하면, 활성영역상에는 제1 산화막, 제1 폴리실리콘막 및 마스크용 질화막이 남아, 이들에 의해 활성영역에의 불순물 주입을 방지할 수 있다.
본 발명에 따른 제13 국면에 기재된 반도체장치의 제조방법에 의하면, 마스크용 질화막을, 제1 폴리실리콘막보다도 두껍게 형성하기 때문에, 반도체층에 가해지는 기계적 스트레스를 줄일 수 있다.
본 발명에 따른 제14 국면에 기재된 반도체장치의 제조방법에 의하면, 트렌치 내에 매립한 산화막에 불순물을 도입함으로써, 산화막의 웨트에칭에 대한 에칭 속도가 변화되어, 트렌치 분리산화막의 막두께 제어성을 향상시키는 일이 가능해진다.
본 발명에 따른 제15 국면에 기재된 반도체장치의 제조방법에 의하면, 산화막의 웨트에칭에 대한 에칭 속도를 바꿀 수가 있다.
본 발명에 따른 제16 국면에 기재된 반도체장치의 제조방법에 의하면, 트렌치의 내벽면에 질화막의 측벽 스페이서를 형성한 상태에서 불순물의 이온주입을 행하기 때문에, 측벽 스페이서의 존재에 의해 채널 스톱층의 평면방향의 양끝 가장자리부는 트렌치 분리산화막의 양 끝 가장자리부로부터 각각 측벽 스페이서의 두께만큼 떨어저 위치하게 되어, 트렌치 분리산화막의 끝 가장자리부 하부에는 채널 스톱층은 형성되지 않는다. 이 때문에, MOS 트랜지스터를 형성한 상태에서 트렌치 분리산화막의 끝 가장자리부 근방에서는 소스 드레인층과 채널 스톱층이 떨어져서 존재하게 되어, 공핍층을 두껍게 해서 접합용량을 줄일 수 있다. 또한, 트렌치 분리산화막의 끝 가장자리부 근방에서의 전계를 완화하여 접합 누설을 줄일 수 있다.
본 발명에 따른 제17 국면에 기재된 반도체장치의 제조방법에 의하면, 트렌치를 형성한 단계에서 채널 스톱주입을 행하기 때문에 주입에너지는 작아도 되고, 이 에너지에서는 활성영역에 대응하는 반도체층상의 보조막을 통과할 수는 없기 때문에, 활성영역에 대응하는 반도체층 내에 채널 스톱주입의 불순물이 주입되는 것을 확실하게 방지할 수 있다.
본 발명에 따른 제18 국면에 기재된 반도체장치의 제조방법에 의하면, 트렌치의 내벽에 내벽 산화막을 형성한 상태에서 채널 스톱주입을 행하기 때문에, 내벽 산화막의 존재에 의해 채널 스톱층 평면방향의 양 끝 가장자리부는 트렌치의 양 끝 가장자리부로부터 각각 내벽 산화막의 두께만큼 떨어져 위치하게 되어, 최종적으로 형성되는 트렌치 분리산화막의 끝 가장자리부 하부에는 채널 스톱층은 형성되지 않는다. 이 때문에, MOS 트랜지스터를 형성한 상태에서 트렌치 분리산화막의 끝 가장자리부 근방에서는 소스·드레인층과 채널 스톱층이 떨어져 존재하게 되고, 공핍층을 두껍게 하여 접합용량을 줄일 수 있다. 또한, 트렌치 분리산화막의 끝 가장자리부 근방에서의 전계를 완화하여 접합누설을 줄일 수 있다.
본 발명에 따른 제19 국면에 기재된 반도체장치의 제조방법에 의하면, 트렌치의 내벽에 내벽 질화막 또는 내벽 산질화막을 형성한 상태에서 채널 스톱주입을 행하기 때문에, 내벽 질화막 또는 내벽 산질화막의 존재에 의해 채널 스톱층 평면방향의 양끝 가장자리부는, 트렌치의 양끝 가장자리부로부터, 각각 내벽 질화막 또는 내벽 산질화막의 두께만큼 떨어져 위치하게 되고, 최종적으로 형성되는 트렌치 분리산화막의 끝 가장자리부 하부에는 채널 스톱층은 형성되지 않는다. 또한, 내벽 질화막 또는 내벽 산질화막이 트렌치 분리산화막의 외주에 남기 때문에, 뒤의 공정에서 트렌치 분리산화막의 끝 가장자리부에 콘택 플러그가 걸어맞춰지도록 배치되는 경우라도, 산화막과의 에칭 속도의 차에 의해 내벽 산화막 또는 내벽 산질화막이 제거되지 않고 콘택 플러그가 트렌치 분리산화막을 관통하는 것을 방지할 수 있다.
본 발명에 따른 제20 국면에 기재된 반도체장치의 제조방법에 의하면, 트렌치의 내벽측면에 산화막의 측벽 스페이서를 형성한 상태에서 채널 스톱주입을 행하기 때문에, 측벽 스페이서의 존재에 의해 채널 스톱층 평면방향의 양 끝 가장자리부는 트렌치의 양끝 가장자리부로부터, 각각 측벽 스페이서의 두께만큼 떨어져 위치하게 되어, 최종적으로 형성되는 트렌치 분리산화막의 끝 가장자리부 하부에는 채널 스톱층은 형성되지 않는다.
본 발명에 따른 제21 국면에 기재된 반도체장치의 제조방법에 의하면, 측벽 스페이서로 덮여지지 않은 트렌치 저부에 내벽 산화막이 형성되기 때문에, 채널주입을 할 때의 반도체층의 보호막이 된다.
본 발명에 따른 제22 국면에 기재된 반도체장치의 제조방법에 의하면, 측벽 스페이서가 내벽 산화막의 위에 형성되기 때문에, 채널 스톱층 평면방향의 양끝 가장자리부가 트렌치의 양끝 가장자리부로부터 더 떨어져서 위치하게 된다.
본 발명에 따른 제23 국면에 기재된 반도체장치의 제조방법에 의하면, 트렌치의 내벽측면에 질화막의 측벽 스페이서가 형성되기 때문에, 채널 스톱층의 평면방향의 양 끝 가장자리부가 트렌치의 양 끝 가장자리부로부터 떨어져 위치하게 된다. 또한, 질화막이 트렌치 분리산화막의 측면에 남기 때문에, 뒤의 공정에서 트렌치 분리산화막의 끝 가장자리부에 콘택 플러그가 걸어맞춰지도록 배치되는 경우라도, 산화막과의 에칭 속도의 차에 의해 질화막이 제거되지 않고, 콘택 플러그가 트렌치 분리산화막을 관통하는 것을 방지할 수 있다.
본 발명에 따른 제24 국면에 기재된 반도체장치의 제조방법에 의하면, 트렌치의 내벽 및 보조막의 주표면 전체면에 보호산화막을 형성한 뒤, 트렌치의 내벽측면에 질화막의 측벽 스페이서를 형성하기 때문에, 보조막에 질화막이 포함되는 경우라도 측벽 스페이서를 형성할 때 에칭으로 보조막이 제거되는 일이 방지되어, 보조막의 두께가 변동함으로 인해 최종적으로 형성되는 트렌치 분리산화막의 두께가 변동하는 일이 방지된다.
본 발명에 따른 제25 국면에 기재된 반도체장치의 제조방법에 의하면, 소스·드레인층의 불순물 이온주입에서 채널링을 이용하기 때문에, 주입 불순물이 반도체층 안쪽 깊은데까지 도입되게 되어 소스·드레인층을 깊은 영역에까지 연장시킬 수 있다. 한편, 트렌치 분리산화막은, 결정성을 갖지 않은 비결정질 상태에 있기 때문에, 소스·드레인 불순물은 트렌치 분리산화막 하부의 반도체층에는 거의 도달하지 않아, 채널 스톱층의 불순물농도를 감소시키지 않는다.
본 발명에 따른 제26 국면에 기재된 반도체장치의 제조방법에 의하면, 채널 스톱층의 형성에서 채널링을 이용하기 때문에 분리단차가 작은 트렌치 분리산화막 하부의 반도체층에만 채널 스톱 주입을 행하는 것이 용이해진다.
본 발명에 따른 제27 국면에 기재된 반도체장치의 제조방법에 의하면, 결정축방위가 (100) 또는 (110)인 반도체층에 대하여 채널링 주입을 행할 수가 있다.
본 발명에 따른 제28 국면에 기재된 반도체장치의 제조방법에 의하면, 고전압 MOS 트랜지스터의 한계치 조정을 위한 불순물의 주입을 저전압 MOS 트랜지스터의 한계치 조정을 위한 불순물의 주입에도 이용하기 때문에, 레지스트 마스크의 필요수가 감소하여 제조비용의 증대를 억제할 수 있다.
본 발명에 따른 제29 국면에 기재된 반도체장치의 제조방법에 의하면, 저전압 MOS 트랜지스터의 한계치 조정을 위한 불순물의 주입을, 고전압 MOS 트랜지스터의 한계치 조정을 위한 불순물의 주입에도 이용하기 때문에, 레지스트 마스크의 필요수가 감소하여 제조비용의 증대를 억제할 수 있다.
본 발명에 따른 제30 국면에 기재된 반도체장치의 제조방법에 의하면, 트렌치 분리산화막이 P형 불순물을 포함하기 때문에, 뒤의 열처리공정에서 트렌치 분리산화막 중의 P형 불순물이 P형의 채널 스톱층 중에 확산되어 농도를 높일 수가 있다. 또한, 반대로 채널 스톱층 중의 P형 불순물이 트렌치 분리산화막 중에 확산되어 불순물 농도가 저하하는 것을 방지할 수 있다.
본 발명에 따른 제31 국면에 기재된 반도체장치의 제조방법에 의하면, SOI 디바이스에 있어서, 분리영역에 자기 정합적으로 고농도의 채널 스톱층을 형성할 수 있다.
본 발명에 따른 제32 국면에 기재된 반도체장치의 제조방법에 의하면, MOS 트랜지스터의 게이트전극상 및 활성영역상을 덮도록 질화막을 형성한 뒤에 열산화를 행하기 때문에, 질화막으로 덮여지지 않은 트렌치 분리산화막의 단면적이 커지고 채널 스톱층의 두께가 얇아져서, 접합면적을 작게 할 수 있고 접합용량을 작게 할 수 있다.
본 발명에 따른 제33 국면에 기재된 반도체장치의 제조방법에 의하면, 예를 들면, 본체 영역과 활성영역의 전기적 접속경로가 되는 트렌치 분리산화막의 상부를 질화막으로 덮음으로써, 열산화가 방지되고 트렌치 분리산화막의 단면적이 커지는 일이 없다. 그 때문에 그 하부의 채널 스톱층 두께가 얇아지지 않고, 경로부의 전기저항(본체 저항)을 감소시킬 수 있어, 활성영역의 전위고정을 용이하게 행할 수 있다.
본 발명에 따른 제34 국면에 기재된 반도체장치에 의하면, 트렌치의 내벽에 배치된 질화막 또는 산질화막을 구비하기 때문에, 트렌치 분리산화막의 끝 가장자리부에 콘택층이 걸어맞춰지도록 배치되는 경우라도, 산화막과의 에칭 속도의 차에 의해, 질화막 또는 산질화막이 제거되지 않고, 콘택부가 트렌치 분리산화막을 관통하는 것을 방지할 수 있다.
본 발명에 따른 제35 국면에 기재된 반도체장치에 의하면, 트렌치의 내벽에 배치된 산화막과, 산화막보다도 내측에 배치된 질화막 또는 산질화막을 구비하기 때문에, 트렌치 분리산화막의 끝 가장자리부에 콘택부가 걸어맞춰지도록 배치되는 경우라도, 산화막과의 에칭 속도의 차에 의해, 질화막 또는 산질화막이 제거되지 않고, 콘택부가 트렌치 분리산화막을 관통하는 것을 방지할 수 있다.
본 발명에 따른 제36 국면에 기재된 반도체장치에 의하면, 채널 스톱층의 끝 가장자리부에서는 웨이퍼 공정에서의 여러 가지 열처리에 의해 채널 스톱 불순물이 매립 산화막에 흡수되는 것을 방지할 수 있고, 또한, 채널 스톱불순물이 트렌치 분리산화막에 흡수되었다고 해도, 매립 산화막 중의 불순물층의 불순물이 확산됨으로써 보충된다. 따라서, 채널 스톱층의 불순물농도를 고농도로 유지할 수 있고, 이 부분에서의 기생트랜지스터의 발생을 억제할 수 있다.
도 1은 본 발명에 따른 실시예 1의 반도체장치의 제조방법을 나타낸 단면도,
도 2는 본 발명에 따른 실시예 1의 반도체장치의 제조방법을 나타낸 단면도,
도 3은 본 발명에 따른 실시예 1의 반도체장치의 제조방법을 나타낸 단면도,
도 4는 본 발명에 따른 실시예 1의 반도체장치의 제조방법을 나타낸 단면도,
도 5는 본 발명에 따른 실시예 1의 반도체장치의 제조방법을 나타낸 단면도,
도 6은 본 발명에 따른 실시예 1의 반도체장치의 제조방법을 나타낸 단면도,
도 7은 본 발명에 따른 실시예 1의 반도체장치의 제조방법을 나타낸 단면도,
도 8은 본 발명에 따른 실시예 1의 반도체장치의 제조방법을 나타낸 단면도,
도 9는 본 발명에 따른 실시예 1의 반도체장치의 제조방법을 나타낸 단면도,
도 10은 본 발명에 따른 실시예 1의 반도체장치의 제조방법을 나타낸 단면도,
도 11은 본 발명에 따른 실시예 1의 반도체장치의 제조방법을 나타낸 단면도,
도 12는 본 발명에 따른 실시예 1의 반도체장치의 제조방법을 나타낸 단면도,
도 13은 본 발명에 따른 실시예 1의 반도체장치의 제조방법을 나타낸 단면도,
도 14는 본 발명에 따른 실시예 2의 반도체장치의 제조방법을 나타낸 단면도,
도 15는 본 발명에 따른 실시예 2의 반도체장치의 제조방법을 나타낸 단면도,
도 16은 본 발명에 따른 실시예 2의 반도체장치의 제조방법을 나타낸 단면도,
도 17은 본 발명에 따른 실시예 2의 반도체장치의 제조방법을 나타낸 단면도,
도 18은 본 발명에 따른 실시예 2의 반도체장치의 제조방법을 나타낸 단면도,
도 19는 본 발명에 따른 실시예 2의 반도체장치의 제조방법을 나타낸 단면도,
도 20은 본 발명에 따른 실시예 2의 반도체장치의 제조방법을 나타낸 단면도,
도 21은 본 발명에 따른 실시예 2의 반도체장치의 제조방법을 나타낸 단면도,
도 22는 본 발명에 따른 실시예 3의 반도체장치의 제조방법을 나타낸 단면도,
도 23은 본 발명에 따른 실시예 3의 반도체장치의 제조방법을 나타낸 단면도,
도 24는 본 발명에 따른 실시예 3의 반도체장치의 제조방법을 나타낸 단면도,
도 25는 본 발명에 따른 실시예 3의 반도체장치의 제조방법을 나타낸 단면도,
도 26은 본 발명에 따른 실시예 3의 반도체장치의 제조방법을 나타낸 단면도,
도 27은 본 발명에 따른 실시예 3의 반도체장치의 제조방법을 나타낸 단면도,
도 28은 본 발명에 따른 실시예 4의 반도체장치의 제조방법을 나타낸 단면도,
도 29는 본 발명에 따른 실시예 4의 반도체장치의 제조방법을 나타낸 단면도,
도 30은 본 발명에 따른 실시예 4의 반도체장치의 제조방법을 나타낸 단면도,
도 31은 본 발명에 따른 실시예 5의 반도체장치의 제조방법을 나타낸 단면도,
도 32는 본 발명에 따른 실시예 5의 반도체장치의 제조방법을 나타낸 단면도,
도 33은 본 발명에 따른 실시예 5의 변형예의 제조방법을 나타낸 단면도,
도 34는 본 발명에 따른 실시예 5의 변형예의 제조방법을 나타낸 단면도,
도 35는 본 발명에 따른 실시예 5의 변형예의 제조방법을 나타낸 단면도,
도 36은 본 발명에 따른 실시예 5의 변형예의 제조방법을 나타낸 단면도,
도 37은 본 발명에 따른 실시예 5의 변형예의 제조방법을 나타낸 단면도,
도 38은 본 발명에 따른 실시예 5의 변형예의 제조방법을 나타낸 단면도,
도 39는 본 발명에 따른 실시예 5의 변형예의 제조방법을 나타낸 단면도,
도 40은 본 발명에 따른 실시예 5의 변형예의 제조방법을 나타낸 단면도,
도 41은 본 발명에 따른 실시예 5의 변형예의 제조방법을 나타낸 단면도,
도 42는 본 발명에 따른 실시예 5의 변형예의 제조방법을 나타낸 단면도,
도 43은 본 발명에 따른 실시예 5의 변형예의 제조방법을 나타낸 단면도,
도 44는 본 발명에 따른 실시예 5의 변형예의 제조방법을 나타낸 단면도,
도 45는 본 발명에 따른 실시예 5의 변형예의 제조방법을 나타낸 단면도,
도 46은 본 발명에 따른 실시예 5의 변형예의 제조방법을 나타낸 단면도,
도 47은 본 발명에 따른 실시예 5의 변형예의 제조방법을 나타낸 단면도,
도 48은 본 발명에 따른 실시예 5의 변형예의 제조방법을 나타낸 단면도,
도 49는 본 발명에 따른 실시예 6의 반도체장치의 제조방법을 나타낸 단면도,
도 50은 본 발명에 따른 실시예 6의 반도체장치의 제조방법을 나타낸 단면도,
도 51은 본 발명에 따른 실시예 6의 반도체장치의 제조방법을 나타낸 단면도,
도 52는 본 발명에 따른 실시예 6의 반도체장치의 제조방법을 나타낸 단면도,
도 53은 본 발명에 따른 실시예 6의 반도체장치의 제조방법을 나타낸 단면도,
도 54는 본 발명에 따른 실시예 6의 반도체장치의 제조방법을 나타낸 단면도,
도 55는 본 발명에 따른 실시예 7의 반도체장치의 제조방법을 나타낸 단면도,
도 56은 본 발명에 따른 실시예 7의 반도체장치의 제조방법을 나타낸 단면도,
도 57은 본 발명에 따른 실시예 7의 변형예의 제조방법을 나타낸 단면도,
도 58은 본 발명에 따른 실시예 8의 반도체장치의 제조방법을 나타낸 단면도,
도 59는 본 발명에 따른 실시예 8의 변형예의 제조방법을 나타낸 단면도,
도 60은 본 발명에 따른 실시예 8의 변형예의 제조방법을 나타낸 단면도,
도 61은 본 발명에 따른 실시예 8의 변형예의 제조방법을 나타낸 단면도,
도 62는 본 발명에 따른 실시예 8의 변형예의 제조방법을 나타낸 단면도,
도 63은 본 발명에 따른 실시예 8의 변형예의 제조방법을 나타낸 단면도,
도 64는 본 발명에 따른 실시예 8의 변형예의 제조방법을 나타낸 단면도,
도 65는 본 발명에 따른 실시예 8의 변형예의 제조방법을 나타낸 단면도,
도 66은 본 발명에 따른 실시예 8의 변형예의 제조방법을 나타낸 단면도,
도 67은 본 발명에 따른 실시예 8의 변형예의 제조방법을 나타낸 단면도,
도 68은 본 발명에 따른 실시예 8의 변형예의 제조방법을 나타낸 단면도,
도 69는 본 발명에 따른 실시예 8의 변형예의 제조방법을 나타낸 단면도,
도 70은 본 발명에 따른 실시예 8의 변형예의 제조방법을 나타낸 단면도,
도 71은 본 발명에 따른 실시예 8의 변형예의 제조방법을 나타낸 단면도,
도 72는 본 발명에 따른 실시예 8의 변형예의 제조방법을 나타낸 단면도,
도 73은 본 발명에 따른 실시예 9의 반도체장치의 제조방법을 나타낸 단면도,
도 74는 채널링 주입에 의한 불순물 분포도,
도 75는 본 발명에 따른 실시예 9의 반도체장치의 제조방법을 나타낸 단면도,
도 76은 본 발명에 따른 실시예 10의 반도체장치의 제조방법을 나타낸 단면도,
도 77은 본 발명에 따른 실시예 10의 반도체장치의 제조방법을 나타낸 단면도,
도 78은 본 발명에 따른 실시예 10의 반도체장치의 제조방법을 나타낸 단면도,
도 79는 본 발명에 따른 실시예 10의 반도체장치의 제조방법을 나타낸 단면도,
도 80은 본 발명에 따른 실시예 10의 반도체장치의 제조방법을 나타낸 단면도,
도 81은 본 발명에 따른 실시예 10의 반도체장치의 제조방법을 나타낸 단면도,
도 82는 본 발명에 따른 실시예 10의 반도체장치의 제조방법을 나타낸 단면도,
도 83은 본 발명에 따른 실시예 10의 변형예의 제조방법을 나타낸 단면도,
도 84는 본 발명에 따른 실시예 10의 변형예의 제조방법을 나타낸 단면도,
도 85는 본 발명에 따른 실시예 10의 변형예의 제조방법을 나타낸 단면도,
도 86은 본 발명에 따른 실시예 11의 반도체장치의 제조방법을 나타낸 단면도,
도 87은 본 발명에 따른 실시예 11의 반도체장치의 제조방법을 나타낸 단면도,
도 88은 본 발명에 따른 실시예 11의 반도체장치의 제조방법을 나타낸 단면도,
도 89는 본 발명에 따른 실시예 11의 반도체장치의 제조방법을 나타낸 단면도,
도 90은 본 발명에 따른 실시예 11의 반도체장치의 제조방법을 나타낸 단면도,
도 91은 본 발명에 따른 실시예 11의 반도체장치의 제조방법을 나타낸 단면도,
도 92는 종래의 반도체장치의 구성을 설명하는 단면도,
도 93은 종래의 반도체장치의 구성을 설명하는 단면도,
도 94는 종래의 반도체장치의 제조공정을 설명하는 단면도,
도 95는 종래의 반도체장치의 제조공정을 설명하는 단면도,
도 96은 종래의 반도체장치의 제조공정을 설명하는 단면도,
도 97은 종래의 반도체장치의 제조공정을 설명하는 단면도,
도 98은 종래의 반도체장치의 제조공정을 설명하는 단면도,
도 99는 종래의 반도체장치의 제조공정을 설명하는 단면도,
도 100은 종래의 반도체장치의 제조공정을 설명하는 단면도,
도 101은 종래의 반도체장치의 구성을 설명하는 단면도,
도 102는 종래의 반도체장치의 문제점을 설명하는 단면도,
도 103은 종래의 반도체장치의 문제점을 설명하는 단면도.
*도면의 주요 부분에 대한 부호의 설명*
3 : SOI층 4, 6, 42 : 산화막
5, 7, 21, 41 : 폴리실리콘막 8, 22, 43, SN3 : 질화막
TR1, TR2, TR4 : 트렌치 N1, P1 : 채널 스톱층
NW1, NW2, NW3 : 측벽 스페이서 ON : 산질화막

Claims (6)

  1. 반도체층 상에 MOS 트랜지스터를 적어도 1종류 이상 구비하고, 상기 MOS 트랜지스터의 형성영역이 되는 활성영역을 적어도 1 이상 규정함과 동시에, 상기 MOS 트랜지스터를 전기적으로 분리하는 트렌치 분리산화막을 구비한 반도체장치의 제조방법에 있어서,
    (a) 상기 반도체층 상에 상기 트렌치 분리산화막 형성을 위한 보조막을 형성하는 공정과,
    (b) 상기 보조막을 관통함과 동시에, 상기 반도체층의 소정깊이에 달하는 트렌치를 형성하는 공정과,
    (c) 상기 트렌치 내에 산화막을 매립하여 상기 트렌치 분리산화막으로 한 후, 상기 활성영역상의 상기 보조막을 소정두께 제거하여, 상기 트렌치 분리산화막이 상기 보조막의 주표면으로부터 돌출한 상태로 하는 공정과,
    (d) 상기 공정(c) 후에, 상기 트렌치 분리산화막을 통과하여, 그 하부의 상기 반도체층 내에서 프로파일의 피크가 형성되는 에너지에서, 상기 MOS 트랜지스터의 소스·드레인층과는 다른 도전형의 불순물 이온주입을 행하여, 상기 트렌치 분리산화막 하부의 상기 반도체층 내에 채널 스톱층을 형성하는 공정과,
    (e) 상기 채널 스톱층을 형성한 후, 상기 트렌치 분리산화막의 두께를 줄이는 공정을 포함한 것을 특징으로 하는 반도체장치의 제조방법.
  2. 반도체층 상에 MOS 트랜지스터를 적어도 1종류 이상 구비하고, 상기 MOS 트랜지스터의 형성영역이 되는 활성영역을 적어도 1이상 규정함과 동시에, 상기 MOS 트랜지스터를 전기적으로 분리하는 트렌치 분리산화막을 구비한 반도체장치의 제조방법에 있어서,
    (a) 상기 반도체층 상에 상기 트렌치 분리산화막 형성을 위한 보조막을 형성하는 공정과,
    (b) 상기 보조막을 관통함과 동시에, 상기 반도체층의 소정깊이에 달하는 트렌치를 형성하는 공정과,
    (c) 상기 트렌치 내에 산화막을 매립하여 상기 트렌치 분리산화막으로 한 후, 상기 트렌치 분리산화막을 소정두께가 될 때까지 제거하는 공정과,
    (d) 상기 공정(c) 뒤에, 상기 활성영역 상에 상기 보조막을 남긴 상태에서, 상기 트렌치 분리산화막을 통과하여, 그 하부의 상기 반도체층 내에서 프로파일의 피크가 형성되는 에너지에서, 상기 MOS 트랜지스터의 소스·드레인층과는 다른 도전형의 불순물 이온주입을 행하여, 상기 트렌치 분리산화막 하부의 상기 반도체층 내에 채널 스톱층을 형성하는 공정과,
    (e) 상기 채널 스톱층 형성 후, 상기 트렌치 분리산화막의 두께를 더욱 줄이는 공정을 포함한 것을 특징으로 하는 반도체장치의 제조방법.
  3. 반도체층 상에 MOS 트랜지스터를 적어도 1 종류 이상 구비하고, 상기 MOS 트랜지스터의 형성영역이 되는 활성영역을 적어도 1 이상 규정함과 동시에, 상기 MOS 트랜지스터를 전기적으로 분리하는 트렌치 분리산화막을 구비한 반도체장치의 제조방법에 있어서,
    (a) 상기 반도체층 상에 상기 트렌치 분리산화막 형성을 위한 보조막을 형성하는 공정과,
    (b) 상기 보조막을 관통함과 동시에, 상기 반도체층의 소정깊이에 달하는 트렌치를 형성한 후, 상기 트렌치의 내벽 측면에 절연막의 측벽 스페이서를 형성하는 공정과,
    (c) 상기 측벽 스페이서를 형성한 상태에서, 상기 트렌치의 저부의 상기 반도체층 내에서 프로파일의 피크가 형성되는 에너지로, 상기 MOS 트랜지스터의 소스·드레인층과는 다른 도전형의 불순물 이온주입을 행하여, 상기 트렌치 저부의 상기 반도체층 내에 채널 스톱층을 형성하는 공정과,
    (d) 상기 채널 스톱층 형성 후, 상기 트렌치 내에 산화막을 매립하여 상기 트렌치 분리산화막을 형성하는 공정을 포함한 것을 특징으로 하는 반도체장치의 제조방법.
  4. 결정성을 갖는 반도체층 상에 있어서 MOS 트랜지스터의 형성영역이 되는 활성영역을 규정함과 동시에, 상기 MOS 트랜지스터를 전기적으로 분리하는 트렌치 분리산화막을 구비한 반도체장치의 제조방법에 있어서,
    (a) 상기 반도체층의 주표면 표면 내에, 상기 트렌치 분리산화막을 형성하는 공정과,
    (b) 상기 반도체층에 대한 이온주입에서, 주입이온이 채널링을 일으키는 각도로 상기 MOS 트랜지스터의 소스·드레인층과는 다른 도전형의 불순물의 이온주입을 행하고, 상기 트렌치 분리산화막 하부의 상기 반도체층 내에 채널 스톱층을 형성하는 공정을 구비하고,
    상기 불순물의 주입을, 상기 트렌치 분리산화막을 통과해서, 그 하부의 상기 반도체층 내에서 프로파일의 피크가 형성되는 에너지로 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 반도체층 상에서 MOS 트랜지스터의 형성영역이 되는 활성영역을 규정함과 동시에, 상기 MOS 트랜지스터를 전기적으로 분리하는 트렌치 분리산화막을 구비한 반도체장치의 제조방법에 있어서,
    (a) 상기 반도체층의 주표면 표면 내에, 상기 트렌치 분리산화막을 형성하는 공정과,
    (b) 상기 트렌치 분리산화막 하부의 상기 반도체층 내에 채널 스톱층을 형성하는 공정과,
    (c) 상기 활성영역 상에, 상기 MOS 트랜지스터를 형성하는 공정과,
    (d) 적어도 상기 MOS 트랜지스터의 게이트전극상 및 상기 활성영역상을 덮도록 질화막을 형성하는 공정과,
    (e) 상기 공정(d) 뒤에 열산화를 행하는 공정을 포함한 것을 특징으로 하는 반도체장치의 제조방법.
  6. 삭제
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