JP4974474B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は半導体装置およびその製造方法に関し、特に、トレンチ分離構造を有する半導体装置とその製造方法に関するものである。
高耐圧が要求される集積回路を備えた半導体装置では、素子と素子との間の電気的影響を避けるために、素子間を電気的に分離するための分離構造が必要とされる。特に、トレンチ分離は素子分離に必要な領域が比較的小さいため、高集積化を図るうえで優れた素子分離の手法とされる。とりわけ、ＳＯＩ（Silicon On Insulator）基板とトレンチ分離とを組合わせた分離構造では、一つの素子が他の素子と電気的に完全に分離されて、素子間の寄生動作が少なく、この分離構造は優れた手法とされる。
ここで、そのようなＳＯＩ基板を用いた半導体装置の一例について説明する。シリコンの半導体基板上にＢＯＸ（Bottom OXide Layer）層を介在させてＮ−層が形成されている。そのＮ−層に素子形成領域を形成するとともに素子間を分離するためのトレンチ分離領域が形成されている。その素子形成領域内に、半導体素子として、たとえばソース、ドレイン、ゲートおよびボディを含むｎチャネル型のＭＯＳ（Metal Oxide Semiconductor）
トランジスタが形成されている。
また、特許文献１、２に記載された半導体装置では、トレンチ分離領域に接するようにＰ型領域が形成された半導体装置も提案されている。従来のＳＯＩ基板を用いた半導体装置は上記のように構成される。
特開２００１−４４４３７号公報 特開２００３−１９７６３９号公報
従来の半導体装置では、素子形成領域のＮ−層がトレンチ分離領域と接しているため、ＭＯＳトランジスタがオフの状態では、電界がトレンチ分離領域にまで及ぶことになる。そのため、トレンチ分離領域の近傍の電界の集中によるＭＯＳトランジスタの主耐圧の低下を防ぐために、素子形成領域内に形成されるＭＯＳトランジスタのボディとなるＰ型不純物領域とトレンチ分離領域との距離を確保する必要があった。その結果、素子形成領域の占有面積が大きくなるという問題があった。
また、ＭＯＳトランジスタがオフの状態では、電界がトレンチ分離領域の内部にまで及び、トレンチ分離領域を形成する材料によっては長期的に信頼性が損なわれるおそれがあった。
さらに、ＭＯＳトランジスタの動作状態によってはＢＯＸ層の上面にＰ型の反転層が形成される場合がある。このとき、Ｎ−層の表面に形成されているＰ型不純物領域とＢＯＸ層が接触していないために高速動作時に反転層の形成が遅くなって、スイッチング速度を低下させる問題があった。
また、特許文献１、２に記載された半導体装置では、トレンチ分離領域に接するように形成されたＰ型領域には、異なる２つ以上の電極端子と接続されている。そのために、素子形成領域内の電界を制御することはできず、トレンチ分離の特性を向上するのには限界があった。
本発明は上記問題点を解決するためになされたものであり、一つの目的は素子形成領域の占有面積を増大させることなく電気的分離が確実に行なわれる半導体装置を提供することであり、他の目的はそのような半導体装置の製造方法を提供することである。
本発明に係る半導体装置は、絶縁膜と、第１導電型の半導体層と、分離領域と、第２導電型の第１不純物領域と、他の素子形成領域となる他の所定の領域と、第２導電型の第２不純物領域とを備えている。絶縁膜は、所定の基板の主表面上に形成されている。第１導電型の半導体層は絶縁膜上に形成されている。分離領域は、半導体層において素子形成領域となる所定の領域を連続して取囲むとともに、半導体層の表面から絶縁膜の表面にわたって形成され、内側側壁および外側側壁を有している。第２導電型の第１不純物領域は、所定の領域を連続して取り囲む分離領域の内側内壁の全面に接するように、内側側壁の全周にわたって形成され、所定の領域に位置する半導体層の部分と分離領域との間に位置している。他の素子形成領域となる他の所定の領域は、半導体層において分離領域の外側に位置している。第２導電型の第２不純物領域は、所定の領域を連続して取り囲む分離領域の外側側壁の全面に接するように、外側外壁の全周にわたって形成され、他の所定の領域に位置する半導体層の部分と分離領域との間に位置している。
また、本発明に係る半導体装置の製造方法は以下の工程を備えている。所定の基板上に絶縁膜を介在させて形成された第１導電型の半導体層に、素子形成領域となる領域を連続して取囲むとともに、絶縁膜の表面を露出するように溝を形成する。その溝内に露出している、所定の領域が位置する側の半導体層の第１部分の全面に、第２導電型の不純物を導入することにより、第１部分の全周にわたって連続するように第２導電型の第１不純物領域を形成する。また、溝内に露出している、所定の領域が位置する側とは反対側の半導体層の第２部分の全面に、第２導電型の不純物を導入することにより、第２部分の全周にわたって連続するように第２導電型の第２不純物領域を形成する。その後、溝に絶縁材料を埋め込む。
本発明に係る半導体装置によれば、第１不純物領域は、所定の領域を連続して取り囲む分離領域の内側内壁の全面に接するように、内側側壁の全周にわたって形成されている。また、第２不純物領域は、所定の領域を連続して取り囲む分離領域の外側側壁の全面に接するように、外側外壁の全周にわたって形成されている。これにより、分離領域は、所定の領域に位置する半導体層の部分と第１不純物領域とのＰＮ接合によって電気的に分離されるとともに、他の所定の領域に位置する半導体層の部分と第２不純物領域とのＰＮ接合によって電気的に分離される。その結果、素子形成領域の面積を増大させることなく電気的な分離をより確実に行なうことができる。
本発明に係る半導体装置の製造方法によれば、所定の領域が位置する側の半導体層の第１部分の全面に、第２導電型の不純物を導入することにより、第１部分の全周にわたって連続するように第２導電型の第１不純物領域が形成され、所定の領域が位置する側とは反対側の半導体層の第２部分の全面に、第２導電型の不純物を導入することにより、第２部分の全周にわたって連続するように第２導電型の第２不純物領域が形成される。これにより、半導体層の第１部分と第１不純物領域との界面にＰＮ接合が形成されるとともに、半導体層の第２部分と第２不純物領域との界面にＰＮ接合が形成されて、電気的に分離するための構造を容易に形成することができる。
実施の形態１
本発明の実施の形態１に係る半導体装置について説明する。図１および図２に示すように、半導体基板１上にＢＯＸ層２が形成されている。そのＢＯＸ層２上に、たとえばエピタキシャル層からなるＮ−層３が形成されている。そのＮ−層３には素子形成領域となるＮ−層３の部分（Ｎ−層３ａ）を取囲むようにトレンチ分離領域４が形成されている。トレンチ分離領域４はＮ−層３の表面からＢＯＸ層２に達するように形成されている。トレンチ分離領域４の外側には、他の素子形成領域となるＮ−層３ｂが位置している。Ｎ−層３上に、たとえばシリコン酸化膜などの絶縁膜１５が形成されている。
トレンチ分離領域４とＮ−層３ａとの間には、Ｐ型拡散領域１０ａが形成されている。Ｐ型拡散領域１０ａは、素子形成領域を取囲むトレンチ分離領域４の内側側壁の全面に接するように切れ目なく連続して形成されている。Ｎ−層３ａ等の素子形成領域には、後述するように、トランジスタやダイオード等の半導体素子が形成されることになる。
上述した半導体装置では、素子形成領域となるＮ−層３ａとトレンチ分離領域４との間に、Ｐ型拡散領域１０ａがトレンチ分離領域４の内側側壁の全面に接するように切れ目なく連続して形成されている。そのため、トレンチ分離領域４は、Ｎ−層３ａとＰ型拡散領
域１０ａとのＰＮ接合によって電気的に分離されることになる。
これにより、このようなＰ型拡散領域１０ａを備えずに、素子形成領域となるＮ−層３ａと他の素子形成領域となるＮ−層３ｂとの間に素子分離領域だけが形成されている従来の半導体装置の場合と比較すると、ＰＮ接合によって電気的な分離をより確実に行なうことができる。
また、前述した他の従来の半導体装置として、トレンチ分離領域に接するようにＰ型領域が形成され、そのＰ型領域に異なる２つ以上の電極端子と接続されていた半導体装置と比較しても、上述した半導体装置では電気的な分離を高めることができる。この場合について、より具体的に説明する。
図３および図４に示すように、他の従来の半導体装置では、半導体基板１０１上にＢＯＸ層１０２を介在させてＮ−層１０３が形成されている。そのＮ−層１０３には素子形成領域となるＮ−層１０３の部分（Ｎ−層１０３ａ）を取囲むようにトレンチ分離領域１０４が形成されている。トレンチ分離領域１０４の外側には、他の素子形成領域となるＮ−層１０３ｂが位置している。Ｎ−層１０３上に絶縁膜１１５が形成されている。
トレンチ分離領域１０４のうち互いに対向する部分では、トレンチ分離領域１０４とＮ−層１０３ａとの間にＰ型拡散領域１１０ａ、１１０ｂがそれぞれ形成されている。そのＰ型拡散領域１１０ａには電極１２０が電気的に接続され、Ｐ型拡散領域１１０ｂには電極１２１が電気的に接続されている。
ここで、素子形成領域に形成される半導体素子として、たとえばＭＯＳトランジスタを想定すると、Ｐ型拡散領域１１０ａがドレイン領域となりＰ型拡散領域１１０ｂがソース領域となる。電極１２０がドレイン電極なり電極１２１がソース電極となる。ドレイン領域およびソース領域は互いに異なる動作を行なうため、ドレイン領域およびソース領域のそれぞれの電位は同じ電位ではない。そのため、図３に示すように、Ｐ型拡散領域１１０ａとＰ型拡散領域１１０ｂとは繋がっておらず距離を隔てられて、電気的には接続されていない。
このように他の従来の半導体装置におけるＰ型拡散領域１１０ａ，１１０ｂでは、それぞれの電位が同電位ではないために、素子分離領域１０４の内側の電界を制御することが困難になって、素子分離領域１０４による電気的な分離には限界があった。
これに対して、本実施の形態に係る半導体装置では、Ｐ型拡散領域１０ａがトレンチ分離領域４の内側側壁の全面に接するように連続して形成されていることで、Ｐ型拡散領域１０ａの電位は常に同じ電位になる。これにより、トレンチ分離領域においてＰ型拡散領域１０ａに接する内側側壁の電位も同じ電位に保たれて、電気的な分離特性を向上することができる。
実施の形態２
前述した半導体装置では、トレンチ分離領域の内側側壁に沿ってＰ型拡散領域が形成されている場合を説明した。ここでは、トレンチ分離領域の内側側壁と外側側壁とのそれぞれの全面に接するようにＰ型拡散領域が形成されている場合を例に挙げる。
図５および図６に示すように、まず、トレンチ分離領域４とＮ−層３ａとの間には、Ｐ型拡散領域１０ａが形成されている。Ｐ型拡散領域１０ａは、素子形成領域を取囲むトレンチ分離領域４の内側側壁の全面に接するように切れ目なく連続して形成されている。
そして、トレンチ分離領域４とＮ−層３ｂとの間にも、Ｐ型拡散領域１０ｂが形成されている。Ｐ型拡散領域１０ｂは、素子形成領域を取囲むトレンチ分離領域４の外側側壁の全面に接するように連続して形成されている。なお、これ以外の構成については、前述した半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
上述した半導体装置では、Ｐ型拡散領域１０ａに加えて、他の素子形成領域となるＮ−層３ｂとトレンチ分離領域４との間にＰ型拡散領域１０ｂが形成されている。これにより、トレンチ分離領域４はＮ−層３ａとＰ型拡散領域１０ａとのＰＮ接合に加えて、Ｎ−層３ｂとＰ型拡散領域１０ｂとのＰＮ接合によっても電気的に分離されることになる。その結果、前述した半導体装置の場合よりも、２つのＰＮ接合によってＮ−層３ａとＮ−層３ｂとの電気的な分離をより確実に行なうことができる。
実施の形態３
本発明の実施の形態３に係る半導体装置として、Ｐ型拡散領域を所定の電位に保持する半導体装置の一例について説明する。図７に示すように、絶縁膜１５上には、Ｐ型拡散領域１０ａに電気的に接続される電極２０ａが形成されている。なお、これ以外の構成については、図２に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
上述した半導体装置では、電極２０ａに所定の電圧を印加することによって、Ｐ型拡散領域１０ａの電位を一定の値に保持することができる。たとえば電極２０ａに０Ｖの電圧を印加することによって、Ｐ型拡散領域１０ａの電位は０Ｖに保持されることになる。これにより、Ｎ−層３ａの電位による電界がトレンチ分離領域４やＮ−層３ｂに及ぶのを効率的に防止することができる。
実施の形態４
ここでは、Ｐ型拡散領域を所定の電位に保持する半導体装置の他の例について説明する。図８に示すように、絶縁膜１５上には、Ｐ型拡散領域１０ａに電気的に接続される電極２０ａに加えて、Ｐ型拡散領域１０ｂに電気的に接続される電極２０ｂが形成されている。なお、これ以外の構成については、図６に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
上述した半導体装置では、電極２０ａに所定の電圧を印加することによって、Ｐ型拡散領域１０ａの電位を一定の値に保持するとともに、電極２０ｂにも所定の電圧を印加することによって、Ｐ型拡散領域１０ｂの電位も一定の値に保持することができる。たとえば電極２０ａ、２０ｂにそれぞれ０Ｖの電圧を印加することによって、Ｐ型拡散領域１０ａに加えてＰ型拡散領域１０ｂの電位も０Ｖに保持されることになる。
これにより、Ｐ型拡散領域１０ａだけを備えてこれを０Ｖに保持する場合と比べると、Ｎ−層３ａの電位による電界がトレンチ分離領域４やＮ−層３ｂに及ぶのを阻止することができるとともに、Ｎ−層３ｂの電位による電界がトレンチ分離領域４やＮ−層３ａに及ぶのを阻止することができる。
その結果、それぞれ素子形成領域となるＮ−層３ａとＮ−層３ｂとの電気的な相互作用を確実に防止することができる。また、Ｎ−層３ａとＮ−層３ｂに電位が印加された場合でも、トレンチ分離領域４には電界が及ばないので、電気的な分離の信頼性を向上することができる。
上述した各実施の形態では、トレンチ分離領域の基本的な構造について説明した。以下の実施の形態では、トレンチ分離領域によって形成された素子形成領域に形成される半導
体素子を具体的に挙げて説明する。
実施の形態５
ここでは、素子形成領域に形成される半導体素子としてｎチャネル型ＭＯＳトランジスタを例に挙げる。図９に示すように、トレンチ分離領域４の内側の領域には素子形成領域となるＮ−層３ａが位置している。トレンチ分離領域４の外側の領域には他の素子形成領域となるＮ−層３ｂが位置している。
そのＮ−層３ａの表面には、トレンチ分離領域４の内側側壁の全面に接するように連続して形成されたＰ型拡散領域１０ａに接続されるように、ボディーとなるＰ型拡散領域５が形成されている。そのＰ型拡散領域５の表面には、ソースとなるＮ＋拡散領域６が形成されている。そのＮ＋拡散領域とＮ−層３によって挟まれたＰ型拡散領域５の部分上に絶縁膜９を介在させて、ゲートとなる導電膜８が形成されている。
Ｐ型拡散領域５と距離を隔ててドレインとなるＮ＋拡散領域７が形成されている。素子形成領域を覆うように絶縁膜１５が形成されている。その絶縁膜１５上にＮ＋拡散領域６に電気的に接続される電極２０が形成されている。また、Ｎ＋拡散領域７に電気的に接続される電極２１が形成されている。
このようにして、Ｎ−層３からなる素子形成領域には、Ｎ＋拡散領域（ソース）６、Ｎ＋拡散領域（ドレイン）７、導電膜（ゲート）８およびＰ型拡散領域（ボディ）５を含むｎチャネル型のＭＯＳトランジスタが形成されている。なお、ボディとは、ウェルまたはバックゲートとも呼ばれ、ＭＯＳトランジスタにおいてチャネルが形成される領域となり、また、耐圧が保持される部分となる。
上述した半導体装置では、トレンチ分離領域４の内側側壁の全面に接するように連続して形成されたＰ型拡散領域１０ａにボディーとなるＰ型拡散領域５が接続されて、Ｐ型拡散領域１０ａはＰ型拡散領域５を含む構造とされる。そのため、素子分離領域４とＰ型拡散領域５との距離を確保する必要がなく、素子形成領域の占有面積の増大を抑制することができる。
また、トレンチ分離領域４は、トレンチ分離領域４とＮ−層３との間にＰ型拡散領域１０が位置していることでＮ−層３と電気的に分離されている。そのため、Ｐ型拡散領域１０の不純物濃度が、たとえば１×１０17ｃｍ-3以上の十分に高い濃度であれば、ソース・ドレイン間に高い電圧が作用するトランジスタのオフの状態でも、空乏層がトレンチ分離領域４にまで到達するのを阻止することができる。これにより、トレンチ分離領域４には高い電界が作用せず、半導体装置の長期的な信頼性を向上することができる。
さらに、上述した半導体装置では、ＢＯＸ層２の上面がＰ型拡散領域１０を介してボディーとなるＰ型拡散領域５と接続されている。そのため、ドレインとなるＮ＋拡散領域７に高い電圧が印加された場合に、ＢＯＸ層２の上面近傍にＰ型チャネル層が形成されたとしても、Ｐ型チャネル層を形成するホールの供給が速やかに行なわれることになる。その結果、ｎチャネル型ＭＯＳトランジスタの動作速度が向上して半導体装置の性能を向上することができる。
実施の形態６
ここでは、素子形成領域に形成される半導体素子としてｐチャネル型ＭＯＳトランジスタを例に挙げる。図１０に示すように、素子形成領域に位置するＮ−層３ａの表面には、トレンチ分離領域４の内側側壁の全面に接するように連続して形成されたＰ型拡散領域１０ａに接続されるように、ドレインとなるＰ型拡散領域５が形成されている。
そのＰ型拡散領域５に隣接するように、ボディーとなるＮ型拡散領域７が形成されている。そのＮ型拡散領域７の表面にソースとなるＰ＋拡散領域１２が形成されている。そのＰ＋拡散領域１２とＰ型拡散領域５によって挟まれたＮ型拡散領域７の部分上に絶縁膜９を介在させて、ゲートとなる導電膜８が形成されている。
素子形成領域を覆うように絶縁膜１５が形成されている。その絶縁膜１５上にＰ＋拡散領域５に電気的に接続される電極２０が形成されている。また、Ｐ＋拡散領域１２に電気的に接続される電極２１が形成されている。
このようにして、Ｎ−層３からなる素子形成領域には、Ｐ＋拡散領域（ソース）１２、Ｐ＋拡散領域（ドレイン）５、導電膜（ゲート）８およびＮ型拡散領域（ボディ）７を含むｐチャネル型のＭＯＳトランジスタが形成されている。
上述した半導体装置では、前述したｎチャネル型のＭＯＳトランジスタの場合と同様に、トレンチ分離領域４の内側側壁の全面に接するように連続して形成されたＰ型拡散領域１０ａはドレインとなるＰ型拡散領域５の一部となっているため、素子分離領域４とＰ型拡散領域５との距離を確保する必要がなく、素子形成領域の占有面積の増大を抑制することができる。
また、トレンチ分離領域４は、トレンチ分離領域４とＮ−層３との間にＰ型拡散領域１０が位置していることでＮ−層３と電気的に分離されてトレンチ分離領域４には高い電界が作用せず、半導体装置の長期的な信頼性を向上することができる。
実施の形態７
ここでは、素子形成領域に形成される半導体素子としてダイオードを例に挙げる。図１１に示すように、素子形成領域に位置するＮ−層３ａの表面には、トレンチ分離領域４の内側側壁の全面に接するように連続して形成されたＰ型拡散領域１０ａに接続されるように、アノードとなるＰ型拡散領域５が形成されている。そのＰ型拡散領域５と距離を隔ててカソードとなるＮ型拡散領域７が形成されている。
素子形成領域を覆うように絶縁膜１５が形成されている。その絶縁膜１５上にＰ＋拡散領域５に電気的に接続される電極２０が形成されている。また、Ｎ型拡散領域７に電気的に接続される電極２１が形成されている。このようにして、Ｎ−層３からなる素子形成領域には、Ｐ＋拡散領域（アノード）５およびＮ型拡散領域（カソード）７を含む高耐圧のダイオードが形成されている。
上述した半導体装置においても、トレンチ分離領域４の内側側壁の全面に接するように連続して形成されたＰ型拡散領域１０ａはアノードとなるＰ型拡散領域５の一部となっているため、素子分離領域４とＰ型拡散領域５との距離を確保する必要がなく、素子形成領域の占有面積の増大を抑制することができる。
また、トレンチ分離領域４は、トレンチ分離領域４とＮ−層３との間にＰ型拡散領域１０が位置していることでＮ−層３と電気的に分離されてトレンチ分離領域４には高い電界が作用せず、半導体装置の長期的な信頼性を向上することができる。
実施の形態８
ここでは、素子形成領域に形成される半導体素子としてバイポーラトランジスタを例に挙げる。図１２に示すように、素子形成領域に位置するＮ−層３ａの表面には、トレンチ分離領域４の内側側壁の全面に接するように連続して形成されたＰ型拡散領域１０ａに接
続されるように、ベースとなるＰ型拡散領域５が形成されている。そのＰ型拡散領域５の表面にはエミッタとなるＮ＋拡散領域６が形成されている。Ｐ型拡散領域５と距離を隔ててコレクタとなるＮ型拡散領域７が形成されている。
素子形成領域を覆うように絶縁膜１５が形成されている。その絶縁膜１５上にＰ＋拡散領域５に電気的に接続される電極２１が形成されている。また、Ｎ＋型拡散領域６に電気的に接続される電極２０が形成されている。さらに、Ｎ型拡散領域７に電気的に接続される電極２２が形成されている。
このようにして、Ｎ−層３からなる素子形成領域には、Ｎ＋拡散領域（エミッタ）６、Ｐ＋拡散領域（ベース）５およびＮ型拡散領域（コレクタ）７を含む高耐圧のバイポーラトランジスタが形成されている。
上述した半導体装置においても、トレンチ分離領域４の内側側壁の全面に接するように連続して形成されたＰ型拡散領域１０ａはベースとなるＰ型拡散領域５の一部となっているため、素子分離領域４とＰ型拡散領域５との距離を確保する必要がなく、素子形成領域の占有面積の増大を抑制することができる。
また、トレンチ分離領域４は、トレンチ分離領域４とＮ−層３との間にＰ型拡散領域１０が位置していることでＮ−層３と電気的に分離されてトレンチ分離領域４には高い電界が作用せず、半導体装置の長期的な信頼性を向上することができる。
実施の形態９
トレンチ分離領域４の内側側壁に沿って形成されたＰ型拡散領域１０の不純物濃度が比較的低い場合には、Ｐ型拡散領域が空乏化して、トレンチ分離領域４の内部に電界が及ぶことになる。そのため、半導体装置の長期的な信頼性を確保することが難しくなる。
上述した各実施の形態に係る半導体装置では、Ｐ型拡散領域１０ａ，１０ｂの不純物濃度が十分に高濃度であり、これにより、素子形成領域に形成される半導体素子に高電圧が印加された場合であっても、Ｎ−層３ａに形成される空乏層がトレンチ分離領域にまで到達するのを阻止することができる。その結果、トレンチ分離領域４の内部に電界が発生せず、半導体装置の長期的な信頼性を向上することができる。
そこで、このことをｎチャネル型のＭＯＳトランジスタの場合を一例としてシミュレーションにより確認した。その結果を図１３に示す。図１３では、シミュレーションの初期条件として、ソース電位を０Ｖ、ゲート電位を０Ｖ、基板電位を０Ｖ、そしてドレインに約１８０Ｖを印加した場合の等ポテンシャルの分布と空乏層の到達位置が示されている。なお、Ｐ型拡散領域１０ａの不純物濃度を少なくとも１×１０17ｃｍ-3以上とした。
図１３に示すように、Ｐ型拡散領域１０ａの不純物濃度が十分に高濃度である場合には、等ポテンシャル線５３はトレンチ分離領域４にまで達しておらず、空乏層の端５１はＰ型拡散領域４内に位置していることがわかった。これにより、トレンチ分離領域４には高い電界が作用せず長期的な信頼性を向上できることが実験的に確認された。
また、一般的にトレンチ分離領域の側壁近傍の素子形成領域の部分では、トレンチを形成する際に生じるダメージ、あるいは、トレンチ分離領域を絶縁材料で埋め込んだ際のストレス等によって結晶欠陥が発生しやすい。そのような結晶欠陥が発生した部分に電界が発生すると、リーク電流の原因となる。
上述した各半導体装置では、トレンチ分離領域の内側側壁の全面に接するように連続し
て形成されるＰ型拡散領域１０ａの不純物濃度が十分に高いため、トレンチ分離領域４にまで電界が及ぶことが阻止されて、たとえトレンチ分離領域４の近傍に結晶欠陥が発生した場合でも、リーク電流の発生を防ぐことができる。
実施の形態１０
上述した各実施の形態に説明した半導体装置においては、トレンチ分離領域の内側側壁の全面に接するように連続してＰ型拡散領域１０ａが形成されている。そのＰ型拡散領域１０ａを素子形成領域に形成された素子の動作時に完全に空乏化しないためには、Ｐ型拡散領域１０ａの不純物濃度を素子を構成する各拡散領域の不純物濃度よりも高くすればよい。
たとえば、半導体素子としてｎチャネル型のＭＯＳトランジスタが形成されている場合には、Ｐ型拡散領域１０ａの不純物濃度をボディとなるＰ型拡散層５の不純物濃度よりも高くすればよい。こうすることで、トランジスタのオフの状態など、高い電界が作用するような場合でも、Ｐ型拡散領域１０ａが完全に空乏化してしまうことはない。なお、素子を構成する各拡散領域とは、素子を構成する実質的な拡散領域を意図し、電極と電気的な接触を図るための比較的不純物濃度の高い領域は除かれる。
実施の形態１１
次に、上述した各実施の形態におけるトレンチ分離領域を備えた半導体装置の製造方法の一例について説明する。まず、図１４に示すように、支持基板となるシリコンの半導体基板１上にたとえば厚さ約１μｍのＢＯＸ層２を介在させて、たとえば厚さ５μｍのＮ−層３が形成された基板（ＳＯＩ基板）が用意される。
次に、図１５に示すように、Ｎ−層３上に、たとえばシリコン酸化膜などからなる厚さ約５００ｎｍのマスク材３０が形成される。そのマスク材３０をマスクとしてＮ−層３に異方性エッチングを施すことにより、ＢＯＸ層２の表面を露出するたとえば幅約１μｍのトレンチ３１が形成される。トレンチ３１は、素子形成領域となる部分を取囲むように連続的に形成される。
次に、図１６に示すように、トレンチ３１の内側側壁に露出しているＮ−層３の全表面に、イオン注入法によりボロンを、たとえばドーズ量１×１０13ｃｍ-2〜１×１０15ｃｍ-2、角度１０度以下で斜めに注入することによりＰ型拡散領域１０ａが形成される。次に、図１７に示すように、トレンチ３１の外側側壁に露出しているＮ−層３の全表面にも、同様の条件によるイオン注入法によりＰ型拡散領域１０ｂが形成される。
なお、図１６および図１７では、半導体装置のある一断面について、トレンチ３１の内側側壁と外側側壁とにＰ型拡散領域１０ａ、１０ｂをそれぞれ形成する場合を示したが、トレンチ３１は、たとえば図１等に示されるように、素子形成領域を取囲むように形成されている。そのため、イオン注入は、素子形成領域を取囲むように形成されたトレンチ３１内に露出した内側側壁と外側側壁のすべての部分に注入されるように斜めイオン注入を繰り返すことが必要とされる。
また、これらのイオン注入工程では、トレンチ３１を形成するためのマスク材３０をイオン注入の際のマスクとして適用することができる。イオン注入処理の完了後、そのマスク材３０が除去される。
次に、図１８に示すように、トレンチ３１を充填するようにシリコン酸化膜などが充填されてトレンチ分離領域４が形成される。その後、トレンチ分離領域４によって囲まれた素子形成領域に位置するＮ−層３ａに、所望のＭＯＳトランジスタなどの半導体素子（図
示せず）が形成されて半導体装置が完成する。
上述した半導体装置では、Ｐ型拡散領域１０ａとＰ型拡散領域１０ｂがトレンチ分離領域４の内側側壁と外側側壁に沿って連続的に形成されている。これにより、トレンチ分離領域４はＮ−層３ａとＰ型拡散領域１０ａとのＰＮ接合と、Ｎ−層３ｂとＰ型拡散領域１０ｂとのＰＮ接合によっても電気的に分離されることになる。その結果、素子形成領域となるＮ−層３ａと他の素子形成領域となるＮ−層３ｂとの電気的な分離をより確実に行なうことができる。
なお、すでに説明したように、トレンチ分離領域の内側側壁または外側側壁に沿ってそれぞれ形成されるＰ型拡散領域１０ａ、１０ｂが、素子形成領域に形成された素子の動作時に完全に空乏化されないようにするには、Ｐ型拡散領域１０ａ、１０ｂの不純物濃度を素子を構成する各拡散領域の不純物濃度よりも高くすればよい。
そのためには、Ｐ型拡散領域１０ａ、１０ｂを形成する際に、Ｐ型拡散領域１０ａ、１０ｂの不純物濃度が素子を構成する拡散領域の不純物濃度よりも高くなるように注入条件（注入量）を設定すればよい。
こうすることで、Ｎ−層３ａ等に高い電界が作用するような場合でも、Ｐ型拡散領域１０ａ等が完全に空乏化してしまうことはない。なお、素子を構成する各拡散領域には、電極と電気的な接触を図るための比較的不純物濃度の高い領域は除かれる。
また、素子形成領域としてＮ−層、トレンチ分離領域の内側側壁の全面に接するように形成される領域としてＰ型拡散領域を例に挙げて説明したが、この導電型を反転させた構造であってもよい。この場合には、トレンチ分離領域の内側側壁に接するように形成されるＮ型拡散領域は、ダイオードの場合にはカソードとなる拡散領域を含み、バイポーラトンジスタの場合には、コレクタとなる拡散領域を含むことになる。
実施の形態１２
ここでは、トレンチ分離領域の内側側壁と外側側壁のそれぞれに接するようにＰ型拡散領域が形成されている半導体装置の素子形成領域に形成される半導体素子として、ｎチャネル型のＭＯＳトランジスタとｐチャネル型のＭＯＳトランジスタとの双方が形成されたＣＭＯＳトランジスタを例に挙げて説明する。
図１９に示すように、Ｐ型拡散領域１０ａによって囲まれたＮ−層３ａの表面とその近傍には、Ｐ型ウェル領域６０とＮ型ウェル領域６１がそれぞれ形成されている。Ｎ−層３ａ上にはＰ型ウェル領域６０およびＮ型ウェル領域６１のそれぞれの表面を露出するように絶縁膜１１が形成されている。露出したＰ型ウェル領域６０には、所定の間隔を隔ててＮ型のソース・ドレイン領域６２，６３がそれぞれ形成されている。そのソース・ドレイン領域６２，６３によって挟まれたＰ型ウェル６０の領域上にゲート絶縁膜６６を介在させてゲート電極６８が形成されている。Ｎ型のソース・ドレイン領域６２およびゲート電極６８により、ｎチャネル型のＭＯＳトランジスタが構成されている。
一方、露出したＮ型ウェル領域６１には、所定の間隔を隔ててＰ型のソース・ドレイン領域６４，６５がそれぞれ形成されている。そのソース・ドレイン領域６４，６５によって挟まれたＮ型ウェル領域６１上にゲート絶縁膜６７を介在させてゲート電極６９が形成されている。Ｐ型のソース・ドレイン領域６４およびゲート電極６９により、ｐチャネル型のＭＯＳトランジスタが構成されている。
また、図１９に示すように、Ｐ型ウェル領域６０はＰ型拡散領域１０ａと繋がっており、Ｐ型拡散領域１０ａと電気的に接続されている。そのＰ型ウェル領域６０にはＰ＋拡散領域８０が形成され、そのＰ＋拡散領域８０には、Ｐ型ウェル領域６０およびＰ型拡散領域１０ａを所定の電位に固定するための電極７５が接続されている。なお、Ｎ型ウェル領域６１についても、Ｎ型ウェル領域６１を所定の電位に固定するための所定の領域とその領域に接続される電極（いずれも図示せず）が形成されている。なお、これ以外の構成については、図９または図１０に示す構造と同様なので、同一部材には同一符号を付しその説明を省略する。
この半導体装置では、Ｐ型ウェル領域６０がＰ型拡散領域１０ａと繋がっている場合について説明したが、次に、変形例として、そのＰ型ウェル領域６０がＰ型拡散領域１０ａとは繋がっておらず電気的に分離されている場合を例に挙げて説明する。
変形例１
図２０に示すように、Ｐ型ウェル領域６０は、Ｐ型拡散領域１０ａおよびＰ型ウェル領域６０ａとはＮ型ウェル領域６１を介して電気的に分離されている。つまり、Ｐ型ウェル領域６０の側方はＮ型ウェル領域６１によって囲まれ、また、Ｐ型ウェル領域６０の底にはＮ−層３ａが位置している。そのＰ型ウェル領域６０には、Ｐ型ウェル領域６０を所定の電位に固定するための電極（図示せず）が形成され、Ｎ型ウェル領域６１についても、Ｎ型ウェル領域６１を所定の電位に固定するための電極（図示せず）が形成されている。
この変形例に係る半導体装置では、Ｐ型ウェル領域６０がＰ型拡散領域１０ａとは電気的に接続されていないことで、Ｐ型拡散領域１０ａの電位とは独立して所定の電位に固定することができる。
変形例２
ここでは、より具体的に、Ｐ型ウェル領域、Ｎ型ウェル領域およびＰ型拡散領域のそれぞれの電位を独立に設定できる半導体装置について説明する。図２１に示すように、Ｐ型ウェル領域６０にはＰ＋拡散領域８１が形成され、Ｎ型ウェル領域６１にはＮ＋拡散領域８２が形成されている。Ｐ型拡散領域１０ａと繋がっているＰ型ウェル領域６０ａにはＰ＋拡散領域８０が形成されている。
Ｐ＋拡散領域８１には、Ｐ型ウェル領域６０を所定の電位に固定するための電極７６が接続され、Ｎ＋拡散領域８２には、Ｎ型ウェル領域６１を所定の電位に固定するための電極７７が接続され、Ｐ＋拡散領域８０には、Ｐ型拡散領域１０ａを所定の電位に固定するための電極７５が接続されている。
この変形例に係る半導体装置では、電極７６，７７，７５にそれぞれ所定の電圧を印加することで、Ｐ型ウェル領域６０、Ｎ型ウェル領域６１およびＰ型拡散領域１０ａのそれぞれの電位を独立に設定することができる。
上述した実施の形態１２に係る各半導体装置では、素子形成領域に半導体素子としてＣＭＯＳトランジスタが形成されている場合を例に挙げて説明した。このＣＭＯＳトランジスタが形成された半導体装置においても、前述したように、トレンチ分離領域４は、トレンチ分離領域４とＮ−層３との間にＰ型拡散領域１０ａが位置していることでＮ−層３と電気的に分離されて、トレンチ分離領域４には高い電界が作用せず、半導体装置の長期的な信頼性を向上することができる。
特に、高耐圧素子と低耐圧素子とが混在する半導体装置では、低耐圧のＣＭＯＳトランジスタが形成される素子形成領域に隣接して高耐圧素子が配置されるようなパターンであっても、トレンチ分離領域４が高電圧による影響を受けることが抑制されて十分な信頼性を確保することができる。
実施の形態１３
ここでは、トレンチ分離領域の内側側壁と外側側壁のそれぞれに接するようにＰ型拡散領域が形成されている半導体装置の素子形成領域に形成される半導体素子として、フラッシュメモリ素子を例に挙げて説明する。
図２２に示すように、Ｐ型拡散領域１０ａによって囲まれたＮ−層３ａの表面とその近傍には、Ｐ型ウェル領域６０が形成されている。Ｎ−層３ａ上には、Ｐ型ウェル領域６０の表面を露出するように絶縁膜１１が形成されている。露出したＰ型ウェル領域６０には、所定の間隔を隔ててＮ型のソース・ドレイン領域６２，６３がそれぞれ形成されている。そのソース・ドレイン領域６２，６３によって挟まれたＰ型ウェル６０の領域上にゲート絶縁膜６６を介在させてゲート電極部７０が形成されている。そのゲート電極部７０は、ゲート絶縁膜６６上に形成された下層電極７０ａ、その下層電極７０ａ上に形成された誘電体膜７０ｂおよびその誘電体膜７０ｂ上に形成された上層電極７０ｃを備えて構成されている。
また、Ｐ型ウェル領域６０はＰ型拡散領域１０ａと繋がっており、Ｐ型拡散領域１０ａと電気的に接続されている。そのＰ型ウェル領域６０にはＰ＋拡散領域８０が形成され、そのＰ＋拡散領域８０には、Ｐ型ウェル領域６０およびＰ型拡散領域１０ａを所定の電位に固定するための電極７５が接続されている。
この半導体装置では、Ｐ型ウェル領域６０がＰ型拡散領域１０ａと繋がっている場合について説明したが、次に、変形例として、そのＰ型ウェル領域６０がＰ型拡散領域１０ａとは繋がっておらず電気的に分離されている場合を例に挙げて説明する。
変形例１
図２３に示すように、Ｐ型ウェル６０は、Ｐ型拡散領域１０ａおよびＰ型ウェル領域６０ａとはＮ型ウェル６１を介して電気的に分離されている。つまり、Ｐ型ウェル領域６０の側方はＮ型ウェル領域６１によって囲まれ、また、Ｐ型ウェル領域６０の底にはＮ−層３ａが位置している。そのＰ型ウェル領域６０にはＰ＋拡散領域８１が形成され、そのＰ＋拡散領域８１には、Ｐ型ウェル領域６０を所定の電位に固定するための電極７６が接続されている。
この変形例に係る半導体装置では、Ｐ型ウェル領域６０がＰ型拡散領域１０ａとは電気的に接続されず、電極７６によりＰ型拡散領域１０ａの電位とは独立して所定の電位に固定することができる。
変形例２
ここでは、より具体的に、Ｐ型ウェル領域およびＰ型拡散領域のそれぞれの電位を独立に設定できる半導体装置について説明する。図２４に示すように、Ｐ型ウェル領域６０にはＰ＋拡散領域８１が形成され、Ｐ型拡散領域１０ａと繋がっているＰ型ウェル領域６０ａにはＰ＋拡散領域８０が形成されている。Ｐ＋拡散領域８１には、Ｐ型ウェル領域６０を所定の電位に固定するための電極７６が接続され、Ｐ＋拡散領域８０には、Ｐ型拡散領域１０ａを所定の電位に固定するための電極７５が接続されている。
この変形例に係る半導体装置では、電極７６，７５にそれぞれ所定の電圧を印加することで、Ｐ型ウェル領域６０およびＰ型拡散領域１０ａのそれぞれの電位を独立に設定することができる。なお、Ｎ型ウェル領域６１に形成されたＮ＋拡散領域８２を介して電極７７が接続されていることで、Ｎ型ウェル領域６１も所定の電位に固定することができる。
上述した実施の形態１３に係る各半導体装置では、素子形成領域に半導体素子としてフラッシュメモリ素子が形成されている場合を例に挙げて説明した。このフラッシュメモリ素子が形成された半導体装置においても、前述したように、トレンチ分離領域４は、トレンチ分離領域４とＮ−層３との間にＰ型拡散領域１０が位置していることでＮ−層３と電気的に分離されて、トレンチ分離領域４には高い電界が作用せず、半導体装置の長期的な信頼性を向上することができる。
特に、高耐圧素子と低耐圧素子とが混在する半導体装置では、フラッシュメモリ素子が形成される素子形成領域に隣接してフラッシュメモリ素子に印加される電圧よりも高い電圧が印加される素子が配置されるようなパターンであっても、トレンチ分離領域４が高電圧による影響を受けることが抑制されて十分な信頼性を確保することができる。
なお、各実施の形態において挙げられている、膜厚や注入条件等の数値は一例にすぎず、これらの数値に限定されるものではない。また、今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
本発明の実施の形態１に係る半導体装置の平面図である。 同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける断面図である。 同実施の形態において比較例に係る半導体装置の平面図である。 同実施の形態において、図３に示す断面線ＩＶ−ＩＶにおける断面図である。 本発明の実施の形態２に係る半導体装置の平面図である。 同実施の形態において、図１に示す断面線ＩＩ−ＩＩに対応する断面図である。 本発明の実施の形態３に係る半導体装置の平面図である。 本発明の実施の形態４に係る半導体装置の平面図である。 本発明の実施の形態５に係る半導体装置の平面図である。 本発明の実施の形態６に係る半導体装置の平面図である。 本発明の実施の形態７に係る半導体装置の平面図である。 本発明の実施の形態８に係る半導体装置の平面図である。 本発明の各実施の形態に係る半導体装置における素子形成領域のポテンシャル分布および空乏層の延びのシミュレーションの結果を示す図である。 本発明の実施の形態１１に係る半導体装置の製造方法の一工程を示す部分断面図である。 同実施の形態において、図１４に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図１５に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図１６に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図１７に示す工程の後に行なわれる工程を示す断面図である。 本発明の実施の形態１２に係る半導体装置の断面図である。 同実施の形態において、変形例１に係る半導体装置の断面図である。 同実施の形態において、変形例２に係る半導体装置の断面図である。 本発明の実施の形態１３に係る半導体装置の断面図である。 同実施の形態において、変形例１に係る半導体装置の断面図である。 同実施の形態において、変形例２に係る半導体装置の断面図である。
符号の説明
１ 半導体基板、２ ＢＯＸ層、３ａ，３ｂ Ｎ−層、４ トレンチ分離領域、５，１０ａ，１０ｂ Ｐ型拡散領域、６，７ Ｎ＋拡散領域、８ 導電膜、９，１１，１５ 絶縁膜、２０ａ，２０ｂ，２０，２１，２２ 電極、３０ マスク材、３１ 溝、５１ 空乏層端、５２ ＰＮ接合、５３ 等ポテンシャル線、６０，６０ａ Ｐ型ウェル領域、６１，６１ａ Ｎ型ウェル領域、６２〜６５ ソース・ドレイン領域、６６，６７ ゲート絶縁膜、６８，６９ ゲート電極、７０ ゲート電極部、７０ａ 下層電極、７０ｂ 誘電体膜、７０ｃ 上層電極、７１〜７４ ソース・ドレイン電極、７５〜７７ 電極、８０，８１ Ｐ＋拡散領域、８２ Ｎ＋拡散領域。

Claims (12)

  1. 所定の基板の主表面上に形成された絶縁膜と、
    前記絶縁膜上に形成された第１導電型の半導体層と、
    前記半導体層において素子形成領域となる所定の領域を連続して取囲むとともに、前記半導体層の表面から前記絶縁膜の表面にわたって形成され、内側側壁および外側側壁を有する分離領域と、
    前記所定の領域を連続して取り囲む前記分離領域の前記内側内壁の全面に接するように、前記内側側壁の全周にわたって形成され、前記所定の領域に位置する前記半導体層の部分と前記分離領域との間に位置する第２導電型の第１不純物領域と、
    前記半導体層において前記分離領域の外側に位置し、他の素子形成領域となる他の所定の領域と、
    前記所定の領域を連続して取り囲む前記分離領域の前記外側側壁の全面に接するように、前記外側外壁の全周にわたって形成され、前記他の所定の領域に位置する前記半導体層の部分と前記分離領域との間に位置する第２導電型の第２不純物領域と
    を備えた、半導体装置。
  2. 前記第１不純物領域に電気的に接続されるように形成され、前記第１不純物領域を所定の電位に保持するための第１電極を備えた、請求項１記載の半導体装置。
  3. 前記第２不純物領域に電気的に接続されるように形成され、前記第２不純物領域を所定の電位に保持するための第２電極を備えた、請求項１または２に記載の半導体装置。
  4. 前記所定の領域に形成された素子を備えた、請求項１〜３のいずれかに記載の半導体装置。
  5. 前記素子として、所定の前記領域には、
    ソース領域と、
    ドレイン領域と、
    チャネルとなるボディ領域と
    前記ボディ領域上にゲート絶縁膜を介在させて形成されたゲートと、
    を含むトランジスタが形成され、
    前記第１不純物領域は前記ボディ領域および前記ドレイン領域のいずれかを含む、請求項４記載の半導体装置。
  6. 前記素子として、所定の前記領域には、
    カソード領域と、
    アノード領域と
    を含むダイオードが形成され、
    前記第１不純物領域は前記アノード領域および前記カソード領域のいずれかを含む、請求項４記載の半導体装置。
  7. 前記素子として、所定の前記領域には、
    エミッタ領域と、
    コレクタ領域と、
    ベース領域と
    を含むバイポーラトランジスタが形成され、
    前記第１不純物領域は前記ベース領域および前記コレクタ領域のいずれかを含む、請求項４記載の半導体装置。
  8. 前記第１不純物領域は、前記所定の領域に形成された前記素子の動作時において前記第１不純物領域と前記所定の領域に位置する前記半導体層の部分との界面から延びる空乏層の端が前記分離領域に到達しないように所定の不純物濃度を有して形成された、請求項４〜７のいずれかに記載の半導体装置。
  9. 前記第１不純物領域の不純物濃度は、前記素子を構成する不純物領域の不純物濃度よりも高い濃度に設定された、請求項４〜８のいずれかに記載の半導体装置。
  10. 前記所定の領域に形成され、第１導電型および第２導電型の少なくともいずれかの導電型からなるウェル領域と、
    前記半導体層上に前記ウェル領域の表面を露出するように形成された他の絶縁膜と
    を備え、
    前記素子として、露出した前記ウェル領域には、
    前記ウェル領域の導電型とは反対の導電型のソース領域およびドレイン領域と、
    ゲート電極部と
    を含むトランジスタが形成された、請求項４記載の半導体装置。
  11. 前記ゲート電極部は、
    下層電極と、
    前記下層電極上に形成された誘電体膜と、
    前記誘電体膜上に形成された上層電極と
    を含む、請求項１０記載の半導体装置。
  12. 所定の基板上に絶縁膜を介在させて形成された第１導電型の半導体層に、素子形成領域となる領域を連続して取囲むとともに、前記絶縁膜の表面を露出するように溝を形成する工程と、
    前記溝内に露出している、前記所定の領域が位置する側の前記半導体層の第１部分の全面に、第２導電型の不純物を導入することにより、前記第１部分の全周にわたって連続するように第２導電型の第１不純物領域を形成する工程と、
    前記溝内に露出している、前記所定の領域が位置する側とは反対側の前記半導体層の第２部分の全面に、第２導電型の不純物を導入することにより、前記第２部分の全周にわたって連続するように第２導電型の第２不純物領域を形成する工程と、
    前記溝に絶縁材料を埋め込む工程と、
    を備えた、半導体装置の製造方法。
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