JP7193053B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP7193053B2 JP7193053B2 JP2018135264A JP2018135264A JP7193053B2 JP 7193053 B2 JP7193053 B2 JP 7193053B2 JP 2018135264 A JP2018135264 A JP 2018135264A JP 2018135264 A JP2018135264 A JP 2018135264A JP 7193053 B2 JP7193053 B2 JP 7193053B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- anode
- active layer
- cathode
- anode region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 139
- 238000004519 manufacturing process Methods 0.000 title description 28
- 239000000758 substrate Substances 0.000 claims description 69
- 238000002955 isolation Methods 0.000 claims description 58
- 239000012535 impurity Substances 0.000 claims description 41
- 239000012212 insulator Substances 0.000 claims description 20
- 239000004020 conductor Substances 0.000 claims description 13
- 230000001681 protective effect Effects 0.000 claims description 10
- 239000010410 layer Substances 0.000 description 128
- 230000015556 catabolic process Effects 0.000 description 17
- 238000000034 method Methods 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 12
- 238000002161 passivation Methods 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000005530 etching Methods 0.000 description 5
- 230000003213 activating effect Effects 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 108091006146 Channels Proteins 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8611—Planar PN junction diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66128—Planar diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66136—PN junction diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
Description
ここで、一般的に、SOI基板のシリコン基板は電位が印加されていないフローティング状態とされているか、又はシリコン基板にはグランド電位が印加されている。
しかしながら、p型活性層の不純物密度が変化すると、同一のSOI基板に搭載されているpn接合ダイオード以外の他の素子、具体的にはMOSFETの閾値電圧(Vth)等が変化し、素子の特性に変動が発生してしまう。
さらに、アノード領域の主面部にはコンタクト領域が配設される。コンタクト領域は、アノード領域と同一導電型に設定され、かつ、アノード領域よりも不純物密度が高く設定される。
このため、活性層の不純物密度を低く設定することがないので、pn接合ダイオード以外の素子の特性に影響を与えることがなく、pn接合ダイオードの接合耐圧を向上させることができる。
このため、カソード領域と同様な構造により遮蔽領域を簡易に構成することができ、pn接合ダイオードの接合耐圧を簡易に向上させることができる。
一方、遮蔽領域は、カソード領域とコンタクト領域との間に沿って延設し、かつ、延設方向の両端を素子分離領域に接して配設される。
このため、遮蔽領域が素子分離領域に接する箇所においても、pn接合部からアノード領域側への空乏層を広げることができ、pn接合ダイオードの接合耐圧をより一層向上させることができる。
次に、カソード領域がアノード領域の主面部に形成され、アノード領域及びカソード領域を有するpn接合ダイオードが形成される。カソード領域はアノード領域とは逆導電型に設定される。
アノード領域のカソード領域とは異なる主面部にコンタクト領域が形成される。コンタクト領域はアノード領域と同一導電型に設定され、かつ、コンタクト領域の不純物密度はアノード領域の不純物密度よりも高く設定される。
このため、遮蔽領域がカソード領域を形成する工程を利用して形成されるので、遮蔽領域を形成する工程に相当する分、製造工程数を削減することができる。しかも、pn接合ダイオードの接合耐圧を向上させることができる。
以下、図1~図4を用いて、本発明の第1実施の形態に係る半導体装置及びその製造方法について説明する。
図1及び図2に示されるように、本実施の形態に係る半導体装置1は基板(半導体ペレット又は半導体チップ)2を主体に構成されている。基板2の主面部には保護素子としてのpn接合ダイオードD(以下、単に「ダイオードD」という。)が配設され、ダイオードDは順方向接続において外部端子BPに電気的に接続されている。
絶縁層21は、埋込み酸化膜(BOX:Buried Oxide)として形成され、具体的にはシリコン酸化膜により形成されている。絶縁層21は、例えば、イオン注入法を用いて、支持基板20の内部に酸素を注入し、支持基板20内部のシリコンを部分的に酸化させることにより形成されている。
活性層22は、ここでは支持基板20と同様にシリコン単結晶層により形成され、低不純物密度のp型に設定されている。活性層22は、支持基板20の表面層の一部を用いて形成され、絶縁層21が形成されることによってこの絶縁層21を境として支持基板20と区画(電気的に分離)されている。活性層22には、ダイオードDが配設されると共に、ダイオードD以外であって回路を構築する半導体素子が配設されている。
特に限定されるものではないが、ここでは、半導体素子として、絶縁ゲート型電界効果トランジスタTr(IGFET:Insulated Gate Field Effect Transistor。以下、単に「トランジスタTr」という。)が配設されている。ここで、IGFETとは、MOSFET、MISFET(Metal Insulator Semiconductor Field Effect Transistor)のいずれも含む意味において使用されている。
図1及び図2に示されるように、ダイオードDの周囲を取り囲む領域であって、活性層22には素子分離領域3が配設されている。また、図1に示されるように、トランジスタTrの周囲を取り囲む領域であって、活性層22には素子分離領域3が配設されている。素子分離領域3は、ダイオードDと、その周囲に配設されたダイオードD以外の半導体素子、ここではトランジスタTrとの間等、素子間を電気的に分離する構成とされている。 本実施の形態において、素子分離領域3は、トレンチ30と、絶縁体31と、導電体32とを含んで構成され、所謂、トレンチアイソレーション構造として構成されている。
数値は一例であるが、図1に示されるトレンチ30の溝幅は、例えば3μmに設定されている。また、基板2の活性層22の厚さ(アノード領域の厚さ)はトレンチ30の深さと同一寸法とされ、トレンチ30の深さは例えば15μmに設定されている。
図1及び図2に示されるように、ダイオードDは、アノード領域としてのp型活性層22と、カソード領域としてのn型半導体領域4とのpn接合部に構成されている。
アノード領域としての活性層22は、底面を絶縁層21により囲まれ(図1参照)、側面の周囲全体を素子分離領域3により囲まれている(図1及び図2参照)。特に平面形状が限定されるものではないが、ここでは、図2に示されるように、活性層22の平面形状は、左右に細長い矩形状に形成されている。詳しく説明すると、活性層22は、カソード領域としてのn型半導体領域4及び後述するコンタクト領域(p型半導体領域5)が左右方向に配置されるので、左右方向を長手方向とする長方形状に形成されている。
ここで、図1に示されるように、アノード領域は活性層22を使用しているので、アノード領域の表面からの深さは活性層22からの表面の深さに相当する。
p型半導体領域5が配設されることにより、アノード領域としての活性層22とそれに電気的に接続される配線(図1及び図2に示される配線12)との接触抵抗(接続抵抗)を小さくすることができる。
図1及び図2に示されるように、パッシベーション膜10上には配線12が配設されている。配線12は、ここでは単層配線構造を示しているが、2層以上の配線構造であってもよい。配線12には、例えば、銅(Cu)、シリコン(Si)が添加されたアルミニウム合金膜が使用されている。
図1及び図2中、左側に示される配線12の一端部は、パッシベーション膜10に膜厚方向に貫通して形成された接続孔11を通してカソード領域としてのn型半導体領域4に電気的に接続されている。この配線12の他端部は、活性層22上をパッシベーション膜10を介して延設し、素子分離領域3を跨いで、図示省略の内部回路に接続されている。
また、右側に示される配線12の一端部は、接続孔11を通してp型半導体領域5に電気的に接続され、p型半導体領域5はアノード領域としてのp型活性層22に電気的に接続されている。この配線12の他端部は、活性層22上をパッシベーション膜10を介して延設し、素子分離領域3を跨いで、図示省略の外部端子BPに接続されている。
図1に示されるように、トランジスタTrは、素子分離領域3に周囲を囲まれた領域内において、活性層22の主面部に配設されている。トランジスタTrは、チャネル形成領域として使用される活性層22と、ソース領域及びドレイン領域としての一対の主電極を形成するn型半導体領域8と、ゲート絶縁膜6と、ゲート電極7とを含んで構成されている。
一対のn型半導体領域8は、活性層22の主面部においてゲート幅方向へ離間して配設されている。n型半導体領域8は、p型半導体領域5とは反対導電型であるが、p型半導体領域5と同程度の不純物密度に設定されている。活性層22において一対のn型半導体領域8間はチャネル形成領域として使用されている。
ゲート絶縁膜6は活性層22の主面上において一対のn型半導体領域8間に少なくとも形成されている。ゲート絶縁膜6として、シリコン酸化膜の単層膜、又はシリコン酸化膜とシリコン窒化膜とを積層した複合膜を使用することができる。
ゲート電極7はゲート絶縁膜6上に配設されている。ゲート電極7には、例えば、不純物が導入されて低抵抗値に調整されたシリコン多結晶膜の単層膜、又はシリコン多結晶膜上に高融点金属膜や高融点金属シリサイド膜を積層した複合膜を使用することができる。
このように構成されるトランジスタTrはnチャネル導電型に設定されている。なお、本実施の形態では、活性層22に図示省略のpチャネル導電型トランジスタが配設されており、相補型トランジスタ(complementary transistor)が構築されている。また、p型チャネル導電型トランジスタが配設されている活性層はn型に設定されている。
このように構成される半導体装置1では、図1及び図2に示されるように、アノード領域としてのp型活性層22の主面部に遮蔽領域35が配設されている。遮蔽領域35は、アノード領域(p型半導体領域5)とは反対導電型、すなわちカソード領域(n型半導体領域4)と同一導電型のn型半導体領域を含んで構成されている。
例えば、アノード領域に負のサージ電圧が印加されたと仮定する。コンタクト領域の深さよりも遮蔽領域35の深さd2が深く設定されることにより、カソード領域とアノード領域とのpn接合部からコンタクト領域側への空乏層Ipの横方向(活性層22の主面と平行な方向)の広がりを阻止することができる。一方、アノード領域の深さよりも遮蔽領域35の深さd2が浅く設定されることにより、遮蔽領域35下の領域に空乏層Ipの広がりを促進する領域を形成することができる。すなわち、pn接合部からアノード領域側へ、遮蔽領域35に沿ってこの遮蔽領域35を迂回して、空乏層Ipを広げることができる。
また、図2に示されるように、遮蔽領域35は、カソード領域とコンタクト領域との間に沿って延設し、延設方向の両端(上端及び下端)を素子分離領域3に接して配設されている。
本実施の形態に係る半導体装置1の製造方法、特に遮蔽領域35の製造方法は以下の通りである。
まず、基板2が準備される(図3参照)。基板2にはSOI基板が使用され、基板2は支持基板20上に絶縁層21を介して活性層22を有する。活性層22は、p型に設定され、低不純物密度に設定される。
素子分離領域3は、まず最初にトレンチ30を形成する。トレンチ30は、フォトリソグラフィ技術を用いて図示省略のマスクを形成し、このマスクを用いて活性層22にエッチングを行うことにより形成される。エッチングには、前述の通り、例えばRIE等の異方性エッチングが使用される。
引き続き、トレンチ30の少なくとも側壁に絶縁体31が形成される。そして、トレンチ30内部に導電体32が埋設され、これにより素子分離領域3が形成される。
また、形成領域DRだけにアノード領域が形成されるとすれば、この製造方法では、素子分離領域3を形成する工程と同一工程において、アノード領域が形成される。
なお、活性層22、素子分離領域3のそれぞれを形成した後、適正な不純物密度に設定されたp型不純物を活性層22に注入することによって、素子分離領域3を形成する工程の後にアノード領域を形成することができる。
一方、前述の図1に示されるように、素子分離領域3が形成されると、トランジスタTrの形成領域TRが形成される。
次に、接続孔11を通してn型半導体領域4、p型半導体領域5、n型半導体領域8のそれぞれに接続される複数の配線12がパッシベーション膜10上に形成される。
図示並びに説明は省略するが、この後、上層配線や最終パッシベーション膜等が形成される。
これら一連の製造工程が終了すると、本実施の形態に係る、ダイオードDを含んで構成される保護素子を有する半導体装置1が完成する。
本実施の形態に係る半導体装置1は、図1及び図2に示されるように、基板2に保護素子及び素子分離領域3を備える。基板2は、支持基板20と、この支持基板20上の絶縁層21と、絶縁層21上の活性層22とを有する。保護素子は、活性層22に配設され、アノード領域(p型活性層22)とカソード領域(n型半導体領域4)とのダイオードDを含んで構成される。素子分離領域3は、ダイオードDの周囲を取り囲んで活性層22に配設される。この素子分離領域3は、ダイオードDをその周囲に配設される素子から電気的に分離する。
さらに、アノード領域の主面部にはコンタクト領域(p型半導体領域5)が配設される。コンタクト領域は、アノード領域と同一導電型に設定され、かつ、アノード領域よりも不純物密度が高く設定される。
ここで、基板2の支持基板20、素子分離領域3の導電体32のそれぞれには、例えば接地電位(0V)が印加される。すると、基板2の支持基板20、絶縁層21及び活性層22はフィールドプレート構造を構築し、更に素子分離領域3の導電体32、絶縁体31及び活性層22は同様にフィールドプレート構造を構築する。このため、空乏層Ipの広がりを向上させることができる。
そして、遮蔽領域35が配設されるので、カソード領域とアノード領域とのpn接合部から遮蔽領域35に沿い、更に遮蔽領域35を迂回して、アノード領域側へ空乏層Ipを広げることができる。これにより、ダイオードDの接合耐圧を向上させることができる。
このため、活性層22の不純物密度を低く設定することがないので、ダイオードD以外の素子、具体的には図1に示されるトランジスタTrの特性に影響を与えることがなく、ダイオードDの接合耐圧を向上させることができる。トランジスタTrの特性としては、閾値電圧の変動、寄生容量の変動等である。
このため、カソード領域と同様な構造により遮蔽領域35を簡易に構成することができ、ダイオードDの接合耐圧を簡易に向上させることができる。
一方、遮蔽領域35は、カソード領域(n型半導体領域4)とコンタクト領域(p型半導体領域5)との間に沿って延設し、かつ、延設方向の両端を素子分離領域3に接して配設される。
このため、遮蔽領域35が素子分離領域3に接する箇所においても、pn接合部からアノード領域側への空乏層Ipを広げることができ、ダイオードDの接合耐圧をより一層向上させることができる。
次に、カソード領域(n型半導体領域4)がアノード領域の主面部に形成され、アノード領域及びカソード領域を有するダイオードDが形成される。カソード領域はアノード領域とは逆導電型に設定される。
アノード領域のカソード領域とは異なる主面部にコンタクト領域(p型半導体領域5)が形成される。コンタクト領域はアノード領域と同一導電型に設定され、かつ、コンタクト領域の不純物密度はアノード領域の不純物密度よりも高く設定される。
このため、遮蔽領域35がカソード領域を形成する工程を利用して形成されるので、遮蔽領域35を形成する工程に相当する分、製造工程数を削減することができる。しかも、ダイオードDの接合耐圧を向上させることができる。
図5を用いて、本発明の第2実施の形態に係る半導体装置1及びその製造方法を説明する。なお、本実施の形態において、第1実施の形態に係る半導体装置1及びその製造方法における構成要素と同一の構成要素、又は実質的に同一の構成要素には同一符号を付し、重複するので、その説明は省略する。
特に平面形状が限定されるものではないが、平面視において、カソード領域は矩形状に形成され、遮蔽領域35は延設方向に終端が無い矩形リング形状に形成されている。
また、本実施の形態に係る半導体装置1では、遮蔽領域35がカソード領域の周囲を取り囲んで配設されるので、カソード領域とアノード領域とのpn接合部からアノード領域側へカソード領域の周囲全域にわたって空乏層Ip(図1参照)を広げることができる。このため、ダイオードDの接合耐圧をより一層向上させることができる。
さらに、半導体装置1の製造方法では、遮蔽領域35がカソード領域を形成する工程を利用して形成されるので、製造工程を削減することができる。
本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において、例えば下記の通り変形可能である。
例えば、上記実施の形態では、ダイオードに1つの遮蔽領域が配設された例について説明したが、本発明では、ダイオードのカソード領域とコンタクト領域との間に、幅方向に平行に複数の遮蔽領域が配設されてもよい。
また、上記実施の形態では、遮蔽領域は、n型半導体領域を主体に形成されているが、浅いトレンチを形成してこのトレンチの側壁及び底面に沿ってn型半導体領域を形成してもよい。この場合、遮蔽領域は、浅いトレンチと、n型半導体領域とを含んで構成されている。さらに、浅いトレンチ内部に絶縁体が埋設されてもよい。この場合、遮蔽領域は、浅いトレンチと、n型半導体領域と、絶縁体とを含んで構成されている。
また、n型半導体領域の主面を選択的に酸化してシリコン酸化膜(フィールド絶縁膜)を形成し、このn型半導体領域とシリコン酸化膜とを含んで遮蔽領域が構成されてもよい。
さらに、本発明では、ダイオード以外の半導体素子として、バイポーラトランジスタ、抵抗素子、容量素子等が含まれる。
また、本発明は、半導体装置の基板において、支持基板はシリコン単結晶基板に限定されるものではなく、例えば金属基板や化合物半導体基板を使用してもよい。
さらに、本発明は、保護素子として、pn接合ダイオードを含む、IGFET、バイポーラトランジスタ、拡散抵抗のいずれかであってもよい。具体的には、IGFETの一方の主電極と活性層とのpn接合部にダイオードが形成されている。バイポーラトランジスタでは、エミッタ領域又はコレクタ領域とベース領域(活性層)とのpn接合部にダイオードが形成されている。拡散抵抗では、拡散抵抗と活性層とのpn接合部にダイオードが形成されている。
また、本発明は、2以上の素子、例えばダイオードとIGFETとを組み合わせて、又は拡散抵抗とIGFETとを組み合わせて保護素子を構築してもよい。
Claims (3)
- 支持基板上に絶縁層を介在して活性層が形成された基板の前記活性層に配設され、アノード領域とカソード領域とのpn接合ダイオードを含んで構成される保護素子と、
前記pn接合ダイオードの周囲を取り囲み前記活性層に配設され、前記pn接合ダイオードをその周囲に配設される素子から電気的に分離する素子分離領域と、
前記アノード領域の主面部に配設され、前記アノード領域と同一導電型に設定され、かつ、前記アノード領域よりも不純物密度が高く設定されたコンタクト領域と、
前記カソード領域と前記コンタクト領域との間において、前記アノード領域の主面から前記コンタクト領域の深さよりも深く、かつ、前記アノード領域よりも浅い領域まで配設され、前記アノード領域とは反対導電型の半導体領域を含んで構成される遮蔽領域と、
を備え、
前記遮蔽領域は、
前記カソード領域の不純物密度と同一不純物密度に設定され、かつ、前記カソード領域の前記アノード領域とのpn接合深さと同一のpn接合深さに設定されている
半導体装置。 - 支持基板上に絶縁層を介在して活性層が形成された基板の前記活性層に配設され、アノード領域とカソード領域とのpn接合ダイオードを含んで構成される保護素子と、
前記pn接合ダイオードの周囲を取り囲み前記活性層に配設され、前記pn接合ダイオードをその周囲に配設される素子から電気的に分離する素子分離領域と、
前記アノード領域の主面部に配設され、前記アノード領域と同一導電型に設定され、かつ、前記アノード領域よりも不純物密度が高く設定されたコンタクト領域と、
前記カソード領域と前記コンタクト領域との間において、前記アノード領域の主面から前記コンタクト領域の深さよりも深く、かつ、前記アノード領域よりも浅い領域まで配設され、前記アノード領域とは反対導電型の半導体領域を含んで構成される遮蔽領域と、
を備え、
前記素子分離領域は、
前記活性層の表面から少なくとも前記絶縁層へ至るトレンチと、
当該トレンチの側壁に配設された絶縁体と、
前記トレンチの側壁に前記絶縁体を介して配設された導電体と、を備え、
前記遮蔽領域は、
前記カソード領域と前記コンタクト領域との間に沿って延設し、かつ、延設方向の両端を前記素子分離領域に接して配設されている
半導体装置。 - 支持基板上に絶縁層を介在して活性層が形成された基板の前記活性層に配設され、アノード領域とカソード領域とのpn接合ダイオードを含んで構成される保護素子と、
前記pn接合ダイオードの周囲を取り囲み前記活性層に配設され、前記pn接合ダイオードをその周囲に配設される素子から電気的に分離する素子分離領域と、
前記アノード領域の主面部に配設され、前記アノード領域と同一導電型に設定され、かつ、前記アノード領域よりも不純物密度が高く設定されたコンタクト領域と、
前記カソード領域と前記コンタクト領域との間において、前記アノード領域の主面から前記コンタクト領域の深さよりも深く、かつ、前記アノード領域よりも浅い領域まで配設され、前記アノード領域とは反対導電型の半導体領域を含んで構成される遮蔽領域と、
を備え、
前記遮蔽領域は、前記カソード領域の周囲を取り囲んで配設されている
半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018135264A JP7193053B2 (ja) | 2018-07-18 | 2018-07-18 | 半導体装置及びその製造方法 |
PCT/JP2019/027017 WO2020017385A1 (ja) | 2018-07-18 | 2019-07-08 | 半導体装置及びその製造方法 |
US17/260,514 US11444074B2 (en) | 2018-07-18 | 2019-07-08 | Semiconductor device and method for manufacturing same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018135264A JP7193053B2 (ja) | 2018-07-18 | 2018-07-18 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020013903A JP2020013903A (ja) | 2020-01-23 |
JP7193053B2 true JP7193053B2 (ja) | 2022-12-20 |
Family
ID=69164356
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018135264A Active JP7193053B2 (ja) | 2018-07-18 | 2018-07-18 | 半導体装置及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US11444074B2 (ja) |
JP (1) | JP7193053B2 (ja) |
WO (1) | WO2020017385A1 (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008153403A (ja) | 2006-12-15 | 2008-07-03 | Denso Corp | 半導体装置 |
JP2009049296A (ja) | 2007-08-22 | 2009-03-05 | Seiko Instruments Inc | 半導体装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3351803B2 (ja) | 1991-01-11 | 2002-12-03 | 富士通株式会社 | 半導体集積回路装置の製造方法 |
JP3417482B2 (ja) * | 1991-01-30 | 2003-06-16 | 富士通株式会社 | 半導体装置の製造方法 |
JPH0791656B2 (ja) | 1991-05-31 | 1995-10-04 | 株式会社日立製作所 | マイクロ波プラズマ処理装置 |
US6642088B1 (en) | 2002-04-10 | 2003-11-04 | Taiwan Semiconductor Manufacturing Company | Silicon-controlled rectifier structures on silicon-on insulator with shallow trench isolation |
JP4974474B2 (ja) | 2004-06-22 | 2012-07-11 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP7074392B2 (ja) * | 2018-07-18 | 2022-05-24 | 株式会社東海理化電機製作所 | 半導体装置 |
JP2020013902A (ja) * | 2018-07-18 | 2020-01-23 | 株式会社東海理化電機製作所 | 半導体装置及びその製造方法 |
JP7140349B2 (ja) * | 2018-07-18 | 2022-09-21 | 株式会社東海理化電機製作所 | 半導体装置及びその製造方法 |
-
2018
- 2018-07-18 JP JP2018135264A patent/JP7193053B2/ja active Active
-
2019
- 2019-07-08 WO PCT/JP2019/027017 patent/WO2020017385A1/ja active Application Filing
- 2019-07-08 US US17/260,514 patent/US11444074B2/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008153403A (ja) | 2006-12-15 | 2008-07-03 | Denso Corp | 半導体装置 |
JP2009049296A (ja) | 2007-08-22 | 2009-03-05 | Seiko Instruments Inc | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
WO2020017385A1 (ja) | 2020-01-23 |
US11444074B2 (en) | 2022-09-13 |
US20210305234A1 (en) | 2021-09-30 |
JP2020013903A (ja) | 2020-01-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2004207271A (ja) | Soi基板及び半導体集積回路装置 | |
JPH09120995A (ja) | 半導体装置およびその製造方法 | |
KR101480601B1 (ko) | 웰 영역들을 갖는 집적 회로 디바이스들 및 그 형성방법 | |
JP3888658B2 (ja) | Soi構造を有する半導体素子及びその製造方法 | |
KR20020076738A (ko) | 소이형 반도체 장치 및 그 형성 방법 | |
JPH01164064A (ja) | 半導体装置 | |
JP2007243140A (ja) | 半導体装置、電子装置および半導体装置の製造方法 | |
JP6958575B2 (ja) | 半導体装置およびその製造方法 | |
WO2014181819A1 (ja) | 半導体装置 | |
WO2020017384A1 (ja) | 半導体装置及びその製造方法 | |
US11114572B2 (en) | Semiconductor device and method for manufacturing semiconductor device | |
JP2012238741A (ja) | 半導体装置及びその製造方法 | |
US20080111197A1 (en) | Semiconductor device including a misfet having divided source/drain regions | |
JP7140349B2 (ja) | 半導体装置及びその製造方法 | |
JP7193053B2 (ja) | 半導体装置及びその製造方法 | |
US7557429B2 (en) | Semiconductor device with resistor element and dummy active region | |
TW201332121A (zh) | 半導體裝置及用於製造半導體裝置之方法 | |
JP6707917B2 (ja) | 半導体装置及びその製造方法 | |
KR102655099B1 (ko) | 트랜지스터 구조 및 관련 인버터 | |
JP6797771B2 (ja) | 半導体装置 | |
US20060220146A1 (en) | Semiconductor device | |
CN113555357A (zh) | 电荷耦合场效应晶体管嵌入的单片电荷耦合场效应整流器 | |
JP5562628B2 (ja) | 半導体装置の製造方法 | |
JP2016048721A (ja) | 半導体装置及びその製造方法 | |
JP2005123592A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210219 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220405 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220603 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220809 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20221007 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20221108 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20221124 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7193053 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |