JP3417482B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＩＣ等の半導体装置の製
造方法に係り、特に半導体抵抗の製造方法に関する。近
年では、ＩＣの大規模集積化が要求されているため、各
回路要素のレイアウト面積の縮少化が必要となり、ＩＣ
内の抵抗の高抵抗化とともに、歩留り向上のために高精
度化が要求される。 【０００２】 【従来の技術】図３に従来の半導体拡散抵抗の例を示
す。図３に示すように、従来の拡散抵抗は、シリコン基
板の一部にシリコン基板とは逆導電型のイオンを打ち込
み、その拡散領域５を抵抗として使用するものであっ
た。拡散領域５の両端には電圧供給用のアルミ酸線４が
互いに適当な間隔をおいて電気的にコンタクトがとられ
ている。コタンクトホール３はアルミ配線４と拡散領域
５との電気的コンタクトをとるためのものであり、その
下層側には電極取出し用の高濃度拡散領域２が形成され
ている。 【０００３】 【発明が解決しようとする課題】ところが、イオン打ち
込み状態にはウェーハ上の位置やその他の条件によって
バラツキが生じ、結果としてウェーハ上の位置によって
抵抗値が相互に異なるという問題があった。また、従来
の拡散抵抗はＰＮ接合の存在により基板すなわちバック
ゲートの電位が抵抗値に影響する、いわゆるバックゲー
ト依存性があるため、抵抗値が異なってしまう問題もあ
った。 【０００４】このようなことから拡散抵抗の特性は非線
型性となり、拡散抵抗を用いた電子回路、例えばフィル
タや増幅器等の歪み率が必ずしも良好なものとはならな
かった。また、イオン打ち込み法を用いると、シート当
りの抵抗値が下がるため、高抵抗を得るためには拡散領
域を長くとらなければならず、レイアウト面積の増大の
原因となっていた。 【０００５】本発明の課題は、バックゲートの影響を受
けず、抵抗値のバラツキの少ない小面積高抵抗化を図り
うる半導体装置の製造方法を提供することにある。 【０００６】 【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載の発明は、ＳＯＩ構造の基板上の素
子基板内に酸化膜に達する深さで四方に連続するトレン
チを形成する工程と、 前記トレンチ内に絶縁物を形成す
る工程と、前記絶縁物が中に形成されたトレンチによっ
て囲まれた島状の領域に少なくとも２個の電極を互いに
間隔をおいて設ける工程とを有し、前記島状の領域内
に、前記素子基板のシート抵抗を有する抵抗を形成する
ことを特徴とする。 【０００７】 【作用】請求項１の発明によれば、ＳＯＩ構造の基板上
の素子基板１２内に酸化膜１１に達する深さで四方に連
続するトレンチ１５を形成する。そして、前記トレンチ
１５内に絶縁物を形成する。そして、前記絶縁物が中に
形成されたトレンチ１５によって囲まれた島状の領域９
に少なくとも２個の電極を互いに間隔をおいて設ける。
さらに、前記島状の領域９内に、前記素子基板１２のシ
ート抵抗を有する抵抗を形成する。このように、比較的
簡単な工程で他の部分から完全分離された抵抗領域９を
形成することができる。また、ＳＯＩ構造基板上の素子
基板１２内にトレンチアイソレーション領域で囲まれた
島状の孤立した抵抗領域９が形成されるため、当該抵抗
領域９は他の部分から絶縁物で分離され、従来のような
バックゲートの影響を受けず、また抵抗領域９は素子基
板１２自身を用いており、従来のようなイオン打込みに
よる拡散領域５を使用しないので、抵抗値のバラツキを
抑制し、かつ高抵抗を得ることが可能となる。 【０００８】 【実施例】次に、本発明の好適な実施例を図面に基づい
て説明する。図１に本発明により製造された半導体装置
である半導体抵抗の平面図を示す。この半導体装置はＳ
ＯＩ（Silicon on insulator）構造の基板を用いてい
る。ＳＯＩ構造の基板というのは、ウェーハの最下層に
支持基板（Ｓｉ）を置き、その上に酸化膜（ＳｉＯ2 ）
を介して素子基板１２が積層された構造を有する。この
酸化膜は支持基板と素子基板１２とを分離するためのも
のである。素子基板は約３μｍで形成される。 【０００９】素子基板１２内にはウェーハの延在方向に
四方連続し、かつウェーハの厚さ方向において酸化膜に
到達する深さのトレンチアイソレーション領域１が形成
されている。したがって、素子基板１２内にはトレンチ
アイソレーション領域１と酸化膜とによって完全に包囲
されて分離された島状の抵抗領域が形成されている。抵
抗領域９の両端部には電極取出し用の高濃度拡散領域
２、６がそれぞれ埋込まれている。この高濃度拡散領域
２、６はコンタクトホール３、７と抵抗領域９との接触
抵抗を下げるためにイオン打ち込みされて形成される。
コンタクトホール３、７は高濃度拡散領域２、６とアル
ミ配線４、８間に形成され、このアルミ配線４と８との
間に必要な電圧を印加することにより、アルミ配線４と
８との間の長さに対応する抵抗値を示す作用をなす。 【００１０】このように作成された抵抗領域９は、Ｓｉ
Ｏ2 のトレンチアイソレーション領域１で囲まれて電気
的に絶縁される。そのため、抵抗領域９の抵抗値は印加
電圧によって変化せず、バックゲート依存性を排除でき
る。また、抵抗領域９として素子基板１２自体を使用し
ているので、高抵抗化が可能となる。因に、従来のよう
な通常の拡散抵抗では、シート抵抗で１〜２ｋΩである
のに対し、本発明のように素子基板１２自身を使用した
場合、３〜３０ｋΩのシート抵抗となる。このことは、
例えば１００ｋΩの抵抗領域９を作成した場合、レイア
ウト面積を約１／１０にも縮少化することができること
を意味する。 【００１１】次に、図２に本発明の半導体装置の製造方
法における製造工程図を示し、当該製造方法について説
明する。まず、図２（ａ）に示すように、ＳＯＩ構造基
板の素子基板１２上に選択酸化法による素子分離法であ
るＬＯＣＯＳ（Local oxidation of silicon）の膜１３
（ＳｉＯ2 ）を形成する。ＳＯＩ構造基板はウェーハの
最下層の支持基板１０（Ｓｉ）、その上の酸化膜１１
（ＳｉＯ2 ）、さらにその上の素子基板１２（Ｓｉ）か
らなる。 【００１２】次に、図２（ｂ）に示すように、ＬＯＣＯ
Ｓ膜１３および素子基板１２の表面全面にレジスト１４
を塗布したのち、ＬＯＣＯＳ膜１３を貫通する位置にエ
ッチングによりトレンチエッチング部１５を酸化膜１１
に達する深さで形成する。次いで、図２（ｃ）に示すよ
うに、表面にＣＶＤＳｉＯ2 膜１６を全面成長させ、ト
レンチエッチング部１５内にＳｉＯ2 を充填してトレン
チアイソレーション領域１を作成する。 【００１３】次いで、図２（ｄ）に示すように、ＬＯＣ
ＯＳ膜１３および抵抗領域９となる素子基板１２上のＣ
ＶＤＳｉＯ2 膜１６をエッチングバックして表面を露出
する。このように、比較的簡単な工程で他の部分から完
全分離された抵抗領域９を形成することができる。 【００１４】 【発明の効果】以上の通り、本発明によれば、トレンチ
アイソレーション領域１によって囲まれた抵抗領域を形
成したので、抵抗領域は完全に他の部分から絶縁分離さ
れ、バックゲートの影響を受けることなく抵抗値のバラ
ツキの少ない小面積高抵抗の半導体抵抗を提供すること
ができる。
造方法に係り、特に半導体抵抗の製造方法に関する。近
年では、ＩＣの大規模集積化が要求されているため、各
回路要素のレイアウト面積の縮少化が必要となり、ＩＣ
内の抵抗の高抵抗化とともに、歩留り向上のために高精
度化が要求される。 【０００２】 【従来の技術】図３に従来の半導体拡散抵抗の例を示
す。図３に示すように、従来の拡散抵抗は、シリコン基
板の一部にシリコン基板とは逆導電型のイオンを打ち込
み、その拡散領域５を抵抗として使用するものであっ
た。拡散領域５の両端には電圧供給用のアルミ酸線４が
互いに適当な間隔をおいて電気的にコンタクトがとられ
ている。コタンクトホール３はアルミ配線４と拡散領域
５との電気的コンタクトをとるためのものであり、その
下層側には電極取出し用の高濃度拡散領域２が形成され
ている。 【０００３】 【発明が解決しようとする課題】ところが、イオン打ち
込み状態にはウェーハ上の位置やその他の条件によって
バラツキが生じ、結果としてウェーハ上の位置によって
抵抗値が相互に異なるという問題があった。また、従来
の拡散抵抗はＰＮ接合の存在により基板すなわちバック
ゲートの電位が抵抗値に影響する、いわゆるバックゲー
ト依存性があるため、抵抗値が異なってしまう問題もあ
った。 【０００４】このようなことから拡散抵抗の特性は非線
型性となり、拡散抵抗を用いた電子回路、例えばフィル
タや増幅器等の歪み率が必ずしも良好なものとはならな
かった。また、イオン打ち込み法を用いると、シート当
りの抵抗値が下がるため、高抵抗を得るためには拡散領
域を長くとらなければならず、レイアウト面積の増大の
原因となっていた。 【０００５】本発明の課題は、バックゲートの影響を受
けず、抵抗値のバラツキの少ない小面積高抵抗化を図り
うる半導体装置の製造方法を提供することにある。 【０００６】 【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載の発明は、ＳＯＩ構造の基板上の素
子基板内に酸化膜に達する深さで四方に連続するトレン
チを形成する工程と、 前記トレンチ内に絶縁物を形成す
る工程と、前記絶縁物が中に形成されたトレンチによっ
て囲まれた島状の領域に少なくとも２個の電極を互いに
間隔をおいて設ける工程とを有し、前記島状の領域内
に、前記素子基板のシート抵抗を有する抵抗を形成する
ことを特徴とする。 【０００７】 【作用】請求項１の発明によれば、ＳＯＩ構造の基板上
の素子基板１２内に酸化膜１１に達する深さで四方に連
続するトレンチ１５を形成する。そして、前記トレンチ
１５内に絶縁物を形成する。そして、前記絶縁物が中に
形成されたトレンチ１５によって囲まれた島状の領域９
に少なくとも２個の電極を互いに間隔をおいて設ける。
さらに、前記島状の領域９内に、前記素子基板１２のシ
ート抵抗を有する抵抗を形成する。このように、比較的
簡単な工程で他の部分から完全分離された抵抗領域９を
形成することができる。また、ＳＯＩ構造基板上の素子
基板１２内にトレンチアイソレーション領域で囲まれた
島状の孤立した抵抗領域９が形成されるため、当該抵抗
領域９は他の部分から絶縁物で分離され、従来のような
バックゲートの影響を受けず、また抵抗領域９は素子基
板１２自身を用いており、従来のようなイオン打込みに
よる拡散領域５を使用しないので、抵抗値のバラツキを
抑制し、かつ高抵抗を得ることが可能となる。 【０００８】 【実施例】次に、本発明の好適な実施例を図面に基づい
て説明する。図１に本発明により製造された半導体装置
である半導体抵抗の平面図を示す。この半導体装置はＳ
ＯＩ（Silicon on insulator）構造の基板を用いてい
る。ＳＯＩ構造の基板というのは、ウェーハの最下層に
支持基板（Ｓｉ）を置き、その上に酸化膜（ＳｉＯ2 ）
を介して素子基板１２が積層された構造を有する。この
酸化膜は支持基板と素子基板１２とを分離するためのも
のである。素子基板は約３μｍで形成される。 【０００９】素子基板１２内にはウェーハの延在方向に
四方連続し、かつウェーハの厚さ方向において酸化膜に
到達する深さのトレンチアイソレーション領域１が形成
されている。したがって、素子基板１２内にはトレンチ
アイソレーション領域１と酸化膜とによって完全に包囲
されて分離された島状の抵抗領域が形成されている。抵
抗領域９の両端部には電極取出し用の高濃度拡散領域
２、６がそれぞれ埋込まれている。この高濃度拡散領域
２、６はコンタクトホール３、７と抵抗領域９との接触
抵抗を下げるためにイオン打ち込みされて形成される。
コンタクトホール３、７は高濃度拡散領域２、６とアル
ミ配線４、８間に形成され、このアルミ配線４と８との
間に必要な電圧を印加することにより、アルミ配線４と
８との間の長さに対応する抵抗値を示す作用をなす。 【００１０】このように作成された抵抗領域９は、Ｓｉ
Ｏ2 のトレンチアイソレーション領域１で囲まれて電気
的に絶縁される。そのため、抵抗領域９の抵抗値は印加
電圧によって変化せず、バックゲート依存性を排除でき
る。また、抵抗領域９として素子基板１２自体を使用し
ているので、高抵抗化が可能となる。因に、従来のよう
な通常の拡散抵抗では、シート抵抗で１〜２ｋΩである
のに対し、本発明のように素子基板１２自身を使用した
場合、３〜３０ｋΩのシート抵抗となる。このことは、
例えば１００ｋΩの抵抗領域９を作成した場合、レイア
ウト面積を約１／１０にも縮少化することができること
を意味する。 【００１１】次に、図２に本発明の半導体装置の製造方
法における製造工程図を示し、当該製造方法について説
明する。まず、図２（ａ）に示すように、ＳＯＩ構造基
板の素子基板１２上に選択酸化法による素子分離法であ
るＬＯＣＯＳ（Local oxidation of silicon）の膜１３
（ＳｉＯ2 ）を形成する。ＳＯＩ構造基板はウェーハの
最下層の支持基板１０（Ｓｉ）、その上の酸化膜１１
（ＳｉＯ2 ）、さらにその上の素子基板１２（Ｓｉ）か
らなる。 【００１２】次に、図２（ｂ）に示すように、ＬＯＣＯ
Ｓ膜１３および素子基板１２の表面全面にレジスト１４
を塗布したのち、ＬＯＣＯＳ膜１３を貫通する位置にエ
ッチングによりトレンチエッチング部１５を酸化膜１１
に達する深さで形成する。次いで、図２（ｃ）に示すよ
うに、表面にＣＶＤＳｉＯ2 膜１６を全面成長させ、ト
レンチエッチング部１５内にＳｉＯ2 を充填してトレン
チアイソレーション領域１を作成する。 【００１３】次いで、図２（ｄ）に示すように、ＬＯＣ
ＯＳ膜１３および抵抗領域９となる素子基板１２上のＣ
ＶＤＳｉＯ2 膜１６をエッチングバックして表面を露出
する。このように、比較的簡単な工程で他の部分から完
全分離された抵抗領域９を形成することができる。 【００１４】 【発明の効果】以上の通り、本発明によれば、トレンチ
アイソレーション領域１によって囲まれた抵抗領域を形
成したので、抵抗領域は完全に他の部分から絶縁分離さ
れ、バックゲートの影響を受けることなく抵抗値のバラ
ツキの少ない小面積高抵抗の半導体抵抗を提供すること
ができる。
【図面の簡単な説明】
【図１】本発明により製造された半導体装置の平面図で
ある。 【図２】本発明の半導体装置の製造方法における製造工
程図である。 【図３】従来の半導体装置の平面図である。 【符号の説明】 １…トレンチアイソレーション領域 ２…高濃度拡散領域 ３…コンタクトホール ４…アルミ配線 ５…拡散領域 ６…高濃度拡散領域 ７…コンタクトホール ８…アルミ配線 ９…抵抗領域 １０…支持基板 １１…酸化膜 １２…素子基板 １３…ＬＯＣＯＳ膜 １４…レジスト １５…トレンチエッチング部 １６…ＣＶＤＳｉＯ2 膜
ある。 【図２】本発明の半導体装置の製造方法における製造工
程図である。 【図３】従来の半導体装置の平面図である。 【符号の説明】 １…トレンチアイソレーション領域 ２…高濃度拡散領域 ３…コンタクトホール ４…アルミ配線 ５…拡散領域 ６…高濃度拡散領域 ７…コンタクトホール ８…アルミ配線 ９…抵抗領域 １０…支持基板 １１…酸化膜 １２…素子基板 １３…ＬＯＣＯＳ膜 １４…レジスト １５…トレンチエッチング部 １６…ＣＶＤＳｉＯ2 膜
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 石田 秀樹
神奈川県川崎市中原区上小田中1015番地
富士通株式会社内
(72)発明者 後藤 邦彦
神奈川県川崎市中原区上小田中1015番地
富士通株式会社内
(56)参考文献 特開 平２−271567（ＪＰ，Ａ)
特公 昭43−15747（ＪＰ，Ｂ１)
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 ＳＯＩ構造の基板上の素子基板内に酸化
膜に達する深さで四方に連続するトレンチを形成する工
程と、 前記トレンチ内に絶縁物を形成する工程と、 前記絶縁物が中に形成されたトレンチによって囲まれた
島状の領域に少なくとも２個の電極を互いに間隔をおい
て設ける工程とを有し、 前記島状の領域内に、前記素子基板のシート抵抗を有す
る抵抗を形成することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01023391A JP3417482B2 (ja) | 1991-01-30 | 1991-01-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01023391A JP3417482B2 (ja) | 1991-01-30 | 1991-01-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04245469A JPH04245469A (ja) | 1992-09-02 |
| JP3417482B2 true JP3417482B2 (ja) | 2003-06-16 |
Family
ID=11744579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01023391A Expired - Fee Related JP3417482B2 (ja) | 1991-01-30 | 1991-01-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3417482B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7193053B2 (ja) * | 2018-07-18 | 2022-12-20 | 株式会社東海理化電機製作所 | 半導体装置及びその製造方法 |
-
1991
- 1991-01-30 JP JP01023391A patent/JP3417482B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04245469A (ja) | 1992-09-02 |
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|---|---|---|---|
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