JPH027562A - 集積回路 - Google Patents
集積回路Info
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- JPH027562A JPH027562A JP1042914A JP4291489A JPH027562A JP H027562 A JPH027562 A JP H027562A JP 1042914 A JP1042914 A JP 1042914A JP 4291489 A JP4291489 A JP 4291489A JP H027562 A JPH027562 A JP H027562A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
-
- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11801—Masterslice integrated circuits using bipolar technology
-
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｇ楽士の利用分野
本発明は集積回路に関し、特にかかる回路に主１１バシ
タを設置プることにＩｌｌ？ｌる。
タを設置プることにＩｌｌ？ｌる。
従来の技術とその問題点
セミカスタム集積回路は一般に、￥Ｊ造業者により定め
られる能動集子と受仙素子のアレイからなり、アレイは
利用者の必要に応じ特定される接続が適宜利用者が定め
るマスクにより行なわれる。
られる能動集子と受仙素子のアレイからなり、アレイは
利用者の必要に応じ特定される接続が適宜利用者が定め
るマスクにより行なわれる。
これらの回路の融通性は、チップ面積の比較的大きな部
分を占める一方で全ての利用者にとり必要とは限らない
人容酪４ヤパシタを設けるという問題点によりシリ限を
受番ノる。かかるキャパシタがチップ上に製造業者によ
り設けられる場合、必要となる内蔵冗長性はチップ面積
が非効率的に使用されるということを意味する。
分を占める一方で全ての利用者にとり必要とは限らない
人容酪４ヤパシタを設けるという問題点によりシリ限を
受番ノる。かかるキャパシタがチップ上に製造業者によ
り設けられる場合、必要となる内蔵冗長性はチップ面積
が非効率的に使用されるということを意味する。
本願の目的は、この欠点を軽減又は除去することにある
。
。
問題点を解決するための手段
本発明によれば、使用者が決定する相互接続パターンの
回路に適用されることで所望の回路機能が働くよう相互
接続されるべき素子のアレイと、複数の脣電竹アンダパ
スとからなる集積回路であって、前記アンダパスはそれ
ぞれ使用者が決定する相互接続パターンによりヤヤパシ
タとしての構造ができるよう構成されてなる集積回路が
提供される。
回路に適用されることで所望の回路機能が働くよう相互
接続されるべき素子のアレイと、複数の脣電竹アンダパ
スとからなる集積回路であって、前記アンダパスはそれ
ぞれ使用者が決定する相互接続パターンによりヤヤパシ
タとしての構造ができるよう構成されてなる集積回路が
提供される。
また本発明によれば、半導体基板上に配首され、使用者
が決定するパターンの回路に適用されることで所望の回
路機能を働くよう相互接続されるべき素子のアレイと、
前＆Ｗ板に形成され、それぞれ低抵抗領域との電気接続
が行なわれるよう開口を有する表面酸化物膜がＦＩＱ１
ノられてなる複数の低抵抗領域とからなり、前記導体パ
ターンの回路への適用により少なくとも前記低抵抗領域
のあるものが回路アンダパス又は４ヤパシタをなすよう
配ｊ７されてなる集積回路が提供される。
が決定するパターンの回路に適用されることで所望の回
路機能を働くよう相互接続されるべき素子のアレイと、
前＆Ｗ板に形成され、それぞれ低抵抗領域との電気接続
が行なわれるよう開口を有する表面酸化物膜がＦＩＱ１
ノられてなる複数の低抵抗領域とからなり、前記導体パ
ターンの回路への適用により少なくとも前記低抵抗領域
のあるものが回路アンダパス又は４ヤパシタをなすよう
配ｊ７されてなる集積回路が提供される。
実加例
第１図を参照するに、第１図に示される構造は回路製造
業名よりノンカスタム構造として提供されるものである
。構造は、ｐ−型シリコン基板１２上のｎ−型エピタキ
シャル層１１中に形成され、隣りの素子からはｐ壁領域
１３によって絶縁される。埋込ｎ＋型層１４は、エピタ
キシャル層１１と基板１２との境界に配設される。この
埋込層上に、エピタキシャル層中を深く貴人するｎ＋型
領領域１５設番ノられる１、酸化物層１６及び１６ａは
構造の上に形成され、深いｎ＋型領領域後に布設される
多結晶性シリコン（ポリシリコン）層（第１図に図示せ
ず）と１ｇ続するよう窓１７を設けられる。深いｎ＋型
頭領１１１５上酸化物層１６ａは、比較的薄く、典型的
には１０００乃至１５００人の厚さである。
業名よりノンカスタム構造として提供されるものである
。構造は、ｐ−型シリコン基板１２上のｎ−型エピタキ
シャル層１１中に形成され、隣りの素子からはｐ壁領域
１３によって絶縁される。埋込ｎ＋型層１４は、エピタ
キシャル層１１と基板１２との境界に配設される。この
埋込層上に、エピタキシャル層中を深く貴人するｎ＋型
領領域１５設番ノられる１、酸化物層１６及び１６ａは
構造の上に形成され、深いｎ＋型領領域後に布設される
多結晶性シリコン（ポリシリコン）層（第１図に図示せ
ず）と１ｇ続するよう窓１７を設けられる。深いｎ＋型
頭領１１１５上酸化物層１６ａは、比較的薄く、典型的
には１０００乃至１５００人の厚さである。
第１図の構成は、利用者の指定に応じてポリシリコン層
及び金属層を設けることで、アンダパス又はヤヤバシタ
として構成される。第１図の構造は、逆の導電性早のド
ーパントによっても製造しうる。
及び金属層を設けることで、アンダパス又はヤヤバシタ
として構成される。第１図の構造は、逆の導電性早のド
ーパントによっても製造しうる。
第２図は、導体間にクロスオーバを段ｔノで第１図の構
造を使用することを示す。（カスタム）ポリシリコン層
２１は、酸化物層１６及び１６ａの窓１７を介してｎ＋
型領領域接触するよう構造に布設される。次いで典甲的
にはホスホ−、ボし１シリケートガラス（ＢＰＳＧ）製
である絶縁ＶＪ２２が布設され、窓２３が下側のポリシ
リコン２１を露出するように形成される。最後に金属層
２４ａ及び２４ｂがクロスオーバを定めるよう布設され
る。
造を使用することを示す。（カスタム）ポリシリコン層
２１は、酸化物層１６及び１６ａの窓１７を介してｎ＋
型領領域接触するよう構造に布設される。次いで典甲的
にはホスホ−、ボし１シリケートガラス（ＢＰＳＧ）製
である絶縁ＶＪ２２が布設され、窓２３が下側のポリシ
リコン２１を露出するように形成される。最後に金属層
２４ａ及び２４ｂがクロスオーバを定めるよう布設され
る。
使用時金属層の部分２４ａを通って流れる電流は、３つ
の平行な経路を介してアンダパスを流れる。
の平行な経路を介してアンダパスを流れる。
の電流は、ポリシリコン層２１．ｎ”型頭Ｖｉ１５及び
埋込ｎ１型層１４を介して流れる。このようにして低抵
抗電流路が得られる。電流は金属層の部分２／Ｉｂを介
して横断方向にも力かれる１、電流経路間の絶縁は絶縁
体２２により行なわれる。
埋込ｎ１型層１４を介して流れる。このようにして低抵
抗電流路が得られる。電流は金属層の部分２／Ｉｂを介
して横断方向にも力かれる１、電流経路間の絶縁は絶縁
体２２により行なわれる。
第１図の構造をヤ１シバシタを形成づるようにして使用
するｈ法は、６何の図面の第３図に示されている。この
構成では第１図の描込に、（カスタム）ポリシリコン層
３１ａ及び３１ｂが設けられる３、この層は、酸化物層
１６ａ上に配Ｙされる部分３１ａがｎ＋Ｆｌ；領域１５
に接触する部分３１ｂから電気的に絶縁するよう形成さ
れる。前述の場合と同様ＢＰＳＧＷの絶縁材３２が設け
られ、次にメタライゼーション層３３ａ及び３３ｂが設
けられる。メタライげ−ションの一方の部分３３ａはポ
リシリコン接点３１１）を介してｎ”Ｌ’１ｆｆ１１５
に接続され、この層がキャパシタ椙３Ｂの一方の極板と
なる。メタライゼーションの他方の部分３１ｂは、キャ
パシタの他方の極板をなすポリシリコン層の部分３１ｂ
に接続される。、薄い酸化物）７１６ａがキャパシタの
誘電体をなす。キャパシタの値は、酸化物層１６ａの面
積及び厚さににり決まる、。
するｈ法は、６何の図面の第３図に示されている。この
構成では第１図の描込に、（カスタム）ポリシリコン層
３１ａ及び３１ｂが設けられる３、この層は、酸化物層
１６ａ上に配Ｙされる部分３１ａがｎ＋Ｆｌ；領域１５
に接触する部分３１ｂから電気的に絶縁するよう形成さ
れる。前述の場合と同様ＢＰＳＧＷの絶縁材３２が設け
られ、次にメタライゼーション層３３ａ及び３３ｂが設
けられる。メタライげ−ションの一方の部分３３ａはポ
リシリコン接点３１１）を介してｎ”Ｌ’１ｆｆ１１５
に接続され、この層がキャパシタ椙３Ｂの一方の極板と
なる。メタライゼーションの他方の部分３１ｂは、キャ
パシタの他方の極板をなすポリシリコン層の部分３１ｂ
に接続される。、薄い酸化物）７１６ａがキャパシタの
誘電体をなす。キャパシタの値は、酸化物層１６ａの面
積及び厚さににり決まる、。
前記から分かる如く、製造桑名により提供される基本的
構造が、利用者により両者が適宜指定するマスクを用い
てクロスオーバ又はキャパシタとして定められる。これ
により融通性が増す、。
構造が、利用者により両者が適宜指定するマスクを用い
てクロスオーバ又はキャパシタとして定められる。これ
により融通性が増す、。
特に有用な形式においては集積回路は、各々がポリシリ
コンエミッタを右するアナログアレイ等のバイポーラト
ランジスタのアレイからなる。この場合カスタムポリシ
リ」ン層を丁ミッタと同前に布設できる。ただし本発明
はこの応用に限られるものではなく、他の半導体アクノ
ロジーにも適用しうる。
コンエミッタを右するアナログアレイ等のバイポーラト
ランジスタのアレイからなる。この場合カスタムポリシ
リ」ン層を丁ミッタと同前に布設できる。ただし本発明
はこの応用に限られるものではなく、他の半導体アクノ
ロジーにも適用しうる。
以上を要約するに、本発明によればバイポーラアナ０グ
アレイ客のセミカスタム集積回路において、アンダパス
領域が、使用者により決定される相互接続パターンの適
宜の構造により４．ヤバシタとして動作するよう構成さ
れるｏ ！ｌ！ 望的には各アンダパスは、埋込層上に
配置される高ドープト領域からなる。薄い酸化物層がア
ンダパス表面に布設される。ポリシリコン及びメタルン
スクを適宜形成することでり０スオーバ又はキャパシタ
が得られる。
アレイ客のセミカスタム集積回路において、アンダパス
領域が、使用者により決定される相互接続パターンの適
宜の構造により４．ヤバシタとして動作するよう構成さ
れるｏ ！ｌ！ 望的には各アンダパスは、埋込層上に
配置される高ドープト領域からなる。薄い酸化物層がア
ンダパス表面に布設される。ポリシリコン及びメタルン
スクを適宜形成することでり０スオーバ又はキャパシタ
が得られる。
第１図は、キャビシタを構成しうるアンダパス構造の略
断面図、第２図は、第１図の構造をアンダパスとして使
用することを説明する図、第３図は、第１図の構造を４
ヤパシタとして使用することを説明する図である。 １１・・・エピタ４“シャル層、１２・・・基板、１３
・・・ｐ型頭域、１４・・・埋込層、１５・・・ｎ＋型
領領域１６．１６８・・・酸化物層、１７．２３・・・
窓、２１゜３１ａ、３１ｂ・・・ポリシリコン層、２２
・・・絶縁層、２１１ａ、２４ｂ・・・金属層、３２
・・・絶縁材、３３ａ。 ３３ｂ・・・メタライゼーション層。
断面図、第２図は、第１図の構造をアンダパスとして使
用することを説明する図、第３図は、第１図の構造を４
ヤパシタとして使用することを説明する図である。 １１・・・エピタ４“シャル層、１２・・・基板、１３
・・・ｐ型頭域、１４・・・埋込層、１５・・・ｎ＋型
領領域１６．１６８・・・酸化物層、１７．２３・・・
窓、２１゜３１ａ、３１ｂ・・・ポリシリコン層、２２
・・・絶縁層、２１１ａ、２４ｂ・・・金属層、３２
・・・絶縁材、３３ａ。 ３３ｂ・・・メタライゼーション層。
Claims (5)
- （１）使用者が決定する相互接続パターンの回路に適用
されることで所望の回路機能を働くよう相互接続される
べき素子のアレイと、複数の導電性アンダパスとからな
る集積回路であって、該アンダパスはそれぞれ使用者が
決定する相互接続パターンによりキャパシタとしての構
造ができるよう構成されてなる集積回路。 - （２）半導体基板上に配置され、使用者が決定するパタ
ーンの回路に適用されることで所望の回路機能を働くよ
う相互接続されるべき素子のアレイと、該基板に形成さ
れ、それぞれ低抵抗領域との電気接続が行なわれるよう
開口を有する表面酸化物膜が設けられてなる複数の低抵
抗領域とからなり、該導体パターンの回路への適用によ
り少なくとも該低抵抗領域のあるものが回路アンダパス
又はキャパシタをなすよう配置されてなる集積回路。 - （３）該低抵抗領域は、重度ドープトｎ＾＋型（ｐ＾＋
型）埋込層上に配置された重度ドープトｎ＾＋型（ｐ＾
＋型）領域からなることを特徴とする請求項２記載の集
積回路。 - （４）該導体パターンは、第１のポリシリコン層と第２
の金属層からなることを特徴とする請求項２又は３記載
の集積回路。 - （５）バイポーラアナログアレイからなることを特徴と
する請求項２記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8804178A GB2215128B (en) | 1988-02-23 | 1988-02-23 | Improvements in integrated circuits |
| GB8804178 | 1988-02-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH027562A true JPH027562A (ja) | 1990-01-11 |
Family
ID=10632205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1042914A Pending JPH027562A (ja) | 1988-02-23 | 1989-02-22 | 集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4890191A (ja) |
| EP (1) | EP0330299A3 (ja) |
| JP (1) | JPH027562A (ja) |
| GB (1) | GB2215128B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5650346A (en) * | 1994-08-29 | 1997-07-22 | United Microelectronics Corporation | Method of forming MOSFET devices with buried bitline capacitors |
| US5554545A (en) * | 1994-09-01 | 1996-09-10 | United Microelectronics Corporation | Method of forming neuron mosfet with different interpolysilicon oxide thickness |
| US5773855A (en) * | 1994-11-21 | 1998-06-30 | Lsi Logic Corporation | Microelectronic circuit including silicided field-effect transistor elements that bifunction as interconnects |
| US5793076A (en) | 1995-09-21 | 1998-08-11 | Micron Technology, Inc. | Scalable high dielectric constant capacitor |
| US5801916A (en) * | 1995-11-13 | 1998-09-01 | Micron Technology, Inc. | Pre-patterned contact fill capacitor for dielectric etch protection |
| US5631804A (en) * | 1995-11-13 | 1997-05-20 | Micron Technology, Inc. | Contact fill capacitor having a sidewall that connects the upper and lower surfaces of the dielectric and partially surrounds an insulating layer |
| US5895945A (en) * | 1995-11-14 | 1999-04-20 | United Microelectronics Corporation | Single polysilicon neuron MOSFET |
| DE19604776A1 (de) * | 1996-02-09 | 1997-08-14 | Siemens Ag | Auftrennbare Verbindungsbrücke (Fuse) und verbindbare Leitungsunterbrechung (Anti-Fuse), sowie Verfahren zur Herstellung und Aktivierung einer Fuse und einer Anti-Fuse |
| US5998275A (en) * | 1997-10-17 | 1999-12-07 | California Micro Devices, Inc. | Method for programmable integrated passive devices |
| USRE38550E1 (en) | 1996-10-18 | 2004-07-06 | California Micro Devices, Inc. | Method for programmable integrated passive devices |
| US6124164A (en) | 1998-09-17 | 2000-09-26 | Micron Technology, Inc. | Method of making integrated capacitor incorporating high K dielectric |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3547716A (en) * | 1968-09-05 | 1970-12-15 | Ibm | Isolation in epitaxially grown monolithic devices |
| US3764409A (en) * | 1969-09-29 | 1973-10-09 | Hitachi Ltd | Method for fabricating a semiconductor component for a semiconductor circuit |
| US3860836A (en) * | 1972-12-01 | 1975-01-14 | Honeywell Inc | Stabilization of emitter followers |
| JPS52102690A (en) * | 1976-02-25 | 1977-08-29 | Hitachi Ltd | Semiconductor capacitance device |
| DE3502713A1 (de) * | 1985-01-28 | 1986-07-31 | Robert Bosch Gmbh, 7000 Stuttgart | Monolithisch integrierte schaltung mit untertunnelung |
| US4758873A (en) * | 1986-05-16 | 1988-07-19 | National Semiconductor Corporation | Balanced MOS capacitor with low stray capacitance and high ESD survival |
-
1988
- 1988-02-23 GB GB8804178A patent/GB2215128B/en not_active Expired - Fee Related
-
1989
- 1989-01-13 EP EP19890300333 patent/EP0330299A3/en not_active Withdrawn
- 1989-01-31 US US07/304,421 patent/US4890191A/en not_active Expired - Fee Related
- 1989-02-22 JP JP1042914A patent/JPH027562A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0330299A2 (en) | 1989-08-30 |
| GB2215128A (en) | 1989-09-13 |
| EP0330299A3 (en) | 1990-11-07 |
| GB2215128B (en) | 1991-10-16 |
| US4890191A (en) | 1989-12-26 |
| GB8804178D0 (en) | 1988-03-23 |
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