JPS5844601Y2 - デュアル型電界効果トランジスタ - Google Patents

Description

【考案の詳細な説明】 本考案はテ゛ユアル型電界効果トランジスタ（以下テ゛
ユアルＦＥＴという）に係わる。

近時、例えばオーテ゛イオ用アンプ等の差動アンプにお
いて、第１図に示すように対のＦＥＴ１及び２よりなる
テ゛ユアルＦＥＴが多く用いられる。

このテ゛ユアルＦＥＴにおいて、アンプの高性能化に伴
い、その各ＦＥＴの特性の均一化いわゆるペア特性の向
上が望まれている。

このようなデュアルＦＥＴのペア特性を向上させるため
には、第２図に示すように対のＦＥＴ１及び２を共通の
半導体基体３上に同時に形成する所謂モノリシックＩＣ
（集積回路）構造を採ることが有利である。

ところが、このようなモノリシックＩＣの構造を採って
もなお、そのペア特性を十分向上させることができない
。

これは、各ＦＥＴの高ｇｍ化、低雑音化のためにはその
チャンネル幅ができるだけ大きく形成されることが望ま
れ、これがために必然的に各ＦＥＴＩ及び２のパターン
の広がり面積（占有面積）が大となり、これに伴って半
導体基体自体に分布する特性のばらつきの両ＦＥＴ１及
び２に与える影響が大となることに因る。

すなわち令弟２図において両ＦＥＴ １及び２の配列方
向をＸ方向とし、これと直交する方向をＹ方向とすると
き半導体基体３に分布するばらつきの成分をＸｅ、分と
Ｙｍ分に分解して考えると、Ｙ方向に関するばらつきは
、両ＦＥＴ１及び２の双方が共に受けることになるので
、ペア特性に影響を及ぼすことがないが、Ｘ方向に関し
ては、ＦＥＴ１及び２の配置位置が異なるために夫々異
なる影響を受けたことになってペア特性が悪くなる。

これを図式化して説明する。

すなわち、第３図において横軸にＸ方向の位置をとり、
縦軸に特性のばつきをとるとき、直線ａをもってそのば
らつきが分布している状態を考える。

第３図中破線すはばらつきがなく均一性を有するレベル
を示したもである。

今、第１のＦＥＴ １がＸ方向に関してＸ。

−Ｘ１間に分布し、第２のＦＥＴがＸ１〜Ｘ２間に分布
しているとすると、第１のＦＥＴ １及び２において、
第３図に逆向きの斜め線を付して示した夫々異なるばら
つきの影響を受けることになる。

このような欠点を回避するものとして、各ＦＥＴ １及
び２を夫々複数の電界効果トランジスタ素子に分割し、
これら分割された電界効果トランジスタ素子をＸ軸及び
Ｙ軸の双方に対して対称的にすなわち点対称的に配列し
、対のＦＥＴ１及び２に関する分割されたＦＥＴ素子の
対応する各電極の相互、即ちソース同志、ドレイン同志
、ゲート同志を相互に電気的に接続して特性の均一化す
なわちペア特性の向上を図るものがある。

ところが、この場合、各ＦＥＴ素子の配置パターンが複
雑となって対応する対のＦＥＴ１及び２における各ＦＥ
Ｔ素子相互の接続にあたってその接続のための内部配線
（すなわち半導体基体上に絶縁層を介して被着する導電
層よりなる配線パターン）に電気的に絶縁して交差させ
るクロスオーバ一部が生じてしまう。

このクロスオーバーを行うためには、一方の配線の一部
を半導体基体に選択的に拡散した配線用の領域によって
形威し、この配線用の領域上において絶縁層を介して導
電層よりなる他の配線が横切る（クロスオーバー）よう
にするなどの方法が採られるが、このようにクロスオー
バーのための拡散領域を設けることは、製造工程数が増
加するとか、この拡散領域を設けるためのマスク合せの
裕度を見込んだ面積を必要とするとか、更にこの領域の
存在によって寄生抵抗及び寄生容量が増大し、特性劣化
を来すという欠点がある。

更に、このクロスオーバーを絶縁層を介した２層の金属
配線によって行うことも考えられるが、この場合におい
ても２層の配線を施すための工程数の増化、従ってコス
ト高、更に信頼性の低下などを招来する。

本考案においては、複数の素子間を上述したような接続
配線のクロスオーバーによって連結するなどの必要性が
なく、シかもすぐれたペア特性を有するテ゛ユアルＦＥ
Ｔを提供するものである。

本考案においては、第４図にその概略的構成を示すよう
に、共通の半導体基体１０に一方向例えば第４図に示す
Ｘ方向に第１、第２、第３及び゛第４の４つのＦＥＴ素
子１１，１２，１３．１４を順次配列する。

そして一つ置きのＦＥＴ素子すなわち第１のＦＥＴ １
１と第３のＦＥＴ素子１３とを更に第２のＦＥＴ素子１
２と第４のＦＥＴ素子１４とを対応する電極に関して、
即ち夫々ソース、ドレイン及びゲートに関して共通に接
続し、第１及び第２のＦＥＴ素子ＦＥＴ１及びＦＥＴ２
を構成する。

第５図を参照して本考案をＮチャンネル型の接合ゲート
型のテ゛ユアルＦＥＴに適用する場合について説明する
。

この場合、例えばＮ型の半導体サブストレー）１０Ａを
設け、これの一生面上に下部ゲート領域となる４つのＰ
型の埋込み領域１５を例えば選択的拡散等によって形成
し、これの上にＮ型の°半導体層１０Ｂをエピタキシャ
ル成長して共通の半導体基体１０を構成する。

各埋込み領域即ち下部ゲート領域１５の周辺部を囲むよ
うにこれと連結するように半導体層１０Ｂの表面より、
例えば選択的拡散によって下部ゲート領域の電極取出し
領域となり且つアイソレーション領域となる領域１５と
同導電型の分離領域１６を形成する。

又、半導体層１０Ｂ上には、表面不活性化となり又選択
的拡散のマスクとなるＳｉＯ２の絶縁層１７が被着され
る。

そして領域１６と埋込み領域１５とによって取囲まれる
部分１８〜２１がＸ方向に平行配列するようになされる
。

この場合、夫々部分１８〜２１がＹ方向に延長するよう
に設けられる。

各部分１８〜２１には、夫々Ｐ形の上部ゲート領域２２
に対応する各領域１６と連結するように例えば領域１６
の選択的拡散と同時に形成され、これを挾んでその両側
に必要に応じてソース及びドレインの各電極とり出しの
低抵抗のＮ型の領域２３及び２４を例えば選択的に形成
する。

そして、各部分１８〜２１における領域１６上にゲート
電極２５を、領域２３及び２４にソース及びドレイン各
電極２６及び２７をオーミックに被着する。

このようにして各部分１８〜２１に、ＦＥＴ素子１１〜
１４を形成する。

そして、１つ置きのＦＥＴ素子１１及び１３．１２及び
１４の各ソース電極同志、ドレイン電極同志、ゲート電
極同志を接続して、端子Ｓｌ、Ｓ２．ＤＩ、Ｄ２．Ｇ１
゜Ｇ２を導出し第４図に説明した２つのＦＥＴ（ＦＥＴ
１．ＦＥＴ、）を構成する。

尚、第５図においては４つのＦＥＴ素子１１〜１４は基
本的構造を示したものであるが、実際上は、チャンネル
幅を大とするために、例えば第６図に示すように、各素
子１１〜１４の上部ゲート領域２２を夫々一方向（Ｙ方
向に）のびる長方形の部分１８〜２１を横切るように所
要の間隔を保持して格子状に配列し、この領域２２間の
１つ置きをソース及びドレイン各領域とし、一方櫛状の
ソース電極及びドレイン電極２６及び２７を基体１０上
の絶縁層１７上に跨ぎ、且つその各櫛歯の先端がソース
及びドレイン各領域にオーミックに連結した構造とする
。

尚、第６図において、第５図と対応する部分には同一符
号を符して重複説明を省略するが、この場合、各素子１
１〜１４の１つ置きの１組の素子１１と１３の夫々の電
極２５相互、電極２６相互、電極２７相互を、素子１１
〜１４の一側（第６図において上側で）において連結し
、他の素子１２と１３と同様に各対応する電極相互を他
側（第６図において下側）において、例えば導電層より
成る配線によって絶縁層１７上において連結する。

尚第６図の例においては、上部ゲート領域を格子に設け
ることによって各ＦＥＴ素子に関するチャンネン幅を大
としてｇｍの増大及、及び低雑音化を図ったものである
が、上述したパターンに限らず種々のパターンを採り得
る。

しかしながら何れにおいても各ＦＥＴ素子の各活性領域
のパターンは略々同一パターンとする。

このような本考案構成によれば、各素子１１〜１４は、
Ｙ方向に延長して設けられるのでＹ方向に関する特性の
ばらつきに関しては、夫々同一条件下にあるのでこれが
ペア特性に影響を及ぼすことを回避できるものであるこ
とは、第２図に説明したものと同様であるが、更にＸ方
向に関する分布の特性のばらつきによる影響を第７図を
参照して考察する。

この場合第３図に説明したと同様のＸ方向に関する特性
のばらつきの分布を有するものとすれば、Ｘ方向に領域
１１．１２．１３及び１４がＸ。

からＸ０１の間、Ｘ０１からＸｌの間、ＸｌからＸ１２
の間、Ｘ１２からＸ２の間に存在するものとすると、各
素子１１〜１４には、夫々ばらつきＡ１−Ａ４が存在す
ると考えられる。

ところが本考案によれば素子１１と１３とが連結され、
素子１２と１４が連結されることによって特性のばらつ
きが部分Ａ１の一部がＡ３と相殺されＡ４の一部がＡ２
と相殺されることになるので２つのＦＥＴ （ＦＥＴ１
及び下ＥＴ２）に関してそのＸ方向の特性のばらつきの
影響を激減できることが判る。

上述したように本考案によれば特性のばらつきの影響を
激減できペア特性の向上を図ることができるものである
が、更に第６図で説明したように、一つ置きの素子に関
して、そのソース同志、ドレイン同志及びゲート同志の
接続配線を第６図において上側及び下側の互いに反対側
の側方において行うことができるので、冒頭に述べたク
ロスオーバーの必要を回避しこのクロスオーバーに伴う
諸欠点を全廃できるものである。

尚上述した例においては、本考案を接合ゲート型電界効
果トランジスタに適用した場合であるが絶縁ゲート型電
界効果トランジスタによるテ゛ユアル型電界効果トラン
ジスタに適用して同様の効果を奏せしめること明らかで
゛あろう。

【図面の簡単な説明】

第１図はデュアル型電界効果トランジスタの構成図、第
２図は従来のデュアル型電界効果トランジスタの概略的
構成図、第３図はその特性のばらつきによるペア特性の
説明図、第４図は本考案によるデュアル型電界効果トラ
ンジスタの概略的構成図、第５図は本考案によるテ゛ユ
アル型電界効果トランジスタの一例の断面図、第６図は
本考案のテ゛ユアル型電界効果トランジスタの一例の上
面図、第７図はその特性のばらつきによるペア特性の向
上の説明に供する図である。 １０は半導体基体、１５は下部ゲート領域、１６は分離
及び下部ゲート電極取出し領域、２２は上部ゲート領域
、２５．２６及び２７は夫々ゲート、ソース及びドレイ
ンの各電極である。

Claims (1)

【実用新案登録請求の範囲】
1. 第１、第２、第３及び第４の電界効果トランジスタ素子
   が同一の半導体基体上に、一方向に順次配列され、上記
   第１の電界効果トランジスタ素子と第３の電界効果トラ
   ンジスタ素子の各対応電極が相互に電気的に接続されて
   一方の電界効果トランジスタが構成され、上記第２の電
   界効果トランジスタ素子と上記第４の電界効果トランジ
   スタ素子の各対応電極が相互に電気的に接続されて他方
   の電界効果トランジスタが構成されてなるデュアル型電
   界効果トランジスタ。