JPS61268036A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61268036A JPS61268036A JP11090385A JP11090385A JPS61268036A JP S61268036 A JPS61268036 A JP S61268036A JP 11090385 A JP11090385 A JP 11090385A JP 11090385 A JP11090385 A JP 11090385A JP S61268036 A JPS61268036 A JP S61268036A
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- JP
- Japan
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- element isolation
- isolation region
- region
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に係わシ、特にプレーナ型半導体装
置の島の素子分離領域の改良に関する。
置の島の素子分離領域の改良に関する。
ｄ発明の技術的背景とその問題点〕
半導体装置でプレーナ技術を使用した能動素子及び受動
素子を形成した集積回路においては、個々の素子を分離
する従来技術は、Ｎ−型のエピタキシャル層を戸拡散で
ウニへ基板のＰ一層と結合することで素子間分離してい
た。第２図はとの構成を示す断面図で、１はＰ−塁基板
、２はＮ−型エピタキシャル層で、これはＰ１℃素子分
離領域（アイソレージ、ン層）３で島２．，２．。
素子を形成した集積回路においては、個々の素子を分離
する従来技術は、Ｎ−型のエピタキシャル層を戸拡散で
ウニへ基板のＰ一層と結合することで素子間分離してい
た。第２図はとの構成を示す断面図で、１はＰ−塁基板
、２はＮ−型エピタキシャル層で、これはＰ１℃素子分
離領域（アイソレージ、ン層）３で島２．，２．。
°゛°とされている。４はＮＰＮ ） 、７ンジスタの
Ｎ＋コレクタ部、５は同ｐ＋ｘ１ペース層、６は同Ｎ＋
ｍエミツタ層、７は絶縁被膜、８はそれぞれ対向する
層の電極である。
Ｎ＋コレクタ部、５は同ｐ＋ｘ１ペース層、６は同Ｎ＋
ｍエミツタ層、７は絶縁被膜、８はそれぞれ対向する
層の電極である。
しかし第１図の構成だと、基板１の電位は本来接地状態
であるが、接地電流、基板抵抗等によって完全に接地状
態でない部分が発生する。
であるが、接地電流、基板抵抗等によって完全に接地状
態でない部分が発生する。
この時横方向に寄生ＮＰＮ ）ランジスタが働き、寄生
電流によって隣接する素子が不安定な動作ラスる。即ち
ブレーナトランジスタのコレクタ４及び島２．が高電位
となり、他のプレーナトランジスタのコレクタ及び島２
．が低電位の場合、本来素子分離領域は接地状態である
が、基板９の抵抗値と接地電流の増加によシ素子分離領
域の電位が低電位の島２．よシ高くなると、島（Ｎ−）
２ｘと素子分離領域（Ｐ”）Ｊと島（Ｎ−）２□間に横
方向の寄生ＮＰＮ ）ランジスタが動作する。この寄生
ＮＰＮ ）ランジスタによシ島２１と２．及び隣接して
いる島間に寄生電流が流れ、島２．及び隣接している島
内の能動素子及び受動素子が不安定な動作をするもので
ある。
電流によって隣接する素子が不安定な動作ラスる。即ち
ブレーナトランジスタのコレクタ４及び島２．が高電位
となり、他のプレーナトランジスタのコレクタ及び島２
．が低電位の場合、本来素子分離領域は接地状態である
が、基板９の抵抗値と接地電流の増加によシ素子分離領
域の電位が低電位の島２．よシ高くなると、島（Ｎ−）
２ｘと素子分離領域（Ｐ”）Ｊと島（Ｎ−）２□間に横
方向の寄生ＮＰＮ ）ランジスタが動作する。この寄生
ＮＰＮ ）ランジスタによシ島２１と２．及び隣接して
いる島間に寄生電流が流れ、島２．及び隣接している島
内の能動素子及び受動素子が不安定な動作をするもので
ある。
本発明は上記実情に鑑みてなされたもので、集積回路の
素子分離領域をはさむ島間に寄生トランジスタが形成さ
れず、素子の安定動作が期待できる半導体装置を提供し
ようとするものである。
素子分離領域をはさむ島間に寄生トランジスタが形成さ
れず、素子の安定動作が期待できる半導体装置を提供し
ようとするものである。
本発明は上記目的を達成するため、−導電型素子分離領
域中に反対導電盤のダミー領域を設け、横方向に寄生の
トランジスタが形成されないようにしたものである。
域中に反対導電盤のダミー領域を設け、横方向に寄生の
トランジスタが形成されないようにしたものである。
以下図面を参照して本発明の一実施例を説明する。第１
図はこの実施例の構成を示す断面図であるが、本実施例
の構成は、前記従来例のものと対応させた場合の例であ
るから、対応個所には同一符号を付して説明を省略し、
特徴とする個所の説明を行なう。図示される如く半導体
装置のプレーナ集積回路において、素子分離領域（アイ
ソレージ、ン領域）は、その中心にＮ＋壌込層１ノを形
成し、その両側にＰ＋埋込層１２ａ。
図はこの実施例の構成を示す断面図であるが、本実施例
の構成は、前記従来例のものと対応させた場合の例であ
るから、対応個所には同一符号を付して説明を省略し、
特徴とする個所の説明を行なう。図示される如く半導体
装置のプレーナ集積回路において、素子分離領域（アイ
ソレージ、ン領域）は、その中心にＮ＋壌込層１ノを形
成し、その両側にＰ＋埋込層１２ａ。
１２ｂを形成する。次に基板１上にエピタキシャル層２
を形成後、埋込みと同一°寸法、同一位置上のエピタキ
シャル表面に、素子分離領域の中心部分Ｎ＋領領域３を
デーゾ（Ｄｅｅｐ ） Ｎ＋拡散にて形成する。同様に
その両側に、Ｐ＋領域１４ａ。
を形成後、埋込みと同一°寸法、同一位置上のエピタキ
シャル表面に、素子分離領域の中心部分Ｎ＋領領域３を
デーゾ（Ｄｅｅｐ ） Ｎ＋拡散にて形成する。同様に
その両側に、Ｐ＋領域１４ａ。
１４ｂをエピタキシャル表面から拡散形成すると同時に
下方のＰ＋埋込みはオートドーピングされ、双方向から
の拡散でＰ＋領域が形成される。
下方のＰ＋埋込みはオートドーピングされ、双方向から
の拡散でＰ＋領域が形成される。
従りて素子分離領域は、横方向にＰ＋層１２ａ。
１４ ａ 、Ｎ層１１，１３．Ｐ＋層１２ｂ、１４ｂの
三層構造（サンドイッチ型）となシ、Ｎ＋層１１゜１３
は電気的にフローティングとすることで、横方向のＮＰ
Ｎ ）ランジスタはなくなシ、島間の素子は安定的に動
作をするものである。また埋込層１１，１２＊、１２ｂ
とディーグ拡散層１３゜１４ｍ、１４ｂは、双方向から
の拡散で短時間に結合し、従って素子分離領域が横方向
にせまく形成されるものである。
三層構造（サンドイッチ型）となシ、Ｎ＋層１１゜１３
は電気的にフローティングとすることで、横方向のＮＰ
Ｎ ）ランジスタはなくなシ、島間の素子は安定的に動
作をするものである。また埋込層１１，１２＊、１２ｂ
とディーグ拡散層１３゜１４ｍ、１４ｂは、双方向から
の拡散で短時間に結合し、従って素子分離領域が横方向
にせまく形成されるものである。
以上説明した如く本発明によれば、素子分離領域をはさ
む島間に寄生トランジスタが形成されず、素子の安定動
作が期待でき、また素子分離領域が横方向にせまく形成
できるため、集積度が向上する等の利点を有した半導体
装置が提供できるものである。
む島間に寄生トランジスタが形成されず、素子の安定動
作が期待でき、また素子分離領域が横方向にせまく形成
できるため、集積度が向上する等の利点を有した半導体
装置が提供できるものである。
第１図は本発明の一実施例の断面図、第２図は従来装置
の断面図である。 １・・・半導体基板、２・・・エピタキシャル層％２１
１２、−・・島、１１ ・Ｎ埋込層、１２ ｍ 、 １
２ ｂ ＝戸埋込層、１３・Ｎ＋層、１４ ａ ＋ １
４ ｂ ”・Ｐ＋層。
の断面図である。 １・・・半導体基板、２・・・エピタキシャル層％２１
１２、−・・島、１１ ・Ｎ埋込層、１２ ｍ 、 １
２ ｂ ＝戸埋込層、１３・Ｎ＋層、１４ ａ ＋ １
４ ｂ ”・Ｐ＋層。
Claims (1)
- プレーナ型半導体装置の島間の素子分離領域において
、第１導電型の半導体基板部と、該基板部に積層される
第２導電型のエピタキシャル層と、これら基板部、エピ
タキシャル層間の第２導電型埋込層と、該埋込層をはさ
む第１導電型埋込層と、前記エピタキシャル層表面から
前記第２導電型埋込層、第１導電型埋込層にそれぞれ達
する第２導電型層、第１導電型層とを具備し、第２導電
型島間の素子分離領域内で横方向に第１導電型、第２導
電型、第１導電型層構造を有したことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11090385A JPS61268036A (ja) | 1985-05-23 | 1985-05-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11090385A JPS61268036A (ja) | 1985-05-23 | 1985-05-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61268036A true JPS61268036A (ja) | 1986-11-27 |
Family
ID=14547588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11090385A Pending JPS61268036A (ja) | 1985-05-23 | 1985-05-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61268036A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0809301A1 (en) * | 1996-05-14 | 1997-11-26 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | An integrated structure with reduced injection of current between homologous regions |
| EP1187193A3 (en) * | 2000-09-07 | 2005-01-05 | SANYO ELECTRIC Co., Ltd. | Semiconductor integrated circuit device and method of manufacturing the same |
-
1985
- 1985-05-23 JP JP11090385A patent/JPS61268036A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0809301A1 (en) * | 1996-05-14 | 1997-11-26 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | An integrated structure with reduced injection of current between homologous regions |
| EP1187193A3 (en) * | 2000-09-07 | 2005-01-05 | SANYO ELECTRIC Co., Ltd. | Semiconductor integrated circuit device and method of manufacturing the same |
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