JPS59127865A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59127865A JPS59127865A JP58002172A JP217283A JPS59127865A JP S59127865 A JPS59127865 A JP S59127865A JP 58002172 A JP58002172 A JP 58002172A JP 217283 A JP217283 A JP 217283A JP S59127865 A JPS59127865 A JP S59127865A
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- collector layer
- collector
- concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims description 6
- 230000003321 amplification Effects 0.000 abstract description 12
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 12
- 239000010410 layer Substances 0.000 description 132
- 230000015556 catabolic process Effects 0.000 description 7
- 230000005684 electric field Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置に係シ、特に高密度集積回路装置
を構成するに好適々半導体素子の構造に関する。
を構成するに好適々半導体素子の構造に関する。
従来、集積回路を構成する半導体素子のうちで、ＮＰＮ
トランジスタにはプレーナ構造のものが広く適用され
ており、ＰＮＰトランジスタにはラテラル構造のものが
広く用いられている。ＰＮＰ ）ランジスタをラテラル
構造としたのは、もっばらプレーナ構造のＮＰＮ）ラン
ジスタと製作プロセスにおいて共通性が多いからである
。つまり、ＮＰＮ）ランジスタのＰベースを形成する拡
散プロセスを用いてＰＮＰ ）ランジスタを形成するこ
とができるので製造プロセスが簡単になるという利点が
あるからである。しかしラテラル構造のトランジスタは
、電流増巾率が小さいという欠点があった。
トランジスタにはプレーナ構造のものが広く適用され
ており、ＰＮＰトランジスタにはラテラル構造のものが
広く用いられている。ＰＮＰ ）ランジスタをラテラル
構造としたのは、もっばらプレーナ構造のＮＰＮ）ラン
ジスタと製作プロセスにおいて共通性が多いからである
。つまり、ＮＰＮ）ランジスタのＰベースを形成する拡
散プロセスを用いてＰＮＰ ）ランジスタを形成するこ
とができるので製造プロセスが簡単になるという利点が
あるからである。しかしラテラル構造のトランジスタは
、電流増巾率が小さいという欠点があった。
この欠点は、プレーナ構造のＮＰＮ）ランジスタを形成
するＮコレクタと同一の低濃度半導体層を、ラテラル構
造のＰＮＰ）ランジスタのＮベースとして利用している
ことに起因するものである。
するＮコレクタと同一の低濃度半導体層を、ラテラル構
造のＰＮＰ）ランジスタのＮベースとして利用している
ことに起因するものである。
つ１１、Ｎペ ス層が低濃度であるからラテラル構造の
ＰＮＰ ）ランジスタの耐圧を確保するため、ＰＩエミ
ッタとＰコレクタ間の間隔を十分なものとする必要があ
るからである。例えば、２００Ｖ用のＮＰＮ ）ランジ
スタのベース幅は通常２μｍ以下であればよいのに対し
、ＰＮＰトランジスタの場合はベース幅を２５μｍ以上
としなければならなかった。このために、ＰＮＰトラン
ジスタのキャリア輸送効率が著しく低下し、電流増幅率
が低下してし壕うのである。しかも、ＰＮＰトランジス
タの耐圧を一層向上させるため、Ｎベース幅を更に大き
くすると、電流増幅率は更に低下してしまうのである。
ＰＮＰ ）ランジスタの耐圧を確保するため、ＰＩエミ
ッタとＰコレクタ間の間隔を十分なものとする必要があ
るからである。例えば、２００Ｖ用のＮＰＮ ）ランジ
スタのベース幅は通常２μｍ以下であればよいのに対し
、ＰＮＰトランジスタの場合はベース幅を２５μｍ以上
としなければならなかった。このために、ＰＮＰトラン
ジスタのキャリア輸送効率が著しく低下し、電流増幅率
が低下してし壕うのである。しかも、ＰＮＰトランジス
タの耐圧を一層向上させるため、Ｎベース幅を更に大き
くすると、電流増幅率は更に低下してしまうのである。
従来、このような欠点を改善するため、例えば第１図（
ａ） 、 （＋））に示すようなパターン形状とした、
ラテラル構造のＰＮＰ）ランジスタが知られている。
ａ） 、 （＋））に示すようなパターン形状とした、
ラテラル構造のＰＮＰ）ランジスタが知られている。
第１図（ａ）は平面図、（ｂ）は断面図である。第１図
（ａ）に示すように、Ｎ−導電形のベース層Ｎ−Ｂ１０
主表面の中央部に、Ｐ導電形のエミツタ層ＰＥ２を露出
形成し、このエミツタ層ＰＥ２から所定間隔Ｄ（Ｎベー
ス幅）だけ離間させ且つエミツタ層ＰＥ２を包囲するよ
うに、Ｐ導電形のコレクタ層ＰＣ３を形成した構造のも
のである。また、図示したように、ベース層Ｎ−Ｂ１０
主表面以外の面には、Ｎ１導電形のＮ１領域１ａが形成
されており、とのＮ”領域の露出部にベース電極４が設
けられている。同様に、エミツタ層ＰＥ２とコレクタ層
ＰＣ３の露出面にも、それぞれエミッタ電極５とコレク
タ電極６とが設けられている。なお、図中７は酸化膜で
あり、また、第１図（ａ）の平面図においては図を簡単
にするため、主表面上に形成された酸化膜７の図示を省
略している。
（ａ）に示すように、Ｎ−導電形のベース層Ｎ−Ｂ１０
主表面の中央部に、Ｐ導電形のエミツタ層ＰＥ２を露出
形成し、このエミツタ層ＰＥ２から所定間隔Ｄ（Ｎベー
ス幅）だけ離間させ且つエミツタ層ＰＥ２を包囲するよ
うに、Ｐ導電形のコレクタ層ＰＣ３を形成した構造のも
のである。また、図示したように、ベース層Ｎ−Ｂ１０
主表面以外の面には、Ｎ１導電形のＮ１領域１ａが形成
されており、とのＮ”領域の露出部にベース電極４が設
けられている。同様に、エミツタ層ＰＥ２とコレクタ層
ＰＣ３の露出面にも、それぞれエミッタ電極５とコレク
タ電極６とが設けられている。なお、図中７は酸化膜で
あり、また、第１図（ａ）の平面図においては図を簡単
にするため、主表面上に形成された酸化膜７の図示を省
略している。
上記したように、エミツタ層ＰＥ２を囲むようにコレク
タ層ＰＣ３を形成することによシ、エミツタ層ＰＥ２か
らコレクタ層ＰＣ３を臨む角度が増大されることになり
、この角度に比例する電流増幅率を増減変更することが
できるのである。
タ層ＰＣ３を形成することによシ、エミツタ層ＰＥ２か
らコレクタ層ＰＣ３を臨む角度が増大されることになり
、この角度に比例する電流増幅率を増減変更することが
できるのである。
ところが、第１図図示のものによれば電流増幅率は改善
されるが、高電圧印加時に電界緩和作用をする空乏層８
が、第１図（ｂ）に示すように、コレクタ層ＰＥ３とベ
ース層のＮ０領域２ａの方向へも大きく拡がることにな
る。したがって、コレクタ電極６とベース電極４間の耐
電圧を確保するために、コレクタ層ＰＣ３とベース層の
Ｎ＋領域２８間に十分な間隔をもたせなければならず、
ラテラル構造のトランジスタの所要面積が著しく増大す
るため、集積密度を高めることができないという欠点が
ある。
されるが、高電圧印加時に電界緩和作用をする空乏層８
が、第１図（ｂ）に示すように、コレクタ層ＰＥ３とベ
ース層のＮ０領域２ａの方向へも大きく拡がることにな
る。したがって、コレクタ電極６とベース電極４間の耐
電圧を確保するために、コレクタ層ＰＣ３とベース層の
Ｎ＋領域２８間に十分な間隔をもたせなければならず、
ラテラル構造のトランジスタの所要面積が著しく増大す
るため、集積密度を高めることができないという欠点が
ある。
本発明の目的は、所定面積を小さくし且つ耐圧及び電流
増幅率を大きくすることができるラテラル構造の半導体
装置を提供することにある。
増幅率を大きくすることができるラテラル構造の半導体
装置を提供することにある。
上記目的を達成する本発明の特徴とするところは、一対
の主表面を有する半導体基体、該半導体基体の一部に少
なくとも、一方の主表面に露出する第１導電型の第１の
領域、上記第１の領域との間に形成される第１のｐｎ接
合が上記一方の主表面に終端するように上記第１の領域
内に形成される第２導電型の第２の領域、上記第１の領
域との間に形成される第２のｐｎ接合が上記一方の主表
面に終端するように上記第１の領域内に上記第２の領域
と離れて形成される第２導電型の第ｉの領域を具備する
半導体装置に於いて、上記第２の領域と上記第３の領域
との間に介在する第１の領域に、上記第２の領域のみを
包囲する如く、かつ上記第３の領域に接触させて上記一
方の主表面に露出形成され、かつ上記第３の領域の不純
物濃度より低い不純物濃度を有する第２導電型の環状第
４の領域を具備することにある。
の主表面を有する半導体基体、該半導体基体の一部に少
なくとも、一方の主表面に露出する第１導電型の第１の
領域、上記第１の領域との間に形成される第１のｐｎ接
合が上記一方の主表面に終端するように上記第１の領域
内に形成される第２導電型の第２の領域、上記第１の領
域との間に形成される第２のｐｎ接合が上記一方の主表
面に終端するように上記第１の領域内に上記第２の領域
と離れて形成される第２導電型の第ｉの領域を具備する
半導体装置に於いて、上記第２の領域と上記第３の領域
との間に介在する第１の領域に、上記第２の領域のみを
包囲する如く、かつ上記第３の領域に接触させて上記一
方の主表面に露出形成され、かつ上記第３の領域の不純
物濃度より低い不純物濃度を有する第２導電型の環状第
４の領域を具備することにある。
以下、本発明を図示実施例に基づいて説明する。
第２図（ａ）、（ｂ）、第３図（ａ）、 （ｂ）、第４
図（ａ）、 （ｂ）Ｋ：、それぞれ本発明の適用された
第１〜第３実施例の構成図が示されている。各図（ａ）
は平面図、各図（ｂ）は断面図である。なお、それらの
図中第１図図示従来例と同一符号の付されたものは、同
一機能・同一構成を有するものである。
図（ａ）、 （ｂ）Ｋ：、それぞれ本発明の適用された
第１〜第３実施例の構成図が示されている。各図（ａ）
は平面図、各図（ｂ）は断面図である。なお、それらの
図中第１図図示従来例と同一符号の付されたものは、同
一機能・同一構成を有するものである。
第２図（ａ） 、 （ｂ）に示された第１実施例は、耐
圧３５０Ｖの誘電体分離形ＩＣにおける高耐圧ラテラル
ＰＮＰ ）ランジスタである。本実施例において第１図
図示従来例と異なる点は、第１図図示従来例におけるコ
レクタ層３に相当する領域が、低濃度のＰ−導電形のコ
レクタ層Ｐ−Ｃ１３ｂとなっており、高濃度の皿状のＰ
導電形コレクタ層ＰＣ１３ａが、前記コレクタ層Ｐ−Ｃ
’１３ｂに接触させて形成されている点と、コレクタ層
ＰＣ１３ａが形成されている１辺を除くコレクタ層Ｉ”
Ｃ１３ｂの外縁にベース層Ｎ−Ｔ３１の高濃度のＮ９領
域１ａを接触させて形成している点にある。このように
形成されたＰＮＰ ）ランジスタとＩＣ内の他の半導体
素子とは、酸化膜７により絶縁分離されている。なお、
本実施例の主要諸元の一例を列記すると、エミツタ層Ｐ
Ｅ２とコレクタ層ＰＣ１３ａの表面濃度は約５ Ｘ １
０”ｃｍ−３、ベース層Ｎ−Ｈの濃度は２．８ Ｘ １
０１４ｃｍ−”、コレクタ層１”ｃ１３ｂの表面濃度は
約Ｉ Ｘ １０Ｉ１０ｌ６である。また、エミツタ層Ｐ
Ｅ２とコレクタ層ＰＣ１３ａの層厚は約５μｍ１ コレ
クタ層ｐ−ｃ１３ｂの層厚は約４μｍである。コレクタ
層Ｐ−Ｃ１３ｂとエミツタ層２との間隔ＤＩは約２０μ
ｍ１コレクタ層Ｉ”Ｃ１３ｂの表面幅Ｄ２は約１５μｍ
１エミツタ層ＰＥ２とコレクタ層ＰＣ１３ａの間隔Ｄ３
は３５μｍ、：７レクタ層ＰＣ’１３ａとＮ９領域１ａ
との最小間隔Ｄ４は３５μｍである。
圧３５０Ｖの誘電体分離形ＩＣにおける高耐圧ラテラル
ＰＮＰ ）ランジスタである。本実施例において第１図
図示従来例と異なる点は、第１図図示従来例におけるコ
レクタ層３に相当する領域が、低濃度のＰ−導電形のコ
レクタ層Ｐ−Ｃ１３ｂとなっており、高濃度の皿状のＰ
導電形コレクタ層ＰＣ１３ａが、前記コレクタ層Ｐ−Ｃ
’１３ｂに接触させて形成されている点と、コレクタ層
ＰＣ１３ａが形成されている１辺を除くコレクタ層Ｉ”
Ｃ１３ｂの外縁にベース層Ｎ−Ｔ３１の高濃度のＮ９領
域１ａを接触させて形成している点にある。このように
形成されたＰＮＰ ）ランジスタとＩＣ内の他の半導体
素子とは、酸化膜７により絶縁分離されている。なお、
本実施例の主要諸元の一例を列記すると、エミツタ層Ｐ
Ｅ２とコレクタ層ＰＣ１３ａの表面濃度は約５ Ｘ １
０”ｃｍ−３、ベース層Ｎ−Ｈの濃度は２．８ Ｘ １
０１４ｃｍ−”、コレクタ層１”ｃ１３ｂの表面濃度は
約Ｉ Ｘ １０Ｉ１０ｌ６である。また、エミツタ層Ｐ
Ｅ２とコレクタ層ＰＣ１３ａの層厚は約５μｍ１ コレ
クタ層ｐ−ｃ１３ｂの層厚は約４μｍである。コレクタ
層Ｐ−Ｃ１３ｂとエミツタ層２との間隔ＤＩは約２０μ
ｍ１コレクタ層Ｉ”Ｃ１３ｂの表面幅Ｄ２は約１５μｍ
１エミツタ層ＰＥ２とコレクタ層ＰＣ１３ａの間隔Ｄ３
は３５μｍ、：７レクタ層ＰＣ’１３ａとＮ９領域１ａ
との最小間隔Ｄ４は３５μｍである。
このように構成されることから、エミツタ層ＰＥ２から
ベース層Ｎ−Ｂ１に注入されるホールは、コレクタ層Ｐ
−Ｃ１３ｂに集められてコレクタ層ＰＣ１３ａに流れ、
コレクタ電極６を介して他の素子へ流される。
ベース層Ｎ−Ｂ１に注入されるホールは、コレクタ層Ｐ
−Ｃ１３ｂに集められてコレクタ層ＰＣ１３ａに流れ、
コレクタ電極６を介して他の素子へ流される。
通常の動作電圧の場合、即ちコレクタ・エミッタ間電圧
が低い場合は、コレクタ層Ｐ”’Ｃ１３ｂは殆んど空乏
層化されてないことから、有効なコレクタ層として機能
するため、Ｎペース幅はＤ＋となり狭い状態が維持され
るとともに、エミツタ層ＰＥ２からコレクタ層Ｐ−Ｃ１
３ｂを臨む角度が最大に維持される。したがって、ベー
ス層Ｎ−Ｂ１におけるホールの伝達効率が大きくなり、
高い電流増幅率を得ることができる。
が低い場合は、コレクタ層Ｐ”’Ｃ１３ｂは殆んど空乏
層化されてないことから、有効なコレクタ層として機能
するため、Ｎペース幅はＤ＋となり狭い状態が維持され
るとともに、エミツタ層ＰＥ２からコレクタ層Ｐ−Ｃ１
３ｂを臨む角度が最大に維持される。したがって、ベー
ス層Ｎ−Ｂ１におけるホールの伝達効率が大きくなり、
高い電流増幅率を得ることができる。
これに対し、通常の動作電圧以上の高電圧が印加される
と、コレクタ層ＰＣＩ３ａは濃度が高いので殆んど空乏
層化されず（約１．７μｍ幅）、との層に接しているベ
ース層Ｎ−Ｂ１が空乏層化さくり れる。例えば、４００■の場合は境界から約３４μｍが
空乏層化される。一方、コレクタ層Ｐ−Ｃ１３ｂは濃度
が低いので、印加電圧の大きさに応じて、ベース層Ｎ−
Ｂ１との境界からコレクタ層Ｐ”Ｃ１３ｂ側に、空乏層
が形成される。例えば、４００ｖ印加されると、コレク
タ層Ｐ−Ｃ１３ｂと間隔Ｄ＋部分の大半のベース層Ｎ−
Ｂ１が空乏層化されるようになる。これによって、コレ
クタ層ＰＣ１３ａとエミツタ層ＰＥ２間、及びコレクタ
層ＰＣＩ３ａとＮ１領域ｌａ間に十分な空乏層が形成さ
れるので、電界が十分緩和され高い耐圧を維持させるこ
とができる。
と、コレクタ層ＰＣＩ３ａは濃度が高いので殆んど空乏
層化されず（約１．７μｍ幅）、との層に接しているベ
ース層Ｎ−Ｂ１が空乏層化さくり れる。例えば、４００■の場合は境界から約３４μｍが
空乏層化される。一方、コレクタ層Ｐ−Ｃ１３ｂは濃度
が低いので、印加電圧の大きさに応じて、ベース層Ｎ−
Ｂ１との境界からコレクタ層Ｐ”Ｃ１３ｂ側に、空乏層
が形成される。例えば、４００ｖ印加されると、コレク
タ層Ｐ−Ｃ１３ｂと間隔Ｄ＋部分の大半のベース層Ｎ−
Ｂ１が空乏層化されるようになる。これによって、コレ
クタ層ＰＣ１３ａとエミツタ層ＰＥ２間、及びコレクタ
層ＰＣＩ３ａとＮ１領域ｌａ間に十分な空乏層が形成さ
れるので、電界が十分緩和され高い耐圧を維持させるこ
とができる。
つまり、通常の動作電圧においては、コレクタ層Ｐ−Ｃ
１３ｂをコレクタ層として機能させて、十分高い電流増
減率を得るようにし、それ以上の高い電圧が印加された
ときは、コレクタ層Ｐ−Ｃを空乏層化させて電界緩和層
として機能させて、十分高い耐電圧を得るようにしてい
るのである。
１３ｂをコレクタ層として機能させて、十分高い電流増
減率を得るようにし、それ以上の高い電圧が印加された
ときは、コレクタ層Ｐ−Ｃを空乏層化させて電界緩和層
として機能させて、十分高い耐電圧を得るようにしてい
るのである。
しかも、高電圧印加時にはコレクタ層Ｐ−Ｃ１３ｂが空
乏層化されることから、従来必要であった電（１０） 界緩和層としてのベース層Ｎ′″Ｂ１のうちで、コレク
タ層Ｐ”Ｃ１３ｂとＮ４″領域１８間の表面層領域が不
要となり、大幅に所要面積を低減することができる。因
に、本実施例の所要面積を８１＋第１図図示従来例の所
要面積を８０とすると、その比８１／８Ｇは次式の如く
表わすことができる。
乏層化されることから、従来必要であった電（１０） 界緩和層としてのベース層Ｎ′″Ｂ１のうちで、コレク
タ層Ｐ”Ｃ１３ｂとＮ４″領域１８間の表面層領域が不
要となり、大幅に所要面積を低減することができる。因
に、本実施例の所要面積を８１＋第１図図示従来例の所
要面積を８０とすると、その比８１／８Ｇは次式の如く
表わすことができる。
ことで、Ａ：コレクタ層３．１３又はエミツタ層２の表
面幅 Ｂ：Ｎ”領域１ａの表面幅 ＷＮ：所定耐圧を確保するに要する空乏層幅 例えば、前述した寸法諸元のものについてＳｔ／Ｓｏを
求めると、即ちＡ＝２０ｐｍ、Ｂ＝１５μｍ。
面幅 Ｂ：Ｎ”領域１ａの表面幅 ＷＮ：所定耐圧を確保するに要する空乏層幅 例えば、前述した寸法諸元のものについてＳｔ／Ｓｏを
求めると、即ちＡ＝２０ｐｍ、Ｂ＝１５μｍ。
ＷＮ ＝３５ ｔｔｍ （４００Ｖ耐圧）とした場合、
Ｓｔ ／Ｓｏ ＝０．４４となる。
Ｓｔ ／Ｓｏ ＝０．４４となる。
従って、本実施例によれば、高耐圧を確保するとともに
大幅に所要面積を低減することができ、集積回路の高密
度化を達成することができる。
大幅に所要面積を低減することができ、集積回路の高密
度化を達成することができる。
（１１）
また、本実施例によれば、電流増幅率は約４０にするこ
とができ、同じ耐圧の従来形ラテラル構造のＰＮＰ ）
ランジスタの約１０倍にすることができる。
とができ、同じ耐圧の従来形ラテラル構造のＰＮＰ ）
ランジスタの約１０倍にすることができる。
なお、本実施例におけるコレクタ層ＰＣ１３ａは、コレ
クタ層Ｐ−Ｃ１３ｂのごく一部にしか接触して危いが、
コレクタ層Ｐ−Ｃ１３ｂの表面幅が約１５μｍもあるの
で、コレクタ抵抗は実用上問題とならない程の、十分低
い値とするととができる。
クタ層Ｐ−Ｃ１３ｂのごく一部にしか接触して危いが、
コレクタ層Ｐ−Ｃ１３ｂの表面幅が約１５μｍもあるの
で、コレクタ抵抗は実用上問題とならない程の、十分低
い値とするととができる。
第３図（ａ） 、 （ｂ）に示された第２実施例は、前
記第１実施例と同様、耐圧３５０ｖ誘電体分離形ＩＣに
おける高耐圧ラテラルＰＮＰ ）ランジスタである。本
実施例と第１実施例と異なる点は、エミツタ層ＰＥ２に
隣接するベース領域が、基体部Ｎ−１１ｂの濃度よりも
高濃度に形成されたベース層ＮＢＩＩとなっていること
にある。このベース層ＮＢ１１ｔ！：コレクタ層ＰＣ２
はセルファライン構造になっている。ベース層ＮＢＩＩ
の表面幅Ｄｌｌは１．５〜３μｍ程と、第１実施例のＤ
ｌに比して（１２） 大幅に狭く形成されており、縦形構造のトランジスタと
同等に狭くなっている。その他の構造諸元は第１実施例
と同一である。
記第１実施例と同様、耐圧３５０ｖ誘電体分離形ＩＣに
おける高耐圧ラテラルＰＮＰ ）ランジスタである。本
実施例と第１実施例と異なる点は、エミツタ層ＰＥ２に
隣接するベース領域が、基体部Ｎ−１１ｂの濃度よりも
高濃度に形成されたベース層ＮＢＩＩとなっていること
にある。このベース層ＮＢ１１ｔ！：コレクタ層ＰＣ２
はセルファライン構造になっている。ベース層ＮＢＩＩ
の表面幅Ｄｌｌは１．５〜３μｍ程と、第１実施例のＤ
ｌに比して（１２） 大幅に狭く形成されており、縦形構造のトランジスタと
同等に狭くなっている。その他の構造諸元は第１実施例
と同一である。
このような構成であることから、即ちベース層ＮＢＩＩ
には濃度勾配があシ且つ濃度が基体部Ｎ−１１ｂよりも
十分高濃度になっていることから、電圧印加時に形成さ
れる空乏層が、コレクタ層Ｐ−Ｃ１３ｂと基体部Ｎ−１
１ｂにだけ拡がシ、ベース層ＮＢＩ ｉ内には拡がるこ
とがない。とれによって、ペース層ＮＢＩＩ内に空乏層
が拡がってエミツタ層ＰＥ２にまで達する現象、いわゆ
るパンチスルー現象が効果的に抑制され、表面幅Ｄ１１
が狭くても高耐圧を確保することができるのである。し
かも、表面幅Ｄｌｌを狭くしたことによって、電流増幅
率と遮断周波数を大幅に増大させることができ、例えば
、電流増幅率は１００〜２５０に増大させることができ
た。
には濃度勾配があシ且つ濃度が基体部Ｎ−１１ｂよりも
十分高濃度になっていることから、電圧印加時に形成さ
れる空乏層が、コレクタ層Ｐ−Ｃ１３ｂと基体部Ｎ−１
１ｂにだけ拡がシ、ベース層ＮＢＩ ｉ内には拡がるこ
とがない。とれによって、ペース層ＮＢＩＩ内に空乏層
が拡がってエミツタ層ＰＥ２にまで達する現象、いわゆ
るパンチスルー現象が効果的に抑制され、表面幅Ｄ１１
が狭くても高耐圧を確保することができるのである。し
かも、表面幅Ｄｌｌを狭くしたことによって、電流増幅
率と遮断周波数を大幅に増大させることができ、例えば
、電流増幅率は１００〜２５０に増大させることができ
た。
また、本実施例においては、ベース層ＮＢＩＩの表面幅
Ｄ１１を狭くした分だけコレクタ層Ｐ−Ｃ１３ｂの表面
幅Ｄ ｌｔを広く形成したので、所要面（１３） 積Ｓ２は第１実施例の８１と同等になり、コレクタ層Ｉ
”Ｃ１３ｂが広げられた分だけコレクタ抵抗を低減でき
るという効果がある。
Ｄ１１を狭くした分だけコレクタ層Ｐ−Ｃ１３ｂの表面
幅Ｄ ｌｔを広く形成したので、所要面（１３） 積Ｓ２は第１実施例の８１と同等になり、コレクタ層Ｉ
”Ｃ１３ｂが広げられた分だけコレクタ抵抗を低減でき
るという効果がある。
さらに、ベース層ＮＢＩＩを高濃度にしたので、高電圧
印加時の有効なベース幅の変化が小さくなり、アーリー
電圧を大きくすることができるという効果がある。
印加時の有効なベース幅の変化が小さくなり、アーリー
電圧を大きくすることができるという効果がある。
第４図（ａ）、（ｂ）に示された第３実施例のものは、
耐圧３５０■の誘電体分離形ＩＣにおける高耐圧ラテラ
ル構造のサイリスタである。図示されているように、Ｎ
導電形の半導体基板から成る第１ベース層ＮＢ２１の露
出主表面に、Ｐ導電形の第１エミッタ層ＰＥ２２８と第
２ベース層ＰＢ２３８とが、所定圧離隔てて露出形成さ
れている。この第２ベース層ＰＢ２３８の主表面にＮ導
電形の第２エミッタ層ＮＥ２４が露出形成されている。
耐圧３５０■の誘電体分離形ＩＣにおける高耐圧ラテラ
ル構造のサイリスタである。図示されているように、Ｎ
導電形の半導体基板から成る第１ベース層ＮＢ２１の露
出主表面に、Ｐ導電形の第１エミッタ層ＰＥ２２８と第
２ベース層ＰＢ２３８とが、所定圧離隔てて露出形成さ
れている。この第２ベース層ＰＢ２３８の主表面にＮ導
電形の第２エミッタ層ＮＥ２４が露出形成されている。
前記第２ベース層ＰＢ２３８を包囲する如く且つ外縁に
接触させて、低濃度のＰ導電形の第２ベース層１”Ｂ２
３ｂが露出形成されている。この第２ベース層Ｉ”Ｂ２
３ｂを包囲する如く、且つ所定（１４） 間隔を保有させ、且つ前記第１エミッタ層ＰＥ２２２と
第１ベース層ＮＢ２１の外縁部に形成され九Ｎ＋領域２
１ａとに接触させて、低濃度のＰ導電形の第１エミツタ
層Ｐ−Ｂ２２ｂが露出形成されている。なお、第２ベー
ス層ＰＢ２３ａ又は第２エミッタ層ＮＥ２４に接続され
た電極２５．２６が配置される領域には、前記第２ペー
ス層Ｐ−Ｂ２３ｂと前記第１エミッタ層１”Ｂ２２ｂと
は形成されていがい。また、これらの第１エミツタ層Ｐ
−Ｂ２２ｂと第２ベース層Ｐ−Ｂ２３ｂの表面幅は、そ
れぞれ１５μｍに形成されており、他の寸法諸元は前記
第１実施例と同一に形成されている。
接触させて、低濃度のＰ導電形の第２ベース層１”Ｂ２
３ｂが露出形成されている。この第２ベース層Ｉ”Ｂ２
３ｂを包囲する如く、且つ所定（１４） 間隔を保有させ、且つ前記第１エミッタ層ＰＥ２２２と
第１ベース層ＮＢ２１の外縁部に形成され九Ｎ＋領域２
１ａとに接触させて、低濃度のＰ導電形の第１エミツタ
層Ｐ−Ｂ２２ｂが露出形成されている。なお、第２ベー
ス層ＰＢ２３ａ又は第２エミッタ層ＮＥ２４に接続され
た電極２５．２６が配置される領域には、前記第２ペー
ス層Ｐ−Ｂ２３ｂと前記第１エミッタ層１”Ｂ２２ｂと
は形成されていがい。また、これらの第１エミツタ層Ｐ
−Ｂ２２ｂと第２ベース層Ｐ−Ｂ２３ｂの表面幅は、そ
れぞれ１５μｍに形成されており、他の寸法諸元は前記
第１実施例と同一に形成されている。
このように構成されることから、順バイアス印加時には
、第１エミツタ層Ｐ−Ｂ２２ｂはエミッタとして有効に
機能し、第２ペース層１”Ｂ２３ｂは電界緩和領域とし
て機能することになる。一方、逆バイアス印加時には、
第１エミッタ層Ｐ −Ｅ ２２ｂが電界緩和領域として
機能することになる。
、第１エミツタ層Ｐ−Ｂ２２ｂはエミッタとして有効に
機能し、第２ペース層１”Ｂ２３ｂは電界緩和領域とし
て機能することになる。一方、逆バイアス印加時には、
第１エミッタ層Ｐ −Ｅ ２２ｂが電界緩和領域として
機能することになる。
したがって、本第３実施例によれば、前記第１゜（１５
） 第２実施例と同様に所要面積を低減できるとともに、オ
ン電圧を小さくできるという効果がある。
） 第２実施例と同様に所要面積を低減できるとともに、オ
ン電圧を小さくできるという効果がある。
なお、本発明は前記第１〜第３実施例に限定されるもの
ではなく、例えば、誘電体分離構造のみならずＰＮ分離
構造のものにも適用可能である。
ではなく、例えば、誘電体分離構造のみならずＰＮ分離
構造のものにも適用可能である。
また、第１又は第２実施例のコレクタ層ＰＣ１３ａの形
成位置は、コレクタ層１”Ｃ１３ｂの一部に接触さ゛せ
て形成しているが、これに限定されるものではなく、例
えば、コレクタ層Ｐ−Ｃ１３ｂに包囲されるように形成
してもよい。即ち、第２図（ａ）又は第３図（ａ）にお
いて、コレクタ層ＰＣ１３ａの周りの露出されているベ
ース層Ｎ−Ｂ１０主表面全域を覆うように、コレクタ層
Ｐ−Ｃ１３ｂを形成してもよく、この場合素子全体の表
面濃度が向上されるため、信頼性が向上される等の効果
が得られる。
成位置は、コレクタ層１”Ｃ１３ｂの一部に接触さ゛せ
て形成しているが、これに限定されるものではなく、例
えば、コレクタ層Ｐ−Ｃ１３ｂに包囲されるように形成
してもよい。即ち、第２図（ａ）又は第３図（ａ）にお
いて、コレクタ層ＰＣ１３ａの周りの露出されているベ
ース層Ｎ−Ｂ１０主表面全域を覆うように、コレクタ層
Ｐ−Ｃ１３ｂを形成してもよく、この場合素子全体の表
面濃度が向上されるため、信頼性が向上される等の効果
が得られる。
さらに、本発明をラテラルゲートターンオフサイリスタ
等にも適用可能であることは言うまでもない。
等にも適用可能であることは言うまでもない。
また、ラテラル構造のＮＰＮ トランジスタ等の（１６
） 基板がＰ型半導体層であるラテラル構造の半導体装置に
も本発明は適用可能である。
） 基板がＰ型半導体層であるラテラル構造の半導体装置に
も本発明は適用可能である。
以上説明したように、本発明によれば、ラテラル構造を
有する半導体装置の所要面積を大幅に低減することがで
きるとともに、耐圧特性を向上させ且つ電流増幅率を増
大させることができるという効果がある。
有する半導体装置の所要面積を大幅に低減することがで
きるとともに、耐圧特性を向上させ且つ電流増幅率を増
大させることができるという効果がある。
第１図は従来例の構造図であシ同図（ａ）は平面図、同
図（ｂ）は断面図、第２図〜第４図は本発明の第１〜第
３実施例の構成図でありそれぞれ同図（ａ）は平面図同
図（ｂ）は断面図である。 １・・・ベース層Ｎ−Ｂ、２・・・エミッタ層ＰＥ、１
１・・・ベース層ＮＢ、１３ａ・・・コレクタ層ＰＣ１
１３ｂ・・・コレクタ層Ｐ−ｃ、２１・・・第１ベース
層ＮＢ。 ２２ａ・・・第１エミツタ層ＰＥ、２２ｂ・・・第１エ
ミツタ層Ｐ−Ｅ、２３ ａ・・・第２ベース層ＰＢ、２
３ｂ・・・第２ペース層Ｐ−Ｂ、２４・・・第２エミッ
タ層泉 １’ｉ 第 ２ 図 （ｃＬ） （ｂつ ＜ｂ） ３２
図（ｂ）は断面図、第２図〜第４図は本発明の第１〜第
３実施例の構成図でありそれぞれ同図（ａ）は平面図同
図（ｂ）は断面図である。 １・・・ベース層Ｎ−Ｂ、２・・・エミッタ層ＰＥ、１
１・・・ベース層ＮＢ、１３ａ・・・コレクタ層ＰＣ１
１３ｂ・・・コレクタ層Ｐ−ｃ、２１・・・第１ベース
層ＮＢ。 ２２ａ・・・第１エミツタ層ＰＥ、２２ｂ・・・第１エ
ミツタ層Ｐ−Ｅ、２３ ａ・・・第２ベース層ＰＢ、２
３ｂ・・・第２ペース層Ｐ−Ｂ、２４・・・第２エミッ
タ層泉 １’ｉ 第 ２ 図 （ｃＬ） （ｂつ ＜ｂ） ３２
Claims (1)
- 【特許請求の範囲】 １、一対の主表面を有する半導体基体、該半導体基体の
一部に少なくとも、一方の主表面に露出する第１導電型
の第１の領域、上記第１の領域との間に形成される第１
のｐｎ接合が上記一方の主表面に終端するように上記第
１の領域内に形成される第２導電型の第２の領域、上記
第１の領域との間に形成される第２のｐｎ接合が上記一
方の主表面に終端するように上記第１の領域内に上記第
２ 。 の領域と離れて形成される第２導電型の第３の領域を具
備する半導体装置に於いて、上記第２の領域と上記第３
の領域との間に介在する第１の領域に、上記第２の領域
のみを包囲する如く、かつ上記第３の領域に接触させて
上記一方の主表面に露出形成され、かつ上記第３の領域
の不純物濃度よシ低い不純物濃度を有する第２導電型の
環状筒４の領域を具備することを特徴とする半導体装置
。 ２、特許請求の範囲第１項に於いて、上記第４の領域の
不純物濃度は上記第２の領域と上記第３の領域の不純物
濃度よシ低く、かつ上記第１の領域の不純物濃度より高
いことを特徴とする半導体装置。 ３、特許請求の範囲第１項または第２項に於いて、上記
第１の領域の上記第２の領域と接触する部分の不純物濃
度は、他の上記第１の領域の不純物濃度よシ高いことを
特徴とする半導体装置。 ４、特許請求の範囲第１項または第２項に於いて、上記
第２の領域は当該領域の外縁部に形成され、かつ当該領
域の不純物濃度より低い不純物濃度を有する第２導電型
の環状領域を備えたものであることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58002172A JPS59127865A (ja) | 1983-01-12 | 1983-01-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58002172A JPS59127865A (ja) | 1983-01-12 | 1983-01-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59127865A true JPS59127865A (ja) | 1984-07-23 |
Family
ID=11521942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58002172A Pending JPS59127865A (ja) | 1983-01-12 | 1983-01-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59127865A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4032816A1 (de) * | 1989-10-18 | 1991-04-25 | Hitachi Ltd | Halbleiterbauteil mit lateralstruktur |
| EP0673072A2 (en) * | 1994-03-18 | 1995-09-20 | Hitachi, Ltd. | Bipolar semiconductor devices |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57104254A (en) * | 1980-12-22 | 1982-06-29 | Hitachi Ltd | Lateral-transistor |
-
1983
- 1983-01-12 JP JP58002172A patent/JPS59127865A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57104254A (en) * | 1980-12-22 | 1982-06-29 | Hitachi Ltd | Lateral-transistor |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4032816A1 (de) * | 1989-10-18 | 1991-04-25 | Hitachi Ltd | Halbleiterbauteil mit lateralstruktur |
| US5083180A (en) * | 1989-10-18 | 1992-01-21 | Hitachi Ltd. | Lateral-type semiconductor device |
| EP0673072A2 (en) * | 1994-03-18 | 1995-09-20 | Hitachi, Ltd. | Bipolar semiconductor devices |
| EP0673072A3 (en) * | 1994-03-18 | 1995-11-08 | Hitachi Ltd | Bipolar semiconductor devices. |
| US5608236A (en) * | 1994-03-18 | 1997-03-04 | Hitachi, Ltd. | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100197912B1 (ko) | 전원 집적회로 | |
| JPS6074677A (ja) | 複合型サイリスタ | |
| JPS59127865A (ja) | 半導体装置 | |
| US3684933A (en) | Semiconductor device showing at least three successive zones of alternate opposite conductivity type | |
| JPS6239547B2 (ja) | ||
| JP3217552B2 (ja) | 横型高耐圧半導体素子 | |
| US4303932A (en) | Lateral transistor free of parisitics | |
| JP3125401B2 (ja) | 半導体集積回路装置 | |
| JPS6359262B2 (ja) | ||
| JPS601843A (ja) | 半導体集積回路 | |
| JPH07115126A (ja) | 半導体集積回路装置 | |
| JP2521745Y2 (ja) | フォトサイリスタ | |
| JPH079385Y2 (ja) | 半導体集積回路装置 | |
| JPS60218874A (ja) | 半導体装置 | |
| JPS6118344B2 (ja) | ||
| JPH0558256B2 (ja) | ||
| JPH0432754Y2 (ja) | ||
| JPS60218878A (ja) | 半導体集積回路 | |
| JPS58222569A (ja) | 複合半導体装置 | |
| JPS61268036A (ja) | 半導体装置 | |
| JPS6352473B2 (ja) | ||
| JPS59115565A (ja) | 半導体集積回路の製造方法 | |
| JPH06275851A (ja) | ツェナーダイオード | |
| JPH0442829B2 (ja) | ||
| JPS6355223B2 (ja) |