JPH0587187B2 - - Google Patents
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- JPH0587187B2 JPH0587187B2 JP62240013A JP24001387A JPH0587187B2 JP H0587187 B2 JPH0587187 B2 JP H0587187B2 JP 62240013 A JP62240013 A JP 62240013A JP 24001387 A JP24001387 A JP 24001387A JP H0587187 B2 JPH0587187 B2 JP H0587187B2
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- transistor
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Landscapes
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にラテラル
PNPトランジスタを含む半導体装置に関する。
PNPトランジスタを含む半導体装置に関する。
従来、ラテラルPNPトランジスタは単独では
使用されず一般にはPNP負荷型スタテイツク・
メモリまたはIIL構造の半導体装置の如くNPNト
ランジスタと組み合された複合デバイスとして使
用される。
使用されず一般にはPNP負荷型スタテイツク・
メモリまたはIIL構造の半導体装置の如くNPNト
ランジスタと組み合された複合デバイスとして使
用される。
第５図および第６図はPNP負荷型スタテイツ
ク・メモリ・セルの接続回路図およびその半導体
装置の一部断面図をそれぞれ示すもので、ラテラ
ルPNPトランジスタQ1，Q2はフリツプ・フロツ
プのNPNトランジスタQ3，Q4の負荷として使用
され、また、半導体基板上ではラテラルPNPト
ランジスタQ1，Q2それぞれのコレクタ領域が
NPNトランジスタQ3，Q4のベースを形成するＰ
型拡散層５をそれぞれ共用する素子構造に形成さ
れる。すなわち、ラテラルPNPトランジスタQ1
（またはQ2）はＰ型拡散層４、n-エピタキシヤル
層３およびＰ型拡散層５をそれぞれエミツタ、ベ
ースおよびコレクタとし、他方NPNトランジス
タQ3（またはQ4）はＮ型拡散層６、Ｐ型拡散層５
およびn-エピタキシヤル層３をそれぞれエミツ
タ、ベースおよびコレクタとしてそれぞれ形成さ
れる。従つて、Ｐ型拡散層５はNPNトランジス
タとラテラルPNPトランジスタのそれぞれの性
能が互いに損なわれない範囲の不純物濃度で形成
されるのが通常で、一般に1017〜1019cm-3の範囲
に選択される。
ク・メモリ・セルの接続回路図およびその半導体
装置の一部断面図をそれぞれ示すもので、ラテラ
ルPNPトランジスタQ1，Q2はフリツプ・フロツ
プのNPNトランジスタQ3，Q4の負荷として使用
され、また、半導体基板上ではラテラルPNPト
ランジスタQ1，Q2それぞれのコレクタ領域が
NPNトランジスタQ3，Q4のベースを形成するＰ
型拡散層５をそれぞれ共用する素子構造に形成さ
れる。すなわち、ラテラルPNPトランジスタQ1
（またはQ2）はＰ型拡散層４、n-エピタキシヤル
層３およびＰ型拡散層５をそれぞれエミツタ、ベ
ースおよびコレクタとし、他方NPNトランジス
タQ3（またはQ4）はＮ型拡散層６、Ｐ型拡散層５
およびn-エピタキシヤル層３をそれぞれエミツ
タ、ベースおよびコレクタとしてそれぞれ形成さ
れる。従つて、Ｐ型拡散層５はNPNトランジス
タとラテラルPNPトランジスタのそれぞれの性
能が互いに損なわれない範囲の不純物濃度で形成
されるのが通常で、一般に1017〜1019cm-3の範囲
に選択される。
〔発明が解決しようとする問題点〕
このように従来の複合デバイスでは、NPNト
ランジスタのベース領域とラテラルPNPトラン
ジスタのコレクタ領域が一つのＰ型拡散層を共有
しているので、一般的にNPNトランジスタより
高周波特性の劣るラテラルPNPトランジスタの
性能を向上させることが非常に難しい。例えば、
ラテラルPNPトランジスタQ1，Q2のコレクタ抵
抗を下げる目的でＰ型拡散層５の不純物濃度を高
くすると、NPNトランジスタQ4，Q4のベース濃
度も高めることになるので、NPNトランジスタ
の電流増幅率を低下させる。すなわち、ラテラル
PNPトランジスタの高周波特性を向上させるた
めコレクタ領域の最適設計を行うと、逆にNPN
トランジスタの特性を劣化させる二律相反の関係
にある。
ランジスタのベース領域とラテラルPNPトラン
ジスタのコレクタ領域が一つのＰ型拡散層を共有
しているので、一般的にNPNトランジスタより
高周波特性の劣るラテラルPNPトランジスタの
性能を向上させることが非常に難しい。例えば、
ラテラルPNPトランジスタQ1，Q2のコレクタ抵
抗を下げる目的でＰ型拡散層５の不純物濃度を高
くすると、NPNトランジスタQ4，Q4のベース濃
度も高めることになるので、NPNトランジスタ
の電流増幅率を低下させる。すなわち、ラテラル
PNPトランジスタの高周波特性を向上させるた
めコレクタ領域の最適設計を行うと、逆にNPN
トランジスタの特性を劣化させる二律相反の関係
にある。
本発明の目的は、上記の情況に鑑み、ラテラル
PNPトランジスタの高周波特性をこれと一つの
Ｐ型拡散層を共有して形成されるNPNトランジ
スタの特性を損うことなく向上せしめた半導体装
集積回路装置を提供することである。
PNPトランジスタの高周波特性をこれと一つの
Ｐ型拡散層を共有して形成されるNPNトランジ
スタの特性を損うことなく向上せしめた半導体装
集積回路装置を提供することである。
本発明の特徴は、シリコン基板の主面より内部
に形成された不純物濃度が1017〜1019cm-3の第１
のＰ型拡散層と、前記第１のＰ型拡散層との間に
Ｎ型層を挟んで前記シリコン基板の主面より内部
に形成された不純物濃度が５×1019〜２×1020cm
−３の第２のＰ型拡散層と、前記第１および第２の
Ｐ型拡散層のそれぞれの所定部分に接続形成され
た電極とを有し、前記第１のＰ型拡散層をNPN
トランジスタのベース領域およびラテラルPNP
トランジスタのコレクタ領域とし、前記第２のＰ
型拡散層を前記ラテラルPNPトランジスタのエ
ミツタ領域とした半導体装置において、前記第１
のＰ型拡散層の前記第２のＰ型拡散層と対向する
縁端部分であつてそこに前記電極が接続されてい
ない部分に該第１のＰ型拡散層の10〜100倍の不
純物濃度を有するＰ型高濃度不純物領域を局部的
に設けた半導体装置にある。
に形成された不純物濃度が1017〜1019cm-3の第１
のＰ型拡散層と、前記第１のＰ型拡散層との間に
Ｎ型層を挟んで前記シリコン基板の主面より内部
に形成された不純物濃度が５×1019〜２×1020cm
−３の第２のＰ型拡散層と、前記第１および第２の
Ｐ型拡散層のそれぞれの所定部分に接続形成され
た電極とを有し、前記第１のＰ型拡散層をNPN
トランジスタのベース領域およびラテラルPNP
トランジスタのコレクタ領域とし、前記第２のＰ
型拡散層を前記ラテラルPNPトランジスタのエ
ミツタ領域とした半導体装置において、前記第１
のＰ型拡散層の前記第２のＰ型拡散層と対向する
縁端部分であつてそこに前記電極が接続されてい
ない部分に該第１のＰ型拡散層の10〜100倍の不
純物濃度を有するＰ型高濃度不純物領域を局部的
に設けた半導体装置にある。
以下図面を参照して本発明を詳細に説明する。
第１図は本発明をPNP負荷型スタテイツク・
メモリ半導体装置に実施した場合の一実施例を示
すメモリ・セルの一部断面図で、従来構造では第
６図がこれに対応する。すなわち、本実施例によ
れば、PNPトランジスタQ1（またはQ2）がNPN
トランジスタQ3（またはQ4）と共用するＰ型拡散
層５の縁端部、すなわちＰ型拡散層４（エミツ
タ）との対向面には、Ｐ型拡散層５が有する通常
濃度の10〜100倍のＰ型高濃度不純物領域７が設
けられる。この製造プロセスはつぎの通りであ
る。まずＰ型シリコン基板１上に選択的にn+埋
込層２を形成し、更にn-エピタキシヤル層３を
堆積させる。次に公知のアイソプレーナ技術を用
いて、素子分離用酸化膜８を形成する。ついでラ
テラルPNPトランジスタQ1（またはQ2）のエミ
ツタ領域となるＰ型拡散層４を、写真食刻法によ
りパターニングしたレジストをマスクにしてイオ
ン注入法により選択的に形成する。同様な方法
で、ラテラルPNPトランジスタのコレクタ領域
で且つNPNトランジスタのベース領域にも相当
するＰ型拡散層５を２つのトランジスタの特性を
満たす最適の不純物濃度で形成する。次に同様な
方法でＰ型拡散層４と対向するＰ型拡散層５の縁
端部にＰ型高濃度拡散層７を形成する。かくて最
後にNPNトランジスタのエミツタ領域であるｎ
型拡散層６を形成し、図に示すように各層の所定
部分にそれぞれ電極９を接続形成すれば完成す
る。本実施によれば、Ｐ型高濃度不純物領域７の
形成によりラテラルPNPトランジスタQ1（または
Q2）のコレクタ抵抗が減少すると共にコレクタ
空乏層内の内部電界が高まる結果しや断周波数が
高くなりメモリの動作速度が速められる。
メモリ半導体装置に実施した場合の一実施例を示
すメモリ・セルの一部断面図で、従来構造では第
６図がこれに対応する。すなわち、本実施例によ
れば、PNPトランジスタQ1（またはQ2）がNPN
トランジスタQ3（またはQ4）と共用するＰ型拡散
層５の縁端部、すなわちＰ型拡散層４（エミツ
タ）との対向面には、Ｐ型拡散層５が有する通常
濃度の10〜100倍のＰ型高濃度不純物領域７が設
けられる。この製造プロセスはつぎの通りであ
る。まずＰ型シリコン基板１上に選択的にn+埋
込層２を形成し、更にn-エピタキシヤル層３を
堆積させる。次に公知のアイソプレーナ技術を用
いて、素子分離用酸化膜８を形成する。ついでラ
テラルPNPトランジスタQ1（またはQ2）のエミ
ツタ領域となるＰ型拡散層４を、写真食刻法によ
りパターニングしたレジストをマスクにしてイオ
ン注入法により選択的に形成する。同様な方法
で、ラテラルPNPトランジスタのコレクタ領域
で且つNPNトランジスタのベース領域にも相当
するＰ型拡散層５を２つのトランジスタの特性を
満たす最適の不純物濃度で形成する。次に同様な
方法でＰ型拡散層４と対向するＰ型拡散層５の縁
端部にＰ型高濃度拡散層７を形成する。かくて最
後にNPNトランジスタのエミツタ領域であるｎ
型拡散層６を形成し、図に示すように各層の所定
部分にそれぞれ電極９を接続形成すれば完成す
る。本実施によれば、Ｐ型高濃度不純物領域７の
形成によりラテラルPNPトランジスタQ1（または
Q2）のコレクタ抵抗が減少すると共にコレクタ
空乏層内の内部電界が高まる結果しや断周波数が
高くなりメモリの動作速度が速められる。
第２図は本発明にかかるラテラルPNPトラン
ジスタのしや断周波数の改善効果を示すシユミレ
ーシヨン計算例図で、コレクタ電流Icとしや断周
波数Ftとの関係を表わしたものである。この計算
例よれば、NPNトランジスタとの妥協により、
コレクタ領域の不純物濃度を1019cm-3に設定され
た従来構造のラテラルPNPトランジスタのしや
断周波数特性Ｂと比較した場合、しや断周波数は
20％程度増加した。本発明にかかるラテラル
PNPトランジスタのしや断周波数特性Ａはコレ
クタ領域に不純物濃度1020cm-3の高濃度領域を設
けるだけで約20％改善されることが推定できる。
ジスタのしや断周波数の改善効果を示すシユミレ
ーシヨン計算例図で、コレクタ電流Icとしや断周
波数Ftとの関係を表わしたものである。この計算
例よれば、NPNトランジスタとの妥協により、
コレクタ領域の不純物濃度を1019cm-3に設定され
た従来構造のラテラルPNPトランジスタのしや
断周波数特性Ｂと比較した場合、しや断周波数は
20％程度増加した。本発明にかかるラテラル
PNPトランジスタのしや断周波数特性Ａはコレ
クタ領域に不純物濃度1020cm-3の高濃度領域を設
けるだけで約20％改善されることが推定できる。
第３図および第４図は、本発明をIIL構造の半
導体装置に実施した場合の一実施例を示す半導体
装置の一部断面図およびその対応接続回路図を示
す。ここで、Q5，Q7はラテラルPNPトランジス
タ、Q6，Q8はNPNトランジスタである。IIL構
造の場合ではNPNトランジスタQ6，Q8のベース
領域を形成するＰ型拡散層５とラテラルPNPト
ランジスタのエミツタ領域を形成するＰ型拡散層
４とは同一プロセスで同時形成されることが多
い。従つてこの場合もNPNおよびPNP両者のト
ランジスタ特性を損ねない条件での不純物濃度が
選択されるのでラテラルPNPトランジスタの特
性改善上同じような問題点が生じる。かかる場
合、本実施例が示すようにラテラルPNPトラン
ジスタのエミツタ領域を形成するＰ型拡散層４と
相対向するＰ型拡散層５の縁端部にＰ型高濃度拡
散領域７をそれぞれ形成することによつてラテラ
ルPNPトランジスタQ5，Q6のしや断周波数を向
上させることが可能である。
導体装置に実施した場合の一実施例を示す半導体
装置の一部断面図およびその対応接続回路図を示
す。ここで、Q5，Q7はラテラルPNPトランジス
タ、Q6，Q8はNPNトランジスタである。IIL構
造の場合ではNPNトランジスタQ6，Q8のベース
領域を形成するＰ型拡散層５とラテラルPNPト
ランジスタのエミツタ領域を形成するＰ型拡散層
４とは同一プロセスで同時形成されることが多
い。従つてこの場合もNPNおよびPNP両者のト
ランジスタ特性を損ねない条件での不純物濃度が
選択されるのでラテラルPNPトランジスタの特
性改善上同じような問題点が生じる。かかる場
合、本実施例が示すようにラテラルPNPトラン
ジスタのエミツタ領域を形成するＰ型拡散層４と
相対向するＰ型拡散層５の縁端部にＰ型高濃度拡
散領域７をそれぞれ形成することによつてラテラ
ルPNPトランジスタQ5，Q6のしや断周波数を向
上させることが可能である。
以上詳細に説明したように、本発明によれば、
NPNトランジスタとラテラルPNPトランジスタ
を複合する半導体装置において、NPNトランジ
スタとラテラルPNPトランジスタがベース領域
またはコレクタ領域として共用するＰ型拡散層の
一縁端部をこの10〜100倍に高濃度化することに
よつて、NPNトランジスタの特性を損うことな
く、全く独立にラテラルPNPトランジスタのみ
のしや断周波数を向上させ得るので、例えば、
PNP負荷型スタテイツク・メモリまたはIIL構造
などのラテラルPNPトランジスタ素子を含む半
導体装置に実施すれば、そのスイツチング速度の
高速化に顕著な効果をあげることが可能である。
NPNトランジスタとラテラルPNPトランジスタ
を複合する半導体装置において、NPNトランジ
スタとラテラルPNPトランジスタがベース領域
またはコレクタ領域として共用するＰ型拡散層の
一縁端部をこの10〜100倍に高濃度化することに
よつて、NPNトランジスタの特性を損うことな
く、全く独立にラテラルPNPトランジスタのみ
のしや断周波数を向上させ得るので、例えば、
PNP負荷型スタテイツク・メモリまたはIIL構造
などのラテラルPNPトランジスタ素子を含む半
導体装置に実施すれば、そのスイツチング速度の
高速化に顕著な効果をあげることが可能である。
第１図は本発明をPNP負荷型スタテイツク・
メモリ半導体装置に実施した場合の一実施例を示
すメモリ・セルの一部断面図、第２図は本発明に
かかるラテラルPNPトランジスタのしや断周波
数の改善効果を示すシユミレーシヨン計算例図、
第３図および第４図は本発明をIIL構造の半導体
装置に実施した場合の一実施例を示す半導体装置
の一部断面図およびその対応接続回路図、第５図
および第６図はPNP負荷型スタテイツク・メモ
リ・セルの接続回路図およびその半導体装置の一
部断面図である。 １……Ｐ型シリコン基板、２……n+埋込層、
３……n-エピタキシヤル層、４，５……Ｐ型拡
散層、６……Ｎ型拡散層、７……Ｐ型高濃度拡散
領域、８……素子分離用酸化膜、９……電極、
Q1，Q2，Q5，Q7……ラテラルPNPトランジス
タ、Q3，Q4，Q6，Q8……NPNトランジスタ。
メモリ半導体装置に実施した場合の一実施例を示
すメモリ・セルの一部断面図、第２図は本発明に
かかるラテラルPNPトランジスタのしや断周波
数の改善効果を示すシユミレーシヨン計算例図、
第３図および第４図は本発明をIIL構造の半導体
装置に実施した場合の一実施例を示す半導体装置
の一部断面図およびその対応接続回路図、第５図
および第６図はPNP負荷型スタテイツク・メモ
リ・セルの接続回路図およびその半導体装置の一
部断面図である。 １……Ｐ型シリコン基板、２……n+埋込層、
３……n-エピタキシヤル層、４，５……Ｐ型拡
散層、６……Ｎ型拡散層、７……Ｐ型高濃度拡散
領域、８……素子分離用酸化膜、９……電極、
Q1，Q2，Q5，Q7……ラテラルPNPトランジス
タ、Q3，Q4，Q6，Q8……NPNトランジスタ。
Claims (1)
- １ シリコン基板の主面より内部に形成された不
純物濃度が1017〜1019cm-3の第１のＰ型拡散層と、
前記第１のＰ型拡散層との間にＮ型層を挟んで前
記シリコン基板の主面より内部に形成された不純
物濃度が５×1019〜２×1020cm-3の第２のＰ型拡
散層と、前記第１および第２のＰ型拡散層のそれ
ぞれの所定部分に接続形成された電極とを有し、
前記第１のＰ型拡散層をNPNトランジスタのベ
ース領域およびラテラルPNPトランジスタのコ
レクタ領域とし、前記第２のＰ型拡散層を前記ラ
テラルPNPトランジスタのエミツタ領域とした
半導体装置において、前記第１のＰ型拡散層の前
記第２のＰ型拡散層と対向する縁端部分であつて
そこに前記電極が接続されていない部分に該第１
のＰ型拡散層の10〜100倍の不純物濃度を有する
Ｐ型高濃度不純物領域を局部的に設けたことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62240013A JPS6481353A (en) | 1987-09-24 | 1987-09-24 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62240013A JPS6481353A (en) | 1987-09-24 | 1987-09-24 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6481353A JPS6481353A (en) | 1989-03-27 |
| JPH0587187B2 true JPH0587187B2 (ja) | 1993-12-15 |
Family
ID=17053162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62240013A Granted JPS6481353A (en) | 1987-09-24 | 1987-09-24 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6481353A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237198A (en) * | 1989-12-16 | 1993-08-17 | Samsung Electronics Co., Ltd. | Lateral PNP transistor using a latch voltage of NPN transistor |
-
1987
- 1987-09-24 JP JP62240013A patent/JPS6481353A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6481353A (en) | 1989-03-27 |
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