JPS59134B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS59134B2 JPS59134B2 JP52147403A JP14740377A JPS59134B2 JP S59134 B2 JPS59134 B2 JP S59134B2 JP 52147403 A JP52147403 A JP 52147403A JP 14740377 A JP14740377 A JP 14740377A JP S59134 B2 JPS59134 B2 JP S59134B2
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- transistor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
- H10D84/658—Integrated injection logic integrated in combination with analog structures
Landscapes
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明はインチクレーゼット・インジェクション・ロ
ジック（ＩｎｔｅｇｒａｔｅｄＩｎｊｅｃｔｉｏｎＬｏ
ｇｉｃ、ＩＩＬ）回路と他のバイポーラ論理回路とが１
枚基板に共存する半導体集積回路装置の改良に関するも
のである。
ジック（ＩｎｔｅｇｒａｔｅｄＩｎｊｅｃｔｉｏｎＬｏ
ｇｉｃ、ＩＩＬ）回路と他のバイポーラ論理回路とが１
枚基板に共存する半導体集積回路装置の改良に関するも
のである。
以下、従来のＩＩＬ集積回路装置の一例を第１図ａに示
す平面図、第１図ｂに示す第１図ａのＩＢ−ＩＢ線での
断面図、並びに第２図ａおよびｂに示す等価回路図で説
明する。
す平面図、第１図ｂに示す第１図ａのＩＢ−ＩＢ線での
断面図、並びに第２図ａおよびｂに示す等価回路図で説
明する。
第１図において、ＩはＩＩＬ回路部、■はＩＩＬ回路部
Ｉと共存するバイポーラ回路部を示し、１はｐ形基板、
２および３はｎｆ形埋込み層、４はｎ”形埋込み層２、
３、およびｐ形基板１上に成長させたｎ形エピタキシャ
ル層、５はｎ形エピタキシャル層４に形成されＩＩＬ回
路部Ｉとバイポーラ回路部■とを分離するｐ゛形分離領
域、６、Ｔ、８はそれぞれｎ形エピタキシャル層４に形
成されたｐ形領域、９、１０はそれぞれｎ形エピタキシ
ャル層４に形成されれ＋形領域、１１はｐ形領域６に形
成されを〕十形領域、１２はｐ形領域８に形成されｂ＋
形領域、１３はｐ＋形分離領域５、ｐ形領域６、１、８
、およ国＋形領域９、１０、１１、１２のそれぞれの面
上を含みｎ形エピタキシャル層４面上に設けられたｐ形
領域６、１、８、およびｎ＋形領域９、１０、１１、１
２への電極取り出し窓を有する絶縁膜、１４、１５、１
６はそれぞれ絶縁膜１３の電極取り出し窓を経てｐ形領
域６、Ｔ、８に接続された電極、ＩＴ、１８、１９、２
０はそれぞれ絶縁膜１３の電極取り出し窓を経てｎ＋形
領域９、１０、１１、１２に接続された電極を示す。
Ｉと共存するバイポーラ回路部を示し、１はｐ形基板、
２および３はｎｆ形埋込み層、４はｎ”形埋込み層２、
３、およびｐ形基板１上に成長させたｎ形エピタキシャ
ル層、５はｎ形エピタキシャル層４に形成されＩＩＬ回
路部Ｉとバイポーラ回路部■とを分離するｐ゛形分離領
域、６、Ｔ、８はそれぞれｎ形エピタキシャル層４に形
成されたｐ形領域、９、１０はそれぞれｎ形エピタキシ
ャル層４に形成されれ＋形領域、１１はｐ形領域６に形
成されを〕十形領域、１２はｐ形領域８に形成されｂ＋
形領域、１３はｐ＋形分離領域５、ｐ形領域６、１、８
、およ国＋形領域９、１０、１１、１２のそれぞれの面
上を含みｎ形エピタキシャル層４面上に設けられたｐ形
領域６、１、８、およびｎ＋形領域９、１０、１１、１
２への電極取り出し窓を有する絶縁膜、１４、１５、１
６はそれぞれ絶縁膜１３の電極取り出し窓を経てｐ形領
域６、Ｔ、８に接続された電極、ＩＴ、１８、１９、２
０はそれぞれ絶縁膜１３の電極取り出し窓を経てｎ＋形
領域９、１０、１１、１２に接続された電極を示す。
第２図において、Ｔ１はＩＩＬ回路部１におけるｎ形エ
ピタキシヤル層４、ｐ形領域６、およびｎ＋形領域１１
をそれぞれエミツタ、ベース、およびコレクタとする縦
構造のＮｐｎトランジスタ、Ｔ２はｐ形領域７、ｎ形エ
ピタキシヤル層４、およびｐ形領域６をそれぞれインジ
エクタ（エミツタ）、ベース、およびコレクタとする横
構造のＰｎｐトランジスタ、Ｔ３はバイポーラ回路部ｌ
におけるｎ＋形領域１２、ｐ形領域８、およびｎ形エピ
タキシヤル層４をそれぞれエミツタ、ベース、およびコ
レクタとする縦構造のＮｐｎトランジスタを示す。
ピタキシヤル層４、ｐ形領域６、およびｎ＋形領域１１
をそれぞれエミツタ、ベース、およびコレクタとする縦
構造のＮｐｎトランジスタ、Ｔ２はｐ形領域７、ｎ形エ
ピタキシヤル層４、およびｐ形領域６をそれぞれインジ
エクタ（エミツタ）、ベース、およびコレクタとする横
構造のＰｎｐトランジスタ、Ｔ３はバイポーラ回路部ｌ
におけるｎ＋形領域１２、ｐ形領域８、およびｎ形エピ
タキシヤル層４をそれぞれエミツタ、ベース、およびコ
レクタとする縦構造のＮｐｎトランジスタを示す。
次に、ＮｐｎトランジスタＴ１およびＮｐｎトランジス
タＴ３の動作について、 それぞれの不純物濃度分布を
示す第３図ａおよびｂで説明する。第３図ａおよびｂの
横軸はそれぞれトランジスタＴ，およびＴ３の表面から
の深さを示し、縦軸はそれぞれ不純物濃度を示す。第３
図ａに示すトランジスタＴ，では、そのエミツタである
低不純物濃度のｎ形エピタキシヤル層４からそのベース
であるｐ形領域６へ注入された電子が、破線のＥ１で示
すような不純物濃度の高くなる方向に、ｐ形領域６を経
てコレクタである猷形領域１１へ走行するので、通常の
Ｎｐｎトランジスタのエミツタとコレクタとが入れ替つ
た逆動作形である。
タＴ３の動作について、 それぞれの不純物濃度分布を
示す第３図ａおよびｂで説明する。第３図ａおよびｂの
横軸はそれぞれトランジスタＴ，およびＴ３の表面から
の深さを示し、縦軸はそれぞれ不純物濃度を示す。第３
図ａに示すトランジスタＴ，では、そのエミツタである
低不純物濃度のｎ形エピタキシヤル層４からそのベース
であるｐ形領域６へ注入された電子が、破線のＥ１で示
すような不純物濃度の高くなる方向に、ｐ形領域６を経
てコレクタである猷形領域１１へ走行するので、通常の
Ｎｐｎトランジスタのエミツタとコレクタとが入れ替つ
た逆動作形である。
一方、第３図ｂに示すトランジスタＴ３では、そのエミ
ツタである高不純物濃度のｎ＋形領域１２からそのベー
スであるｐ形領域８へ注入された電子が、破線のＥ２で
示すような不純物濃度の低くなる方向に、ｐ形領域８を
経てコレクタである低不純物濃度のｎ形エピタキシヤル
層４へ走行するので、通常のＮｐｎトランジスタである
。このように、従来のＩＩＬ集積回路では、そのバイポ
ーラ回路部１こおけるトランジスタＴ３が通常のＮｐｎ
トランジスタであるので、大きい電流増幅率および優れ
た周波数特性を容易に得ることができるが、ＩＩＬ回路
部１におけるトランジスタＴ，が逆動作形のＮｐｎトラ
ンジスタであるので、所望の電流増幅率および周波数特
性を得ることが容易でないという欠点があつた。更に、
ＩＩＬ回路部１におけるＰｎｐトランジスタＴ３の電流
増幅率は、そのベースである、ｐ形領域７とｐ形領域６
との間のｎ形エピタキシヤル層４の幅およびその不純物
濃度によつて決まる。しかし、ｐ形領域７とｐ形領域６
との間のｎ形エピタキシヤル層４の幅が写真製版技術に
よる制約により比較的広い２〜４μｍ程度になり、ｎ形
エピタキシヤル層４がトランジスタＴ２のベースである
と同時にトランジスタＴ１のエミツタであるので、その
不純物濃度を一方的に低くすることができない。このた
めに、トランジスタＴ３の電流増幅率を高くすることが
容易ではなく、フアンアウトの数が制限されるという欠
点もあつた。この発明は、上述の欠点に鑑みてなされた
もので、ＩＩＬ回路以外の回路を構成するトランジスタ
の所要特性を確保するとともに、ＩＩＬ回路部を構成す
るトランジスタの電流増幅率を増大させ得る半導体集積
回路を提供することを目的とする。
ツタである高不純物濃度のｎ＋形領域１２からそのベー
スであるｐ形領域８へ注入された電子が、破線のＥ２で
示すような不純物濃度の低くなる方向に、ｐ形領域８を
経てコレクタである低不純物濃度のｎ形エピタキシヤル
層４へ走行するので、通常のＮｐｎトランジスタである
。このように、従来のＩＩＬ集積回路では、そのバイポ
ーラ回路部１こおけるトランジスタＴ３が通常のＮｐｎ
トランジスタであるので、大きい電流増幅率および優れ
た周波数特性を容易に得ることができるが、ＩＩＬ回路
部１におけるトランジスタＴ，が逆動作形のＮｐｎトラ
ンジスタであるので、所望の電流増幅率および周波数特
性を得ることが容易でないという欠点があつた。更に、
ＩＩＬ回路部１におけるＰｎｐトランジスタＴ３の電流
増幅率は、そのベースである、ｐ形領域７とｐ形領域６
との間のｎ形エピタキシヤル層４の幅およびその不純物
濃度によつて決まる。しかし、ｐ形領域７とｐ形領域６
との間のｎ形エピタキシヤル層４の幅が写真製版技術に
よる制約により比較的広い２〜４μｍ程度になり、ｎ形
エピタキシヤル層４がトランジスタＴ２のベースである
と同時にトランジスタＴ１のエミツタであるので、その
不純物濃度を一方的に低くすることができない。このた
めに、トランジスタＴ３の電流増幅率を高くすることが
容易ではなく、フアンアウトの数が制限されるという欠
点もあつた。この発明は、上述の欠点に鑑みてなされた
もので、ＩＩＬ回路以外の回路を構成するトランジスタ
の所要特性を確保するとともに、ＩＩＬ回路部を構成す
るトランジスタの電流増幅率を増大させ得る半導体集積
回路を提供することを目的とする。
第４図ａ−ｇはこの発明による１１山集積回路の一実施
例の作成方法の各作成段階を示す断面図である。先ず、
ｐ形基板１の主面に酸化シリコンなどによるマスクを用
いてヒ素（Ａｓ）、アンチモン（Ｓｂ）などのｎ形不純
物を選択拡散して、ＩＩＬ回路部１（７）ｒｌ＋形埋込
み層２およびバイポーラ回路部ｌのｎ彫埋込み層３を形
成する〔第４図ａ〕ｏ次に、ｐ形基板１の主面の一部に
ホウ素（８）などのｐ形不純物を選択拡散して、ＩＩＬ
回路部１とバイポーラ回路部川とを分離するｐ＋形埋込
み分離領域５ａを形成するとともに、ｒ形埋込み層２の
表面の一部にＩＩＬ回路部１のトランジスタＴ１のベー
スになるｐ形埋込み層６ａを形成する〔第４図ｂ〕。
例の作成方法の各作成段階を示す断面図である。先ず、
ｐ形基板１の主面に酸化シリコンなどによるマスクを用
いてヒ素（Ａｓ）、アンチモン（Ｓｂ）などのｎ形不純
物を選択拡散して、ＩＩＬ回路部１（７）ｒｌ＋形埋込
み層２およびバイポーラ回路部ｌのｎ彫埋込み層３を形
成する〔第４図ａ〕ｏ次に、ｐ形基板１の主面の一部に
ホウ素（８）などのｐ形不純物を選択拡散して、ＩＩＬ
回路部１とバイポーラ回路部川とを分離するｐ＋形埋込
み分離領域５ａを形成するとともに、ｒ形埋込み層２の
表面の一部にＩＩＬ回路部１のトランジスタＴ１のベー
スになるｐ形埋込み層６ａを形成する〔第４図ｂ〕。
次に、ｐ＋形埋込み分離領域５ａ上、ｎ＋形埋込み層２
，３上、およびｐ形埋込み層６ａ上を含みｐ形基板１の
主面上にｎ形エピタキシヤル層４を成長させる〔第４図
ｃ〕ｏこのとき、ホウ素などのｐ形不純物の拡散係数お
よび蒸発係数がヒ素もしくはアンチモンなどのｎ形不純
物よりも大きいので、ｐ＋形埋込み分離領域５ａおよび
ｐ形埋込み層６ａの浮き上りがｎ＋形埋込み層２，３の
それよりも大きい。
，３上、およびｐ形埋込み層６ａ上を含みｐ形基板１の
主面上にｎ形エピタキシヤル層４を成長させる〔第４図
ｃ〕ｏこのとき、ホウ素などのｐ形不純物の拡散係数お
よび蒸発係数がヒ素もしくはアンチモンなどのｎ形不純
物よりも大きいので、ｐ＋形埋込み分離領域５ａおよび
ｐ形埋込み層６ａの浮き上りがｎ＋形埋込み層２，３の
それよりも大きい。
次に、ｎ形エピタキシヤル層４の表面上に形成され所望
の不純物拡散窓を有する絶縁膜１３ａをマスクに用いて
、ｐ形不純物を上記表面に選択拡散して上記表面から〆
形埋込み分離領域５ａに達する〆形分離領域５を形成す
ると同時に、ＩＩＬ回路部１０）ｎ形エピタキシヤル層
４の一部を取り囲みその表面からｐ形埋込み層６ａに達
するトランジスタＴ，のｐ＋形環状領域６ｂ１：．バイ
ポーラ回路部…のｎ形エピタキシヤル層４の表面の一部
にトランジスタＴ３のｐ＋形領域８ａを形成する〔第４
図ｄ）。
の不純物拡散窓を有する絶縁膜１３ａをマスクに用いて
、ｐ形不純物を上記表面に選択拡散して上記表面から〆
形埋込み分離領域５ａに達する〆形分離領域５を形成す
ると同時に、ＩＩＬ回路部１０）ｎ形エピタキシヤル層
４の一部を取り囲みその表面からｐ形埋込み層６ａに達
するトランジスタＴ，のｐ＋形環状領域６ｂ１：．バイ
ポーラ回路部…のｎ形エピタキシヤル層４の表面の一部
にトランジスタＴ３のｐ＋形領域８ａを形成する〔第４
図ｄ）。
次に、ｐ＋形分離領域５、ｐ＋形環状領域６ｂおよびｐ
＋形領域８ａのそれぞれの面上を含みｎ形工ピタキシヤ
ル層４の表面上に所望の不純物拡散窓が設けられた絶縁
膜１３ｂを作成する。
＋形領域８ａのそれぞれの面上を含みｎ形工ピタキシヤ
ル層４の表面上に所望の不純物拡散窓が設けられた絶縁
膜１３ｂを作成する。
しかるのち、絶縁膜１３ｂをマスクとするｐ形不純物の
選択拡散によつてトランジスタＴ，のｐ＋形環状領域６
ｂの外側近傍のｎ形エピタキシヤル層４表面の一部にト
ランジスタＴ２のｐ形領域７を形成するとともに、トラ
ンジスタＴ３のｐ＋形領域８ａの一部とこれに隣接する
ｎ形エピタキシヤル層４表面の一部とにまたがるトラン
ジスタＴ３のｐ形領域８を形成する。このとき、同時に
トランジスタＴ１のｐ＋形環状領域６ｂの一部へもｐ形
不純物の拡散を行う〔第４図Ｅ３Ｏ次に、第４図ｅに示
した段階と同様に、所望の不純物拡散窓が設けられた絶
縁膜１３ｅを用いてｎ形不純物を選択拡散して、トラン
ジスタＴ，のｐ＋形環状領域６ｂに取り囲まれたｎ形エ
ピタキシヤル層４の表面の一部と、トランジスタＴ２の
ｐ形領域７と反対側でトランジスタＴ，のｐ＋形環状領
域６ｂの外側近傍のｎ形エピタキシヤル層４表面の一部
とにそれぞれｎ＋形領域１１と９とを形成するとともに
、トランジスタＴ３のｐ形領域８表面の一部と、ｐ形領
域８の近傍のｎ形エピタキシヤル層４表面の一部とにそ
れぞれトランジスタＴ３のｎ＋形領域１２とｎ＋形領域
１０とを形成する。
選択拡散によつてトランジスタＴ，のｐ＋形環状領域６
ｂの外側近傍のｎ形エピタキシヤル層４表面の一部にト
ランジスタＴ２のｐ形領域７を形成するとともに、トラ
ンジスタＴ３のｐ＋形領域８ａの一部とこれに隣接する
ｎ形エピタキシヤル層４表面の一部とにまたがるトラン
ジスタＴ３のｐ形領域８を形成する。このとき、同時に
トランジスタＴ１のｐ＋形環状領域６ｂの一部へもｐ形
不純物の拡散を行う〔第４図Ｅ３Ｏ次に、第４図ｅに示
した段階と同様に、所望の不純物拡散窓が設けられた絶
縁膜１３ｅを用いてｎ形不純物を選択拡散して、トラン
ジスタＴ，のｐ＋形環状領域６ｂに取り囲まれたｎ形エ
ピタキシヤル層４の表面の一部と、トランジスタＴ２の
ｐ形領域７と反対側でトランジスタＴ，のｐ＋形環状領
域６ｂの外側近傍のｎ形エピタキシヤル層４表面の一部
とにそれぞれｎ＋形領域１１と９とを形成するとともに
、トランジスタＴ３のｐ形領域８表面の一部と、ｐ形領
域８の近傍のｎ形エピタキシヤル層４表面の一部とにそ
れぞれトランジスタＴ３のｎ＋形領域１２とｎ＋形領域
１０とを形成する。
次いで、不純物拡散窓を含み絶縁膜１３ｃ上にリンガラ
スなどからなるパツシベーシヨン用の絶縁膜１３ｄを形
成する〔第４図Ｆ３Ｏ最後に、トランジスタＴ２のｐ形
領域７、トランジスタＴ，のｐ＋形環状領域６ｂ、トラ
ンジスタＴ３のｐ＋形領域８ａ、およびｎ＋形領域９，
１０，１１，１２のそれぞれの表面上の絶縁膜１３ｃ，
１３ｄの一部に電極取り出し窓を形成し、これらの電極
取り出し窓を通して上記領域７，６ｂ，８ａ，９，１０
，１１，１２にそれぞれ接続された電極１５，１４，１
６，１７，１８，１９，２０を形成する〔第４図ｇ′１
０このように作成されたＩＩＬ集積回路では、そのＩＩ
Ｌ回路部１の縦構造のＮｐｎトランジスタＪＴ，はｎ＋
形埋込み層２、ｐ形埋込み層６ａ、およびｐ＋形環状領
域６ｂに取り囲まれたｎ形エピタキシヤル層４をそれぞ
れエミツタ、ベース、およびコレクタとして構成され、
ＩＩＬ回路部１のＰｎｐトランジスタＴ２はｐ形領域７
、ｐ形領域７とｐ形埋込み層６ａとの間のｎ形エピタキ
シヤル層４、およびｐ形埋込み層６ａをそれぞれインジ
エクタ（エミツタ）、ベース、およびコレクタとする縦
構造に構成されている。
スなどからなるパツシベーシヨン用の絶縁膜１３ｄを形
成する〔第４図Ｆ３Ｏ最後に、トランジスタＴ２のｐ形
領域７、トランジスタＴ，のｐ＋形環状領域６ｂ、トラ
ンジスタＴ３のｐ＋形領域８ａ、およびｎ＋形領域９，
１０，１１，１２のそれぞれの表面上の絶縁膜１３ｃ，
１３ｄの一部に電極取り出し窓を形成し、これらの電極
取り出し窓を通して上記領域７，６ｂ，８ａ，９，１０
，１１，１２にそれぞれ接続された電極１５，１４，１
６，１７，１８，１９，２０を形成する〔第４図ｇ′１
０このように作成されたＩＩＬ集積回路では、そのＩＩ
Ｌ回路部１の縦構造のＮｐｎトランジスタＪＴ，はｎ＋
形埋込み層２、ｐ形埋込み層６ａ、およびｐ＋形環状領
域６ｂに取り囲まれたｎ形エピタキシヤル層４をそれぞ
れエミツタ、ベース、およびコレクタとして構成され、
ＩＩＬ回路部１のＰｎｐトランジスタＴ２はｐ形領域７
、ｐ形領域７とｐ形埋込み層６ａとの間のｎ形エピタキ
シヤル層４、およびｐ形埋込み層６ａをそれぞれインジ
エクタ（エミツタ）、ベース、およびコレクタとする縦
構造に構成されている。
一方、バイポーラ回路部川の縦構造のＮｐｎトランジス
タＴ３は、第１図に示した従来例と同様に、ｎ＋形領域
１２、ｐ形領域８、およびｎ形エピタキシヤル層４をそ
れぞれエミツタ、ベース、およびコレクタとして構成さ
れている。第５図ａおよびｂはそれぞれ上記実施例のＩ
Ｌ回路部１およびバイポーラ回路部の等価回路図である
。
タＴ３は、第１図に示した従来例と同様に、ｎ＋形領域
１２、ｐ形領域８、およびｎ形エピタキシヤル層４をそ
れぞれエミツタ、ベース、およびコレクタとして構成さ
れている。第５図ａおよびｂはそれぞれ上記実施例のＩ
Ｌ回路部１およびバイポーラ回路部の等価回路図である
。
バイポーラ回路部Ｄの等価回路は第２図に示した従来例
と同様であるが、ＩＩＬ回路部１では、トランジスタＴ
，のエミツタがｎ＋形埋込み層２であり、さらにベース
がｐ形埋込み層６ａであり、またトランジスタＴ２のコ
レクタがｐ形埋込み層６ａであるであるほかは第２図に
示した従来例とほとんど同様である。
と同様であるが、ＩＩＬ回路部１では、トランジスタＴ
，のエミツタがｎ＋形埋込み層２であり、さらにベース
がｐ形埋込み層６ａであり、またトランジスタＴ２のコ
レクタがｐ形埋込み層６ａであるであるほかは第２図に
示した従来例とほとんど同様である。
この実施例のトランジスタＴ，およびＴ３のそれぞれの
不純物濃度分布を第６図ａおよびｂに示す。
不純物濃度分布を第６図ａおよびｂに示す。
図において、縦軸および横軸はそれぞれ第３図ａおよび
ｂと全く同様である。第６図ｂに示すように、トランジ
スタＴ３では、その不純物濃度分布が第３図ｂに示した
従来例のトランジスタＴ３と全く同様であるので、大き
い電流増幅率と優れた周波数特性とを得ることができる
。
ｂと全く同様である。第６図ｂに示すように、トランジ
スタＴ３では、その不純物濃度分布が第３図ｂに示した
従来例のトランジスタＴ３と全く同様であるので、大き
い電流増幅率と優れた周波数特性とを得ることができる
。
一方、第６図ａに示すように、トランジスタＴ，では、
その不純物濃度が第３図ａに示した従来例のトランジス
タＴ，と異なり、そのエミツタである高不純物濃度のｎ
＋形埋込み層２からそのベースであるｐ形埋込み層６ａ
へ注入された電子が、破線のＥ，で示すような不純物濃
度の低くなる方向に、ｐ形埋込み層６ａを経てコレクタ
である低不純物濃度のｎ形エピタキシヤル層４へ走行す
るので、通常のＮｐｎトランジスタと同様である。よつ
て、このトランジスタＴ，でも、大きい電流増幅率と優
れた周波数特性を得ることができる。更に、トランジス
タＴ２では、第１図に示した従来例の卜ランジスタＴ２
のような横構造ではなく、縦構造であるので、そのベー
ス領域に対応するｐ形領域７とｐ形埋込み層６ａとの間
のｎ形エピタキシヤル層４の厚さを、ｐ形領域７のｎ形
エピタキシヤル層４への拡散深さの制御により薄くする
ことができる。よつて、上記ｎ形エピタキシヤル層４の
厚さを０．２〜０．５μｍ程度にすることが可能となり
、電流増幅率の向上を図ることができる。なお、上記実
施例では、ｐ形基板を用いて作成されたＩＩＬ集積回路
について述べたが、この発明はこれに限らず、ｎ形基板
を用いた場合にも適用することができる。
その不純物濃度が第３図ａに示した従来例のトランジス
タＴ，と異なり、そのエミツタである高不純物濃度のｎ
＋形埋込み層２からそのベースであるｐ形埋込み層６ａ
へ注入された電子が、破線のＥ，で示すような不純物濃
度の低くなる方向に、ｐ形埋込み層６ａを経てコレクタ
である低不純物濃度のｎ形エピタキシヤル層４へ走行す
るので、通常のＮｐｎトランジスタと同様である。よつ
て、このトランジスタＴ，でも、大きい電流増幅率と優
れた周波数特性を得ることができる。更に、トランジス
タＴ２では、第１図に示した従来例の卜ランジスタＴ２
のような横構造ではなく、縦構造であるので、そのベー
ス領域に対応するｐ形領域７とｐ形埋込み層６ａとの間
のｎ形エピタキシヤル層４の厚さを、ｐ形領域７のｎ形
エピタキシヤル層４への拡散深さの制御により薄くする
ことができる。よつて、上記ｎ形エピタキシヤル層４の
厚さを０．２〜０．５μｍ程度にすることが可能となり
、電流増幅率の向上を図ることができる。なお、上記実
施例では、ｐ形基板を用いて作成されたＩＩＬ集積回路
について述べたが、この発明はこれに限らず、ｎ形基板
を用いた場合にも適用することができる。
この発明の要点はＩＩＬ回路部１を構成するトランジス
タにあることが理解できるであろう。
タにあることが理解できるであろう。
以上、説明したように、この発明によれば、１１Ｌ回路
部を構成する第１のトランジスタは、ｐ形（もしくはｎ
形）半導体基板とこの半導体基板の主面上に成長された
ｎ形（もしくはｐ形）のエピタキシヤル層との接合部に
設けられたｎ＋形（もしくはｐ＋形）の第１の埋込み層
をエミツタとし、この第１の埋込み層と上記エピタキシ
ヤル層との境界部の一部に設けられたｐ形（もしくはｎ
形）の第２の埋込み層をベースとし、上記エピタキシヤ
ル層の表面から上記第２の埋込み層に達するように設け
られたｐ＋形（もしくはｎ＋形）の環状領域で囲まれた
上記エピタキシヤル層をコレクタとして構成され、第２
のトランジスタは、上記環状領域の外側に上記エピタキ
シヤル層の表面の一部に設けられたｐ形（もしくはｎ形
）の領域をエミツタとし、この領域と上記第２の埋込み
層との間のエピタキシヤル層をベースとし、上記第２の
埋込み層をコレクタとし構成されているので、次のよう
な効果がある。すなわち、上記第１のトランジスタでは
、その不純物濃度分布が通常のトランジスタと同様であ
るので、その電流増幅率の増大および周波数特性の向上
を図ることができる。
部を構成する第１のトランジスタは、ｐ形（もしくはｎ
形）半導体基板とこの半導体基板の主面上に成長された
ｎ形（もしくはｐ形）のエピタキシヤル層との接合部に
設けられたｎ＋形（もしくはｐ＋形）の第１の埋込み層
をエミツタとし、この第１の埋込み層と上記エピタキシ
ヤル層との境界部の一部に設けられたｐ形（もしくはｎ
形）の第２の埋込み層をベースとし、上記エピタキシヤ
ル層の表面から上記第２の埋込み層に達するように設け
られたｐ＋形（もしくはｎ＋形）の環状領域で囲まれた
上記エピタキシヤル層をコレクタとして構成され、第２
のトランジスタは、上記環状領域の外側に上記エピタキ
シヤル層の表面の一部に設けられたｐ形（もしくはｎ形
）の領域をエミツタとし、この領域と上記第２の埋込み
層との間のエピタキシヤル層をベースとし、上記第２の
埋込み層をコレクタとし構成されているので、次のよう
な効果がある。すなわち、上記第１のトランジスタでは
、その不純物濃度分布が通常のトランジスタと同様であ
るので、その電流増幅率の増大および周波数特性の向上
を図ることができる。
また、上記第２のトランジスタでは、従来例のように横
構造ではなく、縦構造であり、そのベースに対応する領
域が上記ｐ形（もしくはｎ形）の領域と第２の埋込み層
との間のエピタキシヤル層であるので、このエピタキシ
ヤル層の厚さを上記ｐ形（もしくはｎ形）の領域のエピ
タキシヤル層への拡散深さの制御によつて薄くすること
ができる。よつて、その電流増幅率の増大を図り、フア
ンアウト数の増加を図ることができる。
構造ではなく、縦構造であり、そのベースに対応する領
域が上記ｐ形（もしくはｎ形）の領域と第２の埋込み層
との間のエピタキシヤル層であるので、このエピタキシ
ヤル層の厚さを上記ｐ形（もしくはｎ形）の領域のエピ
タキシヤル層への拡散深さの制御によつて薄くすること
ができる。よつて、その電流増幅率の増大を図り、フア
ンアウト数の増加を図ることができる。
第１図ａは従来のＩＩＬ集積回路装置の一例を示す平面
図、第１図ｂは第１図ＡＯ）ＩＢ−１Ｂ線での断面図、
第２図ａおよびｂはそれぞれ従来例の回路部１およびバ
イポーラ回路部の等価回路図、第３図ａおよびｂはそれ
ぞれ上記従来例を構成するトランジスタの不純物濃度分
布図、第４図ａ−ｇはそれぞれこの発明によるＩＩＬ集
積回路装置の一実施例の作成方法の各作成段階を示す断
面図、第５図ａおよびｂはそれぞれ上記実施例の１１Ｌ
回路部１およびバイポーラ回路部の等価回路図、第６図
ａおよびｂはそれぞれこの発明によるＩＩＬ集積回路装
置を構成するトランジスタの不純物濃度分布図である。 図において、１はｐ形基板、２はｎ＋形の第１の埋込み
層、４はｎ形エピタキシヤル層、６ａはｐ形の第２の埋
込み層、６ｂはｐ＋形の環状領域、７はｐ形領域、Ｔ，
，Ｔ２はそれぞれ第１、第２のトランジスタを示す。
図、第１図ｂは第１図ＡＯ）ＩＢ−１Ｂ線での断面図、
第２図ａおよびｂはそれぞれ従来例の回路部１およびバ
イポーラ回路部の等価回路図、第３図ａおよびｂはそれ
ぞれ上記従来例を構成するトランジスタの不純物濃度分
布図、第４図ａ−ｇはそれぞれこの発明によるＩＩＬ集
積回路装置の一実施例の作成方法の各作成段階を示す断
面図、第５図ａおよびｂはそれぞれ上記実施例の１１Ｌ
回路部１およびバイポーラ回路部の等価回路図、第６図
ａおよびｂはそれぞれこの発明によるＩＩＬ集積回路装
置を構成するトランジスタの不純物濃度分布図である。 図において、１はｐ形基板、２はｎ＋形の第１の埋込み
層、４はｎ形エピタキシヤル層、６ａはｐ形の第２の埋
込み層、６ｂはｐ＋形の環状領域、７はｐ形領域、Ｔ，
，Ｔ２はそれぞれ第１、第２のトランジスタを示す。
Claims (1)
- １ 一主面上にｎ形（もしくはｐ形）のエピタキシャル
層を成長させたｐ形（もしくはｎ形）の半導体基板、こ
の半導体基板と上記エピタキシャル層との接合部に設け
られたｎ＾＋形（もしくはｐ＾＋形）の第１の埋込み層
、この第１の埋込み層と上記エピタキシャル層との境界
部の一部に設けられたｐ形（もしくはｎ形）の第２の埋
込み層、上記エピタキシャル層の所要部分を囲んでその
表面から上記第２の埋込み層に達するように設けられた
ｐ＾＋形（もしくはｎ＾＋形）の環状領域、および上記
環状領域の外側の上記エピタキシャル層の表面の一部に
設けられたｐ形（もしくはｎ形）の領域を備え、上記第
１の埋込み層、上記第２の埋込み層および上記エピタキ
シャル層の上記環状領域で囲まれた部分をそれぞれエミ
ッタ、ベースおよびコレクタとして第１のトランジスタ
を構成し、上記ｐ形（もしくはｎ形）の領域、上記ｐ形
（もしくはｎ形）の領域とこの領域の直下にまで延びた
上記第２の埋込み層との間の上記エピタキシャル層の部
分および上記第２の埋込み層をそれぞれエミッタベース
およびコレクタとして第２のトランジスタを構成するよ
うにしたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52147403A JPS59134B2 (ja) | 1977-12-07 | 1977-12-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52147403A JPS59134B2 (ja) | 1977-12-07 | 1977-12-07 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5479575A JPS5479575A (en) | 1979-06-25 |
| JPS59134B2 true JPS59134B2 (ja) | 1984-01-05 |
Family
ID=15429491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52147403A Expired JPS59134B2 (ja) | 1977-12-07 | 1977-12-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59134B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5710966A (en) * | 1980-06-25 | 1982-01-20 | Mitsubishi Electric Corp | Manufacture of semiconductor integrated circuit device |
| JPS5762552A (en) * | 1980-10-01 | 1982-04-15 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1977
- 1977-12-07 JP JP52147403A patent/JPS59134B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5479575A (en) | 1979-06-25 |
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