JPS62277745A - 半導体集積回路 - Google Patents

半導体集積回路

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JPS62277745A
JPS62277745A JP61121617A JP12161786A JPS62277745A JP S62277745 A JPS62277745 A JP S62277745A JP 61121617 A JP61121617 A JP 61121617A JP 12161786 A JP12161786 A JP 12161786A JP S62277745 A JPS62277745 A JP S62277745A
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semiconductor
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isolation
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    • H01L27/0203—Particular design considerations for integrated circuits

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 ［発明の目的］ （産業上の利用分野） この発明は半導体集積回路、特に素子分離をトレンチ・
アイソレーションにより行ない、アナログ回路部とディ
ジクル回路部とが混在して形成された半導体集積回路に
関する。
（従来の技術） 半導体基板にＲＹＥ（リアクティブ・イオン・エツチン
グ）技術によって垂直な溝（トレンチ）を形成し、この
溝内に選択的に誘電体（絶縁９１３層）を残置せしめ、
これをアイソレーションに使用する方法は、一般にトレ
ンチ・アイソレーション技術として良く知られている。
この技術は、パターン変換差が少ない、任意の深さにア
イソレーションが形成できる、絶縁物層で構成されてい
るので他のＰＮ接合分離などに比較して数段、寄生容聞
が少ない、などの利点があるため、近年、大規模集積回
路に多用され始めている。
ところが、このトレンチ・アイソレーションを用いてト
ランジスタ相互の分離を施すと、トランジスタ間が完全
に分離されてしまうので、基準電位を与えるためのｉ　
ＦＭを半導体チップの裏面に形成する必要が生じる、バ
イポーラ型！Ｉ積回路の場合に同一チップ内にディジタ
ル回路である１２Ｌ（インテグレーテッド・インジェク
シヨン・ロジック）回路を形成することができない、な
どの種々の不都合が発生する。１２１回路を形成するこ
とができない理由は、Ｎ導電型の埋込層を使用する縦型
構造トランジスタの各エミッタが完全に分離されてしま
うからである。このようなことは、特に同一チップ上に
アナログ回路部とディジタル回路部とが混在して形成さ
れる場合には致命的である。そこで従来では、各エミッ
タから電極を取り出し、これを配線接続することにより
１２１回路を実現するようにしている。ところが、この
場合には素子の微叩化は図れない。
（発明が解決しようとする問題点） このように従来のトレンチ・アイソレーションを用いて
トランジスタ相互の分離を施すようにした半導体集積回
路では、同一チップ上にアナログ回路部とディジタル回
路部とを混在して形成する場合に素子の＠細化が図れな
いという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は同一チップ上にアナログ回路部とディ
ジタル回路部とを混在して形成する際に各素子毎の分離
を適切に行なうことができ、かつ素子の微細化を因るこ
とができる半導体集積回路を提供することにある。
［発明の構成］ （問題点を解決するための手段） この発明の半導体集積回路は、第１導電型の不純物を含
む第１半導体領滅、この第１半導体領域上に設けられ第
２導電型の不純物を比較的高濃度に含む第２半導体領域
、この第２半導体領域上に設けられ第２導電型の不純物
を比較的低濃度に含む第３半導体領域からなる半導体基
体にそれぞれ複数のトランジスタからなるアナログ回路
部及びディジタル回路部を形成した半導体集積回路にお
いて、上記アナログ回路部の各トランジスタ相互間の素
子分離を上記第３及び第２半導体領域を通じ先端が上記
第１半導体領域内に達するように設けられた第１分離部
で行ない、上記ディジタル回路部の各トランジスタ相互
間の素子分離を上記第３半導体領域内に設けられた第２
分離部で行なうようにしている。
（作用） この発明の半導体集積回路では、アナログ回路部では各
トランジスタ相互間の素子分離を第３及び第２半導体領
域を通じ先端が上記第１半導体領域内に運するように設
けられた第１分離部により行なうことによりそれぞれの
トランジスタを完全に分離し、ディジタル回路部では各
トランジスタ相互間の素子分離を第３半導体１ｉ１ｉ域
内に設けられた第２分離部で行ない、第２分離部が第２
半導体領域に達しないようにすることにより各トランジ
スタで第２半導体ｍＲを共通に使用するようにしている
。
（実施例） 以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明の半導体集積回路を、アナログ回路部
にはバイポーラトランジスタを、ディジタル回路部には
バイポーラトランジスタを使用した１２１回路をそれぞ
れ形成したものに実施した場合の製造工程を示す断面図
である。以下、図面に従ってその工程を順次説明する。
まず、Ｐ型のシリコン基板１１を用意し、この上にＮ型
の不純物、例えばアンチモン（Ｓｂ）を高濃度、例えば
１０１９／ｃｍ２程度含み、比抵抗が２０Ωｃｍ程度に
されたＮゝ型埋込み層１２を４μｍ堆積した後、エピタ
キシャル成長法によりこの“型埋込み層１２上にＮ型の
不純物、例えばリン（Ｐ）を低濃度、例えば３ｘ１０”
　／ｃｍ２程度含み、比抵抗が２Ωｃｍ程度のＮ型半導
体領域１３を２μｍの厚みに堆積形成する。次に、リン
（Ｐ）及びヒ素（Ａｓ）を含むリンーヒ素ガラス（Ｐ−
ＡｓＳＧ＞ＩＩＩ　（図示せず）を拡散源として上記Ｎ
型半導体領域１３に対して２．５μｍ程度の深さに不純
物の選択拡散を行ない、その先端が上記Ｎ＋＋埋込み層
１２に達するようなＮ＋型広拡散層１４Ａ　＋４［３な
どを形成する。この後、１０００℃の酸化雰囲気中で熱
酸化を行ない、Ｎ型半導体領域１３の表面に厚さ杓３０
０ｏ人程度の熱酸化膜１５を形成する（第１図（ｂ）図
示）。
次に全面にフォトレジスト膜１６を塗布し、これをパタ
ーニングする。そして、このパターニングされたフォト
レジストｙＡ１６をマスクに用い、フッ酸系エツチング
溶液により、まず上記熱酸化膜１５を選択的に除去し、
さらに塩素ガス（Ｃｆｆ２）及び水素ガス（Ｈ２）の混
合ガスを用い、単位面積当りの高周波電力が１５０Ｗ、
圧力が０，４ＴＯｒｒの条件でＲＩＥ技術により上記Ｎ
型半導体領域１３に２μｍの深さの垂直な溝（トレンチ
）１７を形成する。こ口で上記Ｎ型半導体領域１３は２
μｍの厚みにされているので、溝１７はその先端がＮ型
５半導体領域１３の下層のＮ“型埋込み層１２に達する
ように形成される（第１図（ｂ）図示）。
次に上記フォトレジスト膜１６を全面剥雛した後、新た
にフォトレジスト膜１８を塗布し、これをパターニング
する。そして、上記と同様の方法により、まず上記熱酸
化膜１５を選択的に除去した後、次にＲＩＥ技術により
７μｍの深さの垂直な溝１９を形成する。なお、このと
き、予め形成された溝１７の内部にはフォトレジスト膜
１８が埋め込まれているため、溝１７がさらにエツチン
グされることはない。
ここで上記Ｎ型半導体領域１３の厚みが２μｍ、Ｎ１型
埋込み層１２の厚みが４μｍにそれぞれ形成されている
ため、このＷ４１９はその先端がＮ型半導体領域１３及
びＮ＋＋埋込み層１２を通じてＰ型シリコン基板１１の
内部にまで達するように形成される（第１図（Ｃ）図示
）。
次に上記フォトレジスト膜１８を全面剥離し、次に不純
物を含まないシリコン酸化膜、いわゆるアンド−ブト・
シリコン酸化１ｍ２０をＣＶＤ　（化学的気相成長法）
により１０００人の厚みに堆積する。
このとき、上記谷溝１７．１９の内周面にはアンド−ブ
ト・シリコン酸化膜２０が堆積する。さらに、この上に
再びフォトレジスト膜２１を塗布し、これを深さが深い
方の溝１９の上部にのみ開口部を有する形状にパターニ
ングする。そして次に、このパターニングされたフォト
レジストｌｌ！２１をマスクに使用し、ＲＹＥ技術によ
り溝１９の底部に存在するアンド−ブト・シリコン酸化
膜２０を選択的に除去する。ここで、フォトレジスト膜
２１をパターニングする際に、溝１９に対して位置ずれ
が発生することが知られている。ところが、１Ｎ型半導
体頃戚１３の表面上には熱酸化膜１５とアンド−ブト・
シリコン酸化１１ｊＪ２０とからなる二層膜が形成され
ているので、パターニングされたフォトレジスト膜２１
に位置ずれが発生し、開口部が溝１９からずれて形成さ
れたとしても、上記二層膜がエツチングに対するブロッ
クとなり、Ｎ型半導体領域１３が露出する恐れはない。
次に、上記フォトレジストｌｌ！１Ｉ２１及び熱酸化Ｆ
Ｊｉ５をマスクとして使用し、上記溝１９の底部にボロ
ン（Ｂ）イオンを５０ＫｅＶ、１×１０１５／Ｃｍ２の
濃度で注入し、イオン注入ｇｉｌｉ２２を形成する（第
１図（ｄ）図示）。
次に、上記フォトレジスト膜２１を全面剥離する。
この後、窒素雰囲気中において１０００℃で熱アニール
して、上記イオン注入領域２２を活性イヒして、Ｐ＋型
拡散領域２３に変換する。次に、酸化雰囲気中で１００
０℃の熱酸化を行なうことにより１０００人の厚みの熱
酸化膜を形成する。これにより溝１７．１９の内周凹面
には前記アンド−ブト・シリコン酸化膜２０とこの熱酸
化膜からなる二層溝造の絶縁摸２４が形成される。さら
に次に、ＣＶＤ法によりアンド−ブト多結晶シリコン否
２５を堆積する。このとき、このアンド−ブト多結晶シ
リコン層２５の厚みは、上記溝１７．１９が完全に埋め
られるような厚みにする。例えば、上記溝１７．１９の
幅を１μｍに形成するならば、アンド−ブト多結晶シリ
コン層２５の厚みはこの幅の半分以上、例えば７０００
人程度にされる。この後、表面にフォトレジストｌ１ｌ
（図示せず）を塗布し、次にエツチング・バックを行な
って上記Ｎ型半導体領域１３の表面上に形成されている
熱酸化膜、アンド−ブト・シリコン酸化Ｉａ２０及び熱
酸化膜１５とからなる積層膜をエツチング除去してＮ型
半導体領域１３の表面を露出させた後、再び酸化雰囲気
中で１０００’Ｃの熱酸化を行なうことにより熱酸化膜
２６を１０００大の厚みに形成し、表面を平坦化する。
ここで上記溝１９が形成されている方の領域２７はこの
債、アナログ回路部のトランジスタが形成されるアナロ
グ回路領域となり、溝１７が形成されている方の領域２
８はこの後、ディジタル回路部のトランジスタが形成さ
れるディジタル回路領域となる。
（第１図（ｅ）図示）。
次に上記アナログ回路領域２７及びディジタル回路領域
２８のＮ型半導体領域１３に対してボロンをイオン注入
し、これらを活性化してＰ−一型拡散領域３１．３２．
Ｐ−型拡散領域３３、Ｐ＋型型頭領域３４３５、３６．
３７．３８をそれぞれ順次形成する。すなわち、まず、
４０ＫｅＶで２ｘ１０’　”　／ｃｍＺの濃度、２００
ＫｅＶで２ｘ１０１２／ｃｍ２の濃度でボロンを２回イ
オン注入してＰ−一型拡１ｔｌｉ！ｆｍ域３１．３２の
ためのイオン注入領域（図示せず）を形成し、次に４０
ＫｅＶで３Ｘ１０１３／Ｃｍ２の濃度でイオン注入して
Ｐ−型拡散領域３３のためのイオン注入領域（図示せず
）を形成し、さらに次に４０ＫｅＶでｌＸ１０’　Ｓ　
／ｃｍ２の濃度でイオン注入してＰ＋型型頭領域３４３
５．３Ｂ、　３７．３８のためのイオン注入領域（図示
せず）を形成する。
ここでＰ−一型拡散領域３１．３２は、Ｐ−型拡散領１
ａ３３やＰ＋型散散領域３４いし３８よりも深く形成す
る（第１図（ｆ）図示）。
次に、上記熱酸化膜２６を選択的にエツチング除去して
上記Ｐ−−型拡散領域３１．３２、Ｐ−型拡散領域３３
の一部表面を露出させ、Ｎ型不純物とじてヒ素（Ａ！３
）を１Ｘ１０”／ｃｍ２含むＮ”型多結晶シリコン層３
９を３５００人の厚みに堆積し、さらにこのＮ＋型多結
品シリコン層３９をバターニングする。次に、ＣＶＤ法
によりシリコン酸化膜４０を５０００人の厚みに堆積し
、さらにこの上にＰＳＧ躾４１を７０００人の厚みに堆
積した後、通常のリン・ゲッター処理及び上記Ｎ＋型型
詰結晶シリコン層９からの拡散を行ない、上記Ｐ−−型
拡散領［３Ｌ　３２、Ｐ−型拡散領域３３内にＮ＋＋拡
散領域４２．４３．４４それぞれを形成する。次に上記
ＰＳＧｌ１４１とシリコン酸化膜４０を選択的に除去し
てコンタクトホールを開口した後、アルミニュームなど
の電極材料を真空蒸着法などにより堆積し、これをバタ
ーニングして金属電慟４５ないし５２を形成する。この
後、シンター処理を施して半導体集積回路が完成する（
第１図（Ｑ）図示）。
ここで第１図（Ｑ）のような構成の半導体集積回路にお
いて、アナログ回路ｆ１１ｄ２７では、Ｐ−型拡散領域
３３をベース領域、Ｎ”型拡散ｖ４域４４をエミッタ領
域、Ｎ型半導体領域１３をコレクタ領域、Ｐ＋型拡散領
［３８をベースコンタクト領域とし、かつ金属電極５０
．５１．５２をベース、エミッタ及びコレクタ電極とす
るＮＰＮ型トランジスタが形成されている。そして、こ
のＮＰＮ型トランジスタは上記溝１９によって他のトラ
ンジスタと分離されている。
また、ディジタル回路領域２８では、Ｐ＝型拡散１［３
１、Ｎ”ＭＫ散領領域４２Ｎ型半ｓ［［１３、Ｐ＋型拡
散領域３４をベース、コレクタ、エミッタ及びベースコ
ンタクト領域とする縦型ＮＰＮトランジスタと、Ｐ＋型
拡散領ｉｉｉ！３５．　Ｎ型半導体領域１３、Ｐ＋型拡
散領域３４をベース、コレクタ、エミッタ及びベースコ
ンタクト領域とするインジェクタ用横型ＰＮＰトランジ
スタとからなる１２１ゲートと、Ｐ−一型拡散領域３２
、Ｎ＋型拡散＃４域４３、Ｎ型半導体領域１３、Ｐ＋型
拡散領域３６をベース、コレクタ、エミッタ及びベース
コンタクト領域とする縦型ＮＰＮトランジスタと、Ｐ＋
型拡散領域３７、Ｎ型半導体領域１３、Ｐ＋型拡散領域
３６をベース、コレクタ、エミッタ及びベースコンタク
ト領域とするインジェクタ用横型ＰＮＰトランジスタと
からなるもう一つの＋２Ｌゲートとが形成されている。
そして金属電極４５が一方の入力電極、金属電極４７が
他方の入力電極にされ、金属電極４６と４８とがインジ
ェクター電極にされ、かつＮ＋型拡散領域４２．４３に
残された多結晶シリコン層３９が出力電極にされている
。ざらに予めＮ＋型埋込み苦１２に達するように形成さ
れたＮ“型拡散層１４Ｂの表面に形成されている金属電
極４９が共通エミッタ電極にされている。そして、上記
縦型ＮＰＮＩ’ランジスタと横型ＰＮＰＮＰＮランジス
タとから構成される各１２１ゲートは上記溝１７によっ
て他のゲートと分離されている。さらに、アナログ回路
領域２７とディジタル回路領１ｇ２８とは上記溝１９に
より分離されている。
第２図は上記第１図（Ω）のような断面構造の回路の等
圃回路図である。第２図中のＮＰＮ型トランジスタ６１
は上記アナログ回路領域２７に形成されているものであ
る。このトランジスタ６１は上記のように他のトランジ
スタとは溝１９により分離されている。この溝１９は上
記したようにＮ型半導体領域１３の内部にまで淫してい
るため、他のトランジスタとは完全に分離されている。
このため、各トランジスタ間の奇生容量を小さくするこ
とができ、アナログ回路としての全体の特性向上を図る
ことができる。なお、第１図（０）において、溝１９の
下部に形成されているＰ＋型拡散領域２３は、良く知ら
れているように、Ｐ型のシリコン基板１１とＮ“型埋込
み層１２とからなる奇生トランジスタが形成されないよ
うにするために設けられている。
他方、第２図中のＮＰＮ型トランジスタ６２．６３は上
記ディジタル回路領域２８に形成されている１２１ゲー
トの縦型トランジスタであり、同じくＰＮＰ型トランジ
スタ６４．６５は＋２Ｌゲートのインジェクター用横型
トランジスタである。ここで各１２１ゲ一ト間はＮ“型
埋込み層１２に達するような浅い溝１７により分離され
ている。このため、各ゲート間の奇生素子の特性の影響
を小さくすることができる。しかも、共通エミッタとし
て使用されるＮ＋型埋込み層１２は互いに分離されてい
ないので、第２図中の配Ｆ！Ａ６６を連続して形成する
ことができる。このため、従来のように各エミッタから
電極を取り出し、これを配線により接続する場合に比較
して素子の１ｖ１１１化を図ることができる。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
、上記実施例ではアナログ回路領域２７にはバイポーラ
１ヘランジスタを形成し、ディジタル回路領域２８には
１２１回路を形成する場合について説明したが、これは
その他にディジタル回路１［２８にＭＯ８論理回路、Ｃ
Ｍ　ＯＳ　Ｗａ　Ｒ回路や、出力段にバイポーラ１−ラ
ンジスタと使用したいわゆるＢｉ−ＭＯ８論理回路や［
３ｉ　−ＣｔｖｌＯ３論理回路などを形成する場合につ
いても実施可能なことはいうまでもない。
第３図はこの発明をＢ　ｉ　−ＣＭＯ３論理回路に実施
した場合の構成を示す断面図である。この実施例回路で
はＰ型のシリコン基板１１上の一部にＮ１梨埋込み層１
２を形成し、このＮ＋型埋込み層１２上にはＮ型ウェル
層７２を、これ以外の領域には基板１１上にＰ型のエピ
タキシャル層７３を形成したものを出発基板として使用
している。そしてアナログ回路領域２７では、Ｐ−型拡
散領域３３をベース領域、Ｎ＋型拡散領戚４４をエミッ
タ領域、Ｎ型つェル苗７２をコレクタ領域、Ｐ＋型拡散
領域３８をベースコンタクト８ｍ１０とし、かつ金属電
ｉ５０．５１゜５２をベース、エミッタ及びコレクタ電
極とするＮＰＮ型トランジスタが形成されている。そし
て、このＮＰＮ型トランジスタはＰ型基板１１に達する
ような深い溝１９によって他のトランジスタと分離され
ている。また、このアナログ回路領域２７とディジタル
回路領域２８間もＰ型基板１１に達するような深い溝１
９によって互いに分離されている。
また、ディジタル回路領域２８では、Ｎ型ウェル層７２
にはＰチャネル〜１０Ｓトランジスタが、Ｐ型のエピタ
キシャル層７３にはＮチャネルＭＯＳトランジスタがそ
れぞれ形成されている。すなわち、Ｎ型ウェル層７２に
はＰ“型拡散領域７４．７５をソース、ドレイン領域と
する複数のＰチャネルＸ−＋○Ｓトランジスタが形成さ
れている。なお、７ＧはこれらＰチャネルＭＯＳトラン
ジスタのゲート電極となるＮ４″型の多結晶シリコン層
、７７、７８はアルミニュームからなるソース、トレイ
ン電極である。
Ｐ型のエピタキシャル層７３にはＮ＋＋拡散領域７９゜
８０をソース、ドレイン領域とする複数のＮチャネルＭ
ＯＳトランジスタが形成されている。なお、８１はこれ
らＮチャネルＭＯＳトランジスタのゲート電極となるＮ
＋型の多結晶シリコン層、８２．８３はアルミニューム
からなるソース、ドレインＩｔｆｆｉである。
上記各ＰチャネルＭＯＳトランジスタ相互間には、先端
が上記基板１１に達しない深さに形成された溝１７が設
けられており、各ＮチャネルＭＯＳトランジスタ相互間
にも、先端が基板１１に達しない深さに形成された溝１
７が設けられている。
この実施例においてもアナログ回路部のバイポーラトラ
ンジスタ相互が満１９により完全に分離されている。こ
のため、各トランジスタ間の寄生各社を小さくすること
ができ、アナログ回路としての全体の特性向上を図るこ
とができる。
［発明の効果コ 以上説明したようにこの発明によれば、同一チップ上に
アナログ回路部とディジタル回路部とを混在して形成す
る際に各素子毎の分離を適切に行なうことができ、かつ
素子の微細化を図ることができる半導体集積回路を提供
することができる。
【図面の簡単な説明】
第１図はこの発明の半導体集積回路を製造する際の工程
を示す断面図、第２図は上記半導体集積回路の等価回路
図、第３図はこの発明の他の実茄例の構成を示す断面図
である。 １１・・・Ｐ型のシリコン基板、１２・・・Ｎ＋＋埋込
み層、１３・・・Ｎ型半導体領域、１４・・・Ｎ“を拡
散層、１５．２６・・・熱酸化膜、１６．１８・・・フ
ォトレジスト族、１７．１９・・・溝（トレンチ）、２
４・・・絶縁膜、２５・・・アンド−ブト多結晶シリコ
ン層、２７・・・アナログ回路領域、２８・・・ディジ
タル回路領域、３１．３２・・・Ｐ−一型拡散領戚、３
３・・・Ｐ−型拡散領域、　３４．３５．３６．３７．
３８・・・Ｐ＋型成敗領域３９・・・Ｎ＋型型詰結晶シ
リコン層４２゜４３、４４・・・Ｎゝ型拡散領域、４５
〜５２・・・金属Ｎ極、６１゜６２、６３・・・ＮＰＮ
型トランジスタ、６４．６５・・・ＰＮＰ型トランジス
タ。

Claims (4)

    【特許請求の範囲】
  1. （１）第１導電型の不純物を含む第１半導体領域、この
    第１半導体領域上に設けられ第２導電型の不純物を比較
    的高濃度に含む第２半導体領域、この第２半導体領域上
    に設けられ第２導電型の不純物を比較的低濃度に含む第
    ３半導体領域からなる半導体基体にそれぞれ複数のトラ
    ンジスタからなるアナログ回路部及びディジタル回路部
    を形成した半導体集積回路において、上記アナログ回路
    部の各トランジスタ相互間の素子分離を上記第３及び第
    ２半導体領域を通じ先端が上記第１半導体領域内に達す
    るように設けられた第１分離部で行ない、上記ディジタ
    ル回路部の各トランジスタ相互間の素子分離を上記第３
    半導体領域内に設けられた第２分離部で行なうようにし
    たことを特徴とする半導体集積回路。
  2. （２）前記第１分離部直下の前記第１半導体領域内には
    第１導電型の不純物を比較的高濃度に含む第４半導体領
    域が設けられている特許請求の範囲第１項に記載の半導
    体集積回路。
  3. （３）前記第２分離部の先端が前記第２半導体領域に達
    するように設けられた特許請求の範囲第１項に記載の半
    導体集積回路。
  4. （４）前記第１、第２分離部がそれぞれ、前記半導体基
    体内に垂直に設けられた溝と、この溝の内周面に設けら
    れた絶縁膜と、この絶縁膜の内周面を埋めるように設け
    られた多結晶シリコン層とで構成されている特許請求の
    範囲第１項に記載の半導体集積回路。
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