JP2708764B2 - 半導体集積回路およびその製造方法 - Google Patents
半導体集積回路およびその製造方法Info
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- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明はバイポーラトランジスタと相補型MOSトラン
ジスタとを同一基板上に集積したBi−CMOSの半導体集積
回路およびその製造方法に関するものである。
ジスタとを同一基板上に集積したBi−CMOSの半導体集積
回路およびその製造方法に関するものである。
（ロ）従来の技術 半導体集積回路の高性能化、高機能化が進む中で、同
一チップ上にアナログ機能とデジタル機能を共存させる
複合デバイスが注目されつつある。こうした回路機能の
要求を実現させる１つの技術が、バイポーラトランジス
タとMOSトランジスタとを同一半導体基板上に集積するB
i−CMOS技術である。この技術は、MOS型集積回路の低消
費電力、高集積化と、バイポーラ型集積回路の高速性、
電流駆動能力などの両者の特徴を活かすことのできるも
のである。
一チップ上にアナログ機能とデジタル機能を共存させる
複合デバイスが注目されつつある。こうした回路機能の
要求を実現させる１つの技術が、バイポーラトランジス
タとMOSトランジスタとを同一半導体基板上に集積するB
i−CMOS技術である。この技術は、MOS型集積回路の低消
費電力、高集積化と、バイポーラ型集積回路の高速性、
電流駆動能力などの両者の特徴を活かすことのできるも
のである。
第７図は例えば特開昭59−117150号公報に記載されて
いるような、代表的な従来のBi−CMOS半導体装置を示す
断面図である。同図において、（31）はＰ型半導体基
板、（32）は基板（31）全面に積層して形成したＮ型エ
ピタキシャル層、（33）は基板（31）表面に形成したN+
型埋込層、（34）は基板（31）表面に形成したP+型埋込
層、（35）はP+型分離領域、及び（36）はLOCOS酸化
膜、（37）はNPNトランジスタ（38）のＰ型ベース領
域、（39）は同じくNPNトランジスタ（38）のN+型エミ
ッタ領域、（40）はN+型コレクタコンタクト領域、（4
1）はゲート酸化膜、（42）はゲート電極、（43）はＰ
チャンネル型MOSトランジスタ（44）のＰ型ソース・ド
レイン領域、（45）はＮチャンネル型MOSトランジスタ
（46）のＰ型ウェル領域、（47）はＮチャンネル型MOS
トランジスタのＮ型ソース・ドレイン領域である。
いるような、代表的な従来のBi−CMOS半導体装置を示す
断面図である。同図において、（31）はＰ型半導体基
板、（32）は基板（31）全面に積層して形成したＮ型エ
ピタキシャル層、（33）は基板（31）表面に形成したN+
型埋込層、（34）は基板（31）表面に形成したP+型埋込
層、（35）はP+型分離領域、及び（36）はLOCOS酸化
膜、（37）はNPNトランジスタ（38）のＰ型ベース領
域、（39）は同じくNPNトランジスタ（38）のN+型エミ
ッタ領域、（40）はN+型コレクタコンタクト領域、（4
1）はゲート酸化膜、（42）はゲート電極、（43）はＰ
チャンネル型MOSトランジスタ（44）のＰ型ソース・ド
レイン領域、（45）はＮチャンネル型MOSトランジスタ
（46）のＰ型ウェル領域、（47）はＮチャンネル型MOS
トランジスタのＮ型ソース・ドレイン領域である。
（ハ）発明が解決しようとする課題 以上の如き構成のBi−CMOS半導体装置に於いて、同じ
hFEを得るのに前記ベース領域（37）を低濃度で深く形
成した場合はhFEのバラツキはベース幅で決まり、ベー
ス幅のバラツキはベース領域（37）の拡散深さに対する
エミッタ領域（39）の拡散深さの比で決まるので、hFE
のバラツキは小さくなるが、低濃度であるためベース抵
抗が大きくなる問題を有している。
hFEを得るのに前記ベース領域（37）を低濃度で深く形
成した場合はhFEのバラツキはベース幅で決まり、ベー
ス幅のバラツキはベース領域（37）の拡散深さに対する
エミッタ領域（39）の拡散深さの比で決まるので、hFE
のバラツキは小さくなるが、低濃度であるためベース抵
抗が大きくなる問題を有している。
一方、Ｐ型ソース・ドレイン領域（43）を形成すると
同時にベース領域（37）を形成し、Ｎ型ソース・ドレイ
ン領域（47）を形成すると同時にエミッタ領域（39）を
形成する技術があるが、前記ベース領域（37）と前記エ
ミッタ領域（39）の拡散深さが違うので、Ｎチャンネル
型MOSトランジスタ（46）とＰチャンネル型MOSトランジ
スタ（44）のチャンネル長等が違って来る。従ってgmや
容量等が変化し、夫々の特性が変化する問題点を有して
いる。
同時にベース領域（37）を形成し、Ｎ型ソース・ドレイ
ン領域（47）を形成すると同時にエミッタ領域（39）を
形成する技術があるが、前記ベース領域（37）と前記エ
ミッタ領域（39）の拡散深さが違うので、Ｎチャンネル
型MOSトランジスタ（46）とＰチャンネル型MOSトランジ
スタ（44）のチャンネル長等が違って来る。従ってgmや
容量等が変化し、夫々の特性が変化する問題点を有して
いる。
（ニ）課題を解決するための手段 縦型トランジスタ（12）のベース領域（10）とコレク
タ領域（９）との接合露出領域を含んだ領域に、ベース
領域（10）と同導電型の一導電型の拡散領域（18）を、
前記一導電型のソース・ドレイン領域（13）を形成する
のと同時に形成し、また逆導電型のMOSトランジスタ
（７）のソース・ドレイン領域（17）の形成と同時に前
記縦型トランジスタ（12）のエミッタ領域（11）を形成
することで、前記問題点を解決するものである。
タ領域（９）との接合露出領域を含んだ領域に、ベース
領域（10）と同導電型の一導電型の拡散領域（18）を、
前記一導電型のソース・ドレイン領域（13）を形成する
のと同時に形成し、また逆導電型のMOSトランジスタ
（７）のソース・ドレイン領域（17）の形成と同時に前
記縦型トランジスタ（12）のエミッタ領域（11）を形成
することで、前記問題点を解決するものである。
（ホ）作用 前述の如く、一導電型の拡散領域（18）を前記ベース
領域（10）とコレクタ領域（９）の接合露出領域に設け
ると、ベース領域（10）表面は高濃度となるため、ベー
ス抵抗は減少し、ベース領域（10）表面以外は低濃度で
あるのでトランジスタ動作に必要な領域（エミッタ領域
の真下）の不純物濃度は変化しないので、hFEは変化し
ない。
領域（10）とコレクタ領域（９）の接合露出領域に設け
ると、ベース領域（10）表面は高濃度となるため、ベー
ス抵抗は減少し、ベース領域（10）表面以外は低濃度で
あるのでトランジスタ動作に必要な領域（エミッタ領域
の真下）の不純物濃度は変化しないので、hFEは変化し
ない。
また前記一導電型の拡散領域（18）と前記一導電型の
ソース・ドレイン領域（13）とを、エミッタ領域（11）
と逆導電型のソース・ドレイン領域（17）とを同時に形
成し、この拡散領域（18）とエミッタ領域（11）との拡
散深さを同じとすれば、一導電チャンネル型MOSトラン
ジスタ（６）と逆導電チャンネル型MOSトランジスタ
（７）のチャンネル長および容量等が近い値となり夫々
のトランジスタの形状が同一となる。
ソース・ドレイン領域（13）とを、エミッタ領域（11）
と逆導電型のソース・ドレイン領域（17）とを同時に形
成し、この拡散領域（18）とエミッタ領域（11）との拡
散深さを同じとすれば、一導電チャンネル型MOSトラン
ジスタ（６）と逆導電チャンネル型MOSトランジスタ
（７）のチャンネル長および容量等が近い値となり夫々
のトランジスタの形状が同一となる。
（ヘ）実施例 以下に本発明の実施例を図面を参照しながら詳述す
る。
る。
第１図は本発明による半導体集積回路の断面図を示
し、Ｐ型の半導体基板（１）と、この半導体基板（１）
上全面に積層したＮ型のエピタキシャル層（２）と、前
記半導体基板（１）表面に設けた複数個のN+型およびP+
型の埋込層（３），（４）と、バイポーラ素子形成予定
領域に対応するN+型の埋込層（３）を囲み前記エピタキ
シャル層（２）を貫通したP+型の分離領域（５）と、MO
Sトランジスタ（６），（７）を夫々分離する前記エピ
タキシャル層（２）上に形成したLOCOS酸化膜（８）
と、前記分離領域（５）によって島状に形成したアイラ
ンド（９）と、このアイランド（９）をコレクタとし前
記アイランド（９）表面に形成したP-型のベース領域
（10）およびこのベース領域（10）表面に形成したＮ型
のエミッタ領域（11）とで成る縦型バイポーラトランジ
スタ（12）と、前記LOCOS酸化膜（８）で囲まれた前記
エピタキシャル層（２）表面に形成したＰ型のソース・
ドレイン領域（13）および前記エピタキシャル層（２）
表面のゲート絶縁膜（14）上に形成したゲート電極（1
5）とで成るＰチャンネル型MOSトランジスタ（６）と、
前記LOCOS酸化膜（８）で囲まれ前記エピタキシャル層
（２）表面に形成したＰ型ウェル領域（16）およびこの
ウェル領域（16）に形成したＮ型のソース・ドレイン領
域（17）と前記エピタキシャル層（２）表面のゲート絶
縁膜（14）上に形成したゲート電極（15）とで成るＮチ
ャンネル型MOSトランジスタ（７）とより成り、前記ベ
ース領域（10）とコレクタ領域（９）との接合露出領域
を含んだ領域に形成し、前記Ｐ型のソース・ドレイン領
域（13）と同時に形成されるＰ型の拡散領域（18）とで
構成されている。
し、Ｐ型の半導体基板（１）と、この半導体基板（１）
上全面に積層したＮ型のエピタキシャル層（２）と、前
記半導体基板（１）表面に設けた複数個のN+型およびP+
型の埋込層（３），（４）と、バイポーラ素子形成予定
領域に対応するN+型の埋込層（３）を囲み前記エピタキ
シャル層（２）を貫通したP+型の分離領域（５）と、MO
Sトランジスタ（６），（７）を夫々分離する前記エピ
タキシャル層（２）上に形成したLOCOS酸化膜（８）
と、前記分離領域（５）によって島状に形成したアイラ
ンド（９）と、このアイランド（９）をコレクタとし前
記アイランド（９）表面に形成したP-型のベース領域
（10）およびこのベース領域（10）表面に形成したＮ型
のエミッタ領域（11）とで成る縦型バイポーラトランジ
スタ（12）と、前記LOCOS酸化膜（８）で囲まれた前記
エピタキシャル層（２）表面に形成したＰ型のソース・
ドレイン領域（13）および前記エピタキシャル層（２）
表面のゲート絶縁膜（14）上に形成したゲート電極（1
5）とで成るＰチャンネル型MOSトランジスタ（６）と、
前記LOCOS酸化膜（８）で囲まれ前記エピタキシャル層
（２）表面に形成したＰ型ウェル領域（16）およびこの
ウェル領域（16）に形成したＮ型のソース・ドレイン領
域（17）と前記エピタキシャル層（２）表面のゲート絶
縁膜（14）上に形成したゲート電極（15）とで成るＮチ
ャンネル型MOSトランジスタ（７）とより成り、前記ベ
ース領域（10）とコレクタ領域（９）との接合露出領域
を含んだ領域に形成し、前記Ｐ型のソース・ドレイン領
域（13）と同時に形成されるＰ型の拡散領域（18）とで
構成されている。
本構成で最も特徴となる所は、前記Ｐ型の拡散領域
（18）であり、この領域（18）を前記ベース領域（10）
およびコレクタ領域（９）との接合露出領域を含んだ領
域に形成し、Ｐ型のソース・ドレイン領域（13）の形成
と同時に形成する。
（18）であり、この領域（18）を前記ベース領域（10）
およびコレクタ領域（９）との接合露出領域を含んだ領
域に形成し、Ｐ型のソース・ドレイン領域（13）の形成
と同時に形成する。
従って前記拡散領域（18）は、ベース領域（10）の表
面に形成されるのでベース抵抗は減少し、トランジスタ
の動作に必要なエミッタ領域（11）の真下は、前記ベー
ス領域（10）を形成した時の低濃度のままで、不純物濃
度は変化しないのでhFEは変化しない。
面に形成されるのでベース抵抗は減少し、トランジスタ
の動作に必要なエミッタ領域（11）の真下は、前記ベー
ス領域（10）を形成した時の低濃度のままで、不純物濃
度は変化しないのでhFEは変化しない。
また第２図は本発明の半導体集積回路の他の実施例の
断面図であり、第１図の構成に於いて、N+型の埋込層
（３）に到達しコレクタ電極（19）とオーミックコンタ
クトするコレクタ低抵抗領域（20）が具備されたもので
あり、このコレク低抵抗領域（20）によりコレクタ抵抗
を減少させたものである。
断面図であり、第１図の構成に於いて、N+型の埋込層
（３）に到達しコレクタ電極（19）とオーミックコンタ
クトするコレクタ低抵抗領域（20）が具備されたもので
あり、このコレク低抵抗領域（20）によりコレクタ抵抗
を減少させたものである。
次に第３図Ａ乃至第３図Ｇを参照しながら本発明の半
導体集積回路（第１図）の製造方法を詳述する。
導体集積回路（第１図）の製造方法を詳述する。
先ず第３図Ａに示す如く、不純物濃度が1015atom/cm3
程度のＰ型シリコン半導体基板（１）の表面に熱酸化膜
を形成した後、N+型埋込層（３）の形成予定領域上の熱
酸化膜を周知のホトエッチング技術で開孔した後、この
開孔部を介してＮ型の不純物（アンチモンやヒ素）をド
ープする。続いて基板（１）表面上熱酸化膜における、
P+型の埋込層（４）とP+型の分離領域（５）の下側拡散
層（21）の形成予定領域に対応する領域を開孔し、この
開孔部を介してＰ型の不純物（例えばボロン）をドープ
する。
程度のＰ型シリコン半導体基板（１）の表面に熱酸化膜
を形成した後、N+型埋込層（３）の形成予定領域上の熱
酸化膜を周知のホトエッチング技術で開孔した後、この
開孔部を介してＮ型の不純物（アンチモンやヒ素）をド
ープする。続いて基板（１）表面上熱酸化膜における、
P+型の埋込層（４）とP+型の分離領域（５）の下側拡散
層（21）の形成予定領域に対応する領域を開孔し、この
開孔部を介してＰ型の不純物（例えばボロン）をドープ
する。
ここで前記分離領域（５）の下側拡散層（21）は、バ
イポーラ素子を接合分離するものであり、N+型の埋込層
（３）を囲んで形成され、MOSトランジスタに対応するN
+型の埋込層（３）とP+型の埋込層（４）は、寄生防止
をするものである。
イポーラ素子を接合分離するものであり、N+型の埋込層
（３）を囲んで形成され、MOSトランジスタに対応するN
+型の埋込層（３）とP+型の埋込層（４）は、寄生防止
をするものである。
次に第３図Ｂに示す如く、前記半導体基板（１）上に
周知の気相成長法によってＮ型のエピタキシャル層
（２）を積層する。
周知の気相成長法によってＮ型のエピタキシャル層
（２）を積層する。
ここでエピタキシャル層（２）を積層する前に、この
基板（１）表面にある熱酸化膜等をすべて除去し、この
エピタキシャル層（２）の厚さは５〜10μｍ、比抵抗１
〜５Ω・cmとし、エピタキシャル層（２）の形成中に
は、先にドープした不純物の再拡散が普通に行なわれて
いる。
基板（１）表面にある熱酸化膜等をすべて除去し、この
エピタキシャル層（２）の厚さは５〜10μｍ、比抵抗１
〜５Ω・cmとし、エピタキシャル層（２）の形成中に
は、先にドープした不純物の再拡散が普通に行なわれて
いる。
次に第３図Ｃに示す如く、前記エピタキシャル層
（２）表面のP+型埋込層（４）に対応する領域に、Ｎチ
ャンネル型MOSトランジスタ（７）用のＰ型ウェル領域
（16）を形成する不純物（例えばボロン）を、周知の方
法で選択的にイオン注入等の方法でドープする。
（２）表面のP+型埋込層（４）に対応する領域に、Ｎチ
ャンネル型MOSトランジスタ（７）用のＰ型ウェル領域
（16）を形成する不純物（例えばボロン）を、周知の方
法で選択的にイオン注入等の方法でドープする。
ここでイオン注入の条件は、加速電圧80〜100KeV、ド
ーズ量1012〜1013cm-3程度で、適宜選択する。
ーズ量1012〜1013cm-3程度で、適宜選択する。
続いて第３図Ｄに示す如く、基板（１）全体を熱処理
して先にドープしたボロンをドライブインする。
して先にドープしたボロンをドライブインする。
従って前記下側拡散層（21）は、前記エピタキシャル
層（２）の半分以上まで上方拡散し、前記ウェル領域
（16）は、前記P+型埋込層（４）に到達するように下方
拡散される。
層（２）の半分以上まで上方拡散し、前記ウェル領域
（16）は、前記P+型埋込層（４）に到達するように下方
拡散される。
次に第３図Ｅに示す如く、先ず前記エピタキシャル層
（２）表面の前記分離領域（21）の上側拡散層（22）に
対応する領域に、前記上側拡散層（22）を形成する不純
物（例えばボロン）をドープする。そして前記エピタキ
シャル層（２）表面に熱酸化膜とシリコン窒化膜を順次
積層し、このシリコン窒化膜をパターニングしてLOCOS
酸化膜（８）を形成するために耐酸化マスクを形成し、
例えば温度1000℃、Wet O2の酸化性雰囲気内でLOCOS酸
化膜（８）を形成する。更に前記熱酸化膜とシリコン窒
化膜を除去してエピタキシャル層（２）を露出し、再度
ゲート酸化膜（14）となる熱酸化膜を形成し、レジスト
マスクを介してイオン注入法でベース領域（10）を形成
する。
（２）表面の前記分離領域（21）の上側拡散層（22）に
対応する領域に、前記上側拡散層（22）を形成する不純
物（例えばボロン）をドープする。そして前記エピタキ
シャル層（２）表面に熱酸化膜とシリコン窒化膜を順次
積層し、このシリコン窒化膜をパターニングしてLOCOS
酸化膜（８）を形成するために耐酸化マスクを形成し、
例えば温度1000℃、Wet O2の酸化性雰囲気内でLOCOS酸
化膜（８）を形成する。更に前記熱酸化膜とシリコン窒
化膜を除去してエピタキシャル層（２）を露出し、再度
ゲート酸化膜（14）となる熱酸化膜を形成し、レジスト
マスクを介してイオン注入法でベース領域（10）を形成
する。
ここでイオン注入条件は、ボロンをドーズ量1013〜10
14cm-2、加速電圧30〜40KeVで処理される。そしてドラ
イブインされ第３図Ｅの如き構成となる。
14cm-2、加速電圧30〜40KeVで処理される。そしてドラ
イブインされ第３図Ｅの如き構成となる。
更に第３図Ｆに示す如く、CVD法によってノンドープ
の多結晶シリコン層を2500〜5000Åの厚さで積層し、更
にこの多結晶シリコン層にリンを所定の濃度までドープ
し、これをＰチャンネル型MOSトランジスタ（６）およ
びＮチャンネル型MOSトランジスタ（７）のゲート電極
（15）とする。ここではシート抵抗が約20Ω／口で、こ
のゲート電極（15）は、プラズマエッチングにより選択
除去される。更にブロッキングマスクを基板全体に塗布
し、前記ベース領域（10）とコレクタ領域（９）の接合
露出領域を含んだ領域と、Ｐチャンネル型MOSトランジ
スタ（６）領域のみを除いてボロンをイオン注入する。
の多結晶シリコン層を2500〜5000Åの厚さで積層し、更
にこの多結晶シリコン層にリンを所定の濃度までドープ
し、これをＰチャンネル型MOSトランジスタ（６）およ
びＮチャンネル型MOSトランジスタ（７）のゲート電極
（15）とする。ここではシート抵抗が約20Ω／口で、こ
のゲート電極（15）は、プラズマエッチングにより選択
除去される。更にブロッキングマスクを基板全体に塗布
し、前記ベース領域（10）とコレクタ領域（９）の接合
露出領域を含んだ領域と、Ｐチャンネル型MOSトランジ
スタ（６）領域のみを除いてボロンをイオン注入する。
従って前記接合露出領域にＰ型の拡散領域（18）が形
成され、またＰチャンネル型MOSトランジスタ（６）の
ソース・ドレイン（13）が形成される。
成され、またＰチャンネル型MOSトランジスタ（６）の
ソース・ドレイン（13）が形成される。
最後に第３図Ｇに示す如く、前工程と同じようにブロ
ッキングマスクを形成し直し、エミッタ領域（11）、コ
レクタコンタクト領域（23）およびＮチャンネル型MOS
トランジスタ（７）領域のみを除去して、Ｎ型不純物で
あるリンをイオン注入する。
ッキングマスクを形成し直し、エミッタ領域（11）、コ
レクタコンタクト領域（23）およびＮチャンネル型MOS
トランジスタ（７）領域のみを除去して、Ｎ型不純物で
あるリンをイオン注入する。
従ってエミッタ領域（11）、コレクタコンタクト領域
（23）およびＮチャンネル型MOSトランジスタ（７）の
ソース・ドレイン領域（17）が形成される。
（23）およびＮチャンネル型MOSトランジスタ（７）の
ソース・ドレイン領域（17）が形成される。
また図示してないがこの後縦型トランジスタの電極が
形成される。
形成される。
本工程の最も特徴とする所は、前記Ｐ型の拡散領域
（18）とＰチャンネル型MOSトランジスタ（６）のソー
ス・ドレイン領域（13）とを同時に形成し、前記エミッ
タ領域（11）とＮチャンネル型MOSトランジスタ（７）
のソース・ドレイン領域（17）とを同時に形成すること
にある。
（18）とＰチャンネル型MOSトランジスタ（６）のソー
ス・ドレイン領域（13）とを同時に形成し、前記エミッ
タ領域（11）とＮチャンネル型MOSトランジスタ（７）
のソース・ドレイン領域（17）とを同時に形成すること
にある。
先ずＰ型の拡散領域（18）は、ベース領域（10）の表
面領域のみに形成されるので、ベース抵抗を低下させる
ことができ、トランジスタの動作領域となるエミッタ領
域（11）の真下は低濃度のままであるのでhFEはほとん
ど変化しない。
面領域のみに形成されるので、ベース抵抗を低下させる
ことができ、トランジスタの動作領域となるエミッタ領
域（11）の真下は低濃度のままであるのでhFEはほとん
ど変化しない。
また図からも判るように、エミッタ領域（11）とＰ型
の拡散領域（18）とは拡散深さが同じであるので、前記
Ｐチャンネル型MOSトランジスタ（６）およびＮチャン
ネル型MOSトランジスタ（７）のゲート長および容量は
近い値となり、夫々のトランジスタが同じ形状に形成で
きる。
の拡散領域（18）とは拡散深さが同じであるので、前記
Ｐチャンネル型MOSトランジスタ（６）およびＮチャン
ネル型MOSトランジスタ（７）のゲート長および容量は
近い値となり、夫々のトランジスタが同じ形状に形成で
きる。
しかも夫々共用して形成しているので工程を短縮でき
る。
る。
次に第４図Ａ乃至第４図Ｆを参照しながら、本発明の
半導体集積回路（第１図）の製造方法の他の実施例を説
明する。
半導体集積回路（第１図）の製造方法の他の実施例を説
明する。
以下細い説明は前述の工程とほぼ同じであるので省略
する。
する。
先ず第４図Ａおよび第４図Ｂは、前述の第３図Ａおよ
び第３図Ｂと同じであるので省略する。
び第３図Ｂと同じであるので省略する。
次に第４図Ｃに示す如く、第３図Ｃでウェル領域（1
6）を形成する不純物をドープする時に、ベース領域（1
0）（更に分離領域（５）の上側拡散層（22））を形成
する不純物もドープしておく。
6）を形成する不純物をドープする時に、ベース領域（1
0）（更に分離領域（５）の上側拡散層（22））を形成
する不純物もドープしておく。
そして第４図Ｄの如く、熱処理を加えてドライブイン
する。
する。
また第４図Ｅと第４図Ｆは前実施例と同様であるので
省略する。
省略する。
更に第５図Ａ乃至第５図Ｆを参照しながら、本発明の
半導体集積回路（第２図）の製造方法の実施例を説明す
る。
半導体集積回路（第２図）の製造方法の実施例を説明す
る。
先ず第５図Ａの工程は、第３図Ａと同様であるので省
略する。
略する。
次に第５図Ｂに示す如く、半導体基板（１）上にＮ型
のエピタキシャル層（２）を形成し、Ｐ型ウェル領域
（16）およびN+型コレクタ低抵抗領域（20）を形成する
不純物、ここでは夫々ボロンとリンをドープする。
のエピタキシャル層（２）を形成し、Ｐ型ウェル領域
（16）およびN+型コレクタ低抵抗領域（20）を形成する
不純物、ここでは夫々ボロンとリンをドープする。
次に第５図Ｃの如く、基板（１）全体を加熱処理して
ドライブインする。
ドライブインする。
従ってウェル領域（16）およびコレクタ低抵抗領域
（20）は下側へ拡散し、分離領域（５）の下側拡散領域
（21）およびN+型およびP+型の埋込領域（３），（４）
が上側へ拡散される。
（20）は下側へ拡散し、分離領域（５）の下側拡散領域
（21）およびN+型およびP+型の埋込領域（３），（４）
が上側へ拡散される。
以下第５図Ｄ乃至第５図Ｆは第３図で説明した工程と
同様であるので省略する。
同様であるので省略する。
本実施例は第２図よりも判るように、第１図にコレク
タ低抵抗領域（20）を設けたものであるが、ウェル領域
（16）と同時に形成する（ドープする工程は不純物が異
なるので別工程であるが）ので充分にN+型の埋込層
（３）に到達し、ドライブイン工程も共用できるので工
程が短かくなる。
タ低抵抗領域（20）を設けたものであるが、ウェル領域
（16）と同時に形成する（ドープする工程は不純物が異
なるので別工程であるが）ので充分にN+型の埋込層
（３）に到達し、ドライブイン工程も共用できるので工
程が短かくなる。
最後に第６図Ａ乃至第６図Ｆを参照しながら、本発明
の半導体集積回路（第２図）の製造方法の他の実施例を
説明する。
の半導体集積回路（第２図）の製造方法の他の実施例を
説明する。
第６図Ａおよび第６図Ｂは、第３図Ａおよび第３図Ｂ
と同様であるので省略する。
と同様であるので省略する。
次に第６図Ｃを説明する。ここではエピタキシャル層
（２）表面に、P+型ウェル領域（16）、Ｐ型ベース領域
（10）およびN+型コレクタ低抵抗領域（20）を形成する
不純物をドープしている。
（２）表面に、P+型ウェル領域（16）、Ｐ型ベース領域
（10）およびN+型コレクタ低抵抗領域（20）を形成する
不純物をドープしている。
続いて第６図Ｄの如く、基板（１）全体を加熱処理し
てドライブインしている。
てドライブインしている。
従って前記ウェル領域（16）、ベース領域（10）およ
びコレクタ低抵抗領域（20）は、ドープする工程以外は
共用できるので工程が簡略化できる。
びコレクタ低抵抗領域（20）は、ドープする工程以外は
共用できるので工程が簡略化できる。
また第６図Ｅおよび第６図Ｆは第３図で説明した内容
と同様であるので省略する。
と同様であるので省略する。
（ト）発明の効果 以上の説明からも明らかな如く、トランジスタとして
動作するエミッタ領域（11）の真下は低濃度であり、し
かも前記接合部露出領域を含む領域にＰ型の拡散領域
（18）が形成されるので、ベース抵抗が小さくしかもh
FEのバラツキが少ない半導体集積回路が実現できる。
動作するエミッタ領域（11）の真下は低濃度であり、し
かも前記接合部露出領域を含む領域にＰ型の拡散領域
（18）が形成されるので、ベース抵抗が小さくしかもh
FEのバラツキが少ない半導体集積回路が実現できる。
更にはＰ型の拡散領域（18）とＰチャンネル型MOSト
ランジスタ（６）のソース・ドレイン領域（13）、エミ
ッタ領域（11）とＮチャンネル型MOSトランジスタ
（７）のソース・ドレイン領域（17）とを夫々共用する
ことで、夫々のゲート長および容量等が近い値となり、
形状が同一でしかも工程数が短かいので低コスト化が実
現できる。
ランジスタ（６）のソース・ドレイン領域（13）、エミ
ッタ領域（11）とＮチャンネル型MOSトランジスタ
（７）のソース・ドレイン領域（17）とを夫々共用する
ことで、夫々のゲート長および容量等が近い値となり、
形状が同一でしかも工程数が短かいので低コスト化が実
現できる。
第１図および第２図は本発明の半導体集積回路の断面
図、第３図Ａ乃至第３図Ｇおよび第４図Ａ乃至第４図Ｆ
は第１図の半導体集積回路の製造方法を示す断面図、第
５図Ａ乃至第５図Ｆおよび第６図Ａ乃至第６図Ｆは第２
図の半導体集積回路の製造方法を示す断面図、第７図は
従来の半導体集積回路の断面図である。 （２）……エピタキシャル層、（３），（４）……埋込
層、（６）……Ｐチャンネル型トランジスタ、（７）…
…Ｎチャンネル型トランジスタ、（10）……ベース領
域、（11）……エミッタ領域、（12）……縦型トランジ
スタ、（13），（17）……ソース・ドレイン領域、（1
6）……ウェル領域、（18）……Ｐ型の拡散領域、（2
0）……コレクタ低抵抗領域。
図、第３図Ａ乃至第３図Ｇおよび第４図Ａ乃至第４図Ｆ
は第１図の半導体集積回路の製造方法を示す断面図、第
５図Ａ乃至第５図Ｆおよび第６図Ａ乃至第６図Ｆは第２
図の半導体集積回路の製造方法を示す断面図、第７図は
従来の半導体集積回路の断面図である。 （２）……エピタキシャル層、（３），（４）……埋込
層、（６）……Ｐチャンネル型トランジスタ、（７）…
…Ｎチャンネル型トランジスタ、（10）……ベース領
域、（11）……エミッタ領域、（12）……縦型トランジ
スタ、（13），（17）……ソース・ドレイン領域、（1
6）……ウェル領域、（18）……Ｐ型の拡散領域、（2
0）……コレクタ低抵抗領域。
Claims (6)
- 【請求項１】一導電型の半導体基板と、 この基板上に形成した逆導電型のエピタキシャル層と、 前記基板表面に形成した一導電型および逆導電型の埋込
層と、 バイポーラ素子形成予定領域に対応する前記逆導電型の
埋込層を囲み前記エピタキシャル層を貫通した一導電型
の分離領域と、 MOS素子を夫々分離する前記エピタキシャル層上に形成
した選択分離領域と、 前記分離領域によって島状に形成したアイランドと、 このアイランドをコレクタとし前記アイランド表面に形
成した一導電型で低濃度のベース領域およびこのベース
領域表面に形成した逆導電型のエミッタ領域で形成する
縦型バイポーラトランジスタと、 前記選択分離領域で囲まれた前記エピタキシャル層表面
に形成した一導電型のソース・ドレイン領域および前記
エピタキシャル層表面のゲート絶縁膜上に形成したゲー
ト電極とで成る一導電チャンネル型MOSトランジスタ
と、 前記選択分離領域で囲まれた前記エピタキシャル層表面
に形成した一導電型のウェル領域およびこのウェル領域
に形成した逆導電型のソース・ドレイン領域と前記エピ
タキシャル層表面のゲート絶縁膜上に形成したゲート電
極とで成る逆導電チャンネル型MOSトランジスタと、を
具備すると共に、 前記ベース領域とコレクタ領域とのPN接合が前記アイラ
ンド表面に露出する領域のすべてに、前記ベース領域と
コレクタ領域とのPN接合を覆うように形成し、前記一導
電型のソース・ドレイン領域と同時に形成される一導電
型の拡散領域とを具備することを特徴とする半導体集積
回路。 - 【請求項２】バイポーラ素子形成領域の埋込層に到達 し、コレクタ電極とオーミックコンタクトするコレクタ
低抵抗領域を具備する請求項（１）記載の半導体集積回
路。 - 【請求項３】一導電型の半導体基板表面に逆導電型の埋
込層、一導電型の埋込層および縦型トランジスタに対応
する逆導電型の埋込層を囲んで一導電型の分離領域の下
側拡散層を形成する２種類の不純物をドープする工程
と、 前記基板上に逆導電型のエピタキシャル層を形成する工
程と、 前記エピタキシャル層表面に一導電型のウェル領域の不
純物をドープする工程と、 前記半導体基板全体を加熱処理して前記下側拡散層を前
記エピタキシャル層の半分以上まで上方拡散し、同時に
前記ウェル領域を下方拡散する工程と、 前記エピタキシャル層表面に前記分離領域の上側拡散層
の不純物をドープし、前記下側拡散層に到達させてアイ
ランド領域を形成する工程と、 前記エピタキシャル層表面のアイランド領域に縦型トラ
ンジスタの一導電型のベース領域を形成する工程と、 前記エピタキシャル層表面および前記ウェル領域に夫々
一導電チャンネル型MOSトランジスタおよび逆導電チャ
ンネル型MOSトランジスタのゲート電極を形成する工程
と、 前記一導電チャンネル型MOSトランジスタおよび逆導電
チャンネル型ゲート電極をマスクとして夫々一導電型お
よび逆導電型の不純物をイオン注入し、夫々一導電チャ
ンネル型MOSトランジスタのソース・ドレイン領域と逆
導電チャンネル型MOSトランジスタのソース・ドレイン
領域を形成すると共に、 前記一導電チャンネル型MOSトランジスタのソース・ド
レイン領域の形成と同時に、前記縦型トランジスタのベ
ース領域とコレクタ領域との接合部が露出する領域の全
てに、前記ベース領域とコレクタ領域との接合部を覆う
一導電型の拡散領域を形成し、且つ前記逆導電型のMOS
トランジスタのソース・ドレイン領域の形成と同時に前
記縦型トランジスタのエミッタ領域を形成する工程とを
具備することを特徴とする半導体集積回路の製造方法。 - 【請求項４】縦型トランジスタの一導電型のベース領域
を形成すると同時に逆導電チャンネル型MOSトランジス
タのウェル領域を形成する請求項（３）記載の半導体集
積回路の製造方法。 - 【請求項５】ウェル領域および下側拡散層を加熱処理よ
り拡散する前に、一導電型のウェル領域の不純物をドー
プすると共に前記エピタキシャル層表面に逆導電型のコ
レクタ低抵抗領域の不純物をドープする請求項（３）記
載の半導体集積回路の製造方法。 - 【請求項６】縦型トランジスタの一導電型のベース領域
を形成すると同時に逆導電チャンネル型MOSトランジス
タのウェル領域を形成する請求項（５）記載の半導体集
積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63010014A JP2708764B2 (ja) | 1988-01-20 | 1988-01-20 | 半導体集積回路およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63010014A JP2708764B2 (ja) | 1988-01-20 | 1988-01-20 | 半導体集積回路およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01184947A JPH01184947A (ja) | 1989-07-24 |
| JP2708764B2 true JP2708764B2 (ja) | 1998-02-04 |
Family
ID=11738539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63010014A Expired - Fee Related JP2708764B2 (ja) | 1988-01-20 | 1988-01-20 | 半導体集積回路およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2708764B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56152258A (en) * | 1980-04-25 | 1981-11-25 | Hitachi Ltd | Bipolar transistor and semiconductor integrated circuit device having mis type fet |
| JPS5946059A (ja) * | 1982-09-09 | 1984-03-15 | Matsushita Electric Ind Co Ltd | 半導体集積回路の製造方法 |
| JPS6072255A (ja) * | 1983-09-28 | 1985-04-24 | Toshiba Corp | 半導体集積回路装置およびその製造方法 |
-
1988
- 1988-01-20 JP JP63010014A patent/JP2708764B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01184947A (ja) | 1989-07-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |