JPS6241426B2 - - Google Patents
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- JPS6241426B2 JPS6241426B2 JP15284279A JP15284279A JPS6241426B2 JP S6241426 B2 JPS6241426 B2 JP S6241426B2 JP 15284279 A JP15284279 A JP 15284279A JP 15284279 A JP15284279 A JP 15284279A JP S6241426 B2 JPS6241426 B2 JP S6241426B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0772—Vertical bipolar transistor in combination with resistors only
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- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、負荷抵抗を内蔵したバイポーラ・
トランジスタを集積する半導体装置の製造方法に
関する。
トランジスタを集積する半導体装置の製造方法に
関する。
半導体集積回路は、リソグラフイ技術、拡散技
術、素子分離技術、多層配線技術等の進歩により
集積度が年々向上しており、特にMOS型集積回
路での集積度向上が著しい。バイポーラ型集積回
路では、半導体基板のトランジスタ領域とは分離
された島領域にトランジスタのベース層と同時に
拡散形成される拡散層を用いて抵抗を作ることが
一般に行われており、特に高抵抗を得ようとする
とその部分の面積が非常に大きいものとなつて、
これが集積度向上を妨げる大きな原因となつてい
る。そこでバイポーラ型集積回路の集積度向上を
図る手段として、トランジスタのコレクタ負荷抵
抗を、トランジスタと別の島領域に設けず、トラ
ンジスタのコレクタ層内につくることが既に提案
されている。しかし、このような負荷抵抗を内蔵
したトランジスタを通常のバイポーラプロセスを
用いて得ようとすると、負荷抵抗の抵抗値制御が
難しい。しかもエピタキシヤルウエハを用いる従
来のバイポーラプロセスによると、工程が複雑で
製造コストが高く、またエピタキシヤル層形成時
に導入される欠陥等による歩留り低下か更に製造
コストを高くするという難点がある。
術、素子分離技術、多層配線技術等の進歩により
集積度が年々向上しており、特にMOS型集積回
路での集積度向上が著しい。バイポーラ型集積回
路では、半導体基板のトランジスタ領域とは分離
された島領域にトランジスタのベース層と同時に
拡散形成される拡散層を用いて抵抗を作ることが
一般に行われており、特に高抵抗を得ようとする
とその部分の面積が非常に大きいものとなつて、
これが集積度向上を妨げる大きな原因となつてい
る。そこでバイポーラ型集積回路の集積度向上を
図る手段として、トランジスタのコレクタ負荷抵
抗を、トランジスタと別の島領域に設けず、トラ
ンジスタのコレクタ層内につくることが既に提案
されている。しかし、このような負荷抵抗を内蔵
したトランジスタを通常のバイポーラプロセスを
用いて得ようとすると、負荷抵抗の抵抗値制御が
難しい。しかもエピタキシヤルウエハを用いる従
来のバイポーラプロセスによると、工程が複雑で
製造コストが高く、またエピタキシヤル層形成時
に導入される欠陥等による歩留り低下か更に製造
コストを高くするという難点がある。
この発明は、簡単な工程でコレクタ負荷抵抗を
内蔵したバイポーラ・トランジスタを集積して集
積度向上を図り、コレクタ負荷抵抗の抵抗値制御
も容易でかつ製造コストの低減を図り得る半導体
装置の製造方法を提供するものである。
内蔵したバイポーラ・トランジスタを集積して集
積度向上を図り、コレクタ負荷抵抗の抵抗値制御
も容易でかつ製造コストの低減を図り得る半導体
装置の製造方法を提供するものである。
この発明は、エピタキシヤルウエハを用いるこ
となく、半導体基板にコレクタ、ベース、エミツ
タ層を三重拡散により形成すると共に、上記ベー
ス層に少くとも一部重なるようにこれより不純物
濃度が高くかつ拡散深さが大なる外部ベース層を
不純物拡散により形成して、外部ベース層直下の
コレクタ層のピンチ抵抗をコレクタ負荷抵抗とし
て用いるようにしたことを骨子としている。
となく、半導体基板にコレクタ、ベース、エミツ
タ層を三重拡散により形成すると共に、上記ベー
ス層に少くとも一部重なるようにこれより不純物
濃度が高くかつ拡散深さが大なる外部ベース層を
不純物拡散により形成して、外部ベース層直下の
コレクタ層のピンチ抵抗をコレクタ負荷抵抗とし
て用いるようにしたことを骨子としている。
以下この発明の実施例を図面を参照して説明す
る。第１図ａ〜ｄは一実施例の製造工程断面図で
ある。まず、ｐ型Si基板１を用い、選択酸化法等
によりフイールド酸化膜２を形成し、島状の素子
形成領域表面にシリコン酸化膜３を成長させる
ａ。この後、ｎ型不純物をイオン注入し、これを
熱処理して拡散させてｎ型コレクタ層４を形成
し、コレクタ層４内にｐ型不純物のイオン注入と
熱処理によりｐ型ベース層５を形成し、このｐ型
ベース層５に一部重なるようにやはりｐ型不純物
のイオン注入と熱処理によりp+型外部ベース層
６を形成するｂ。より具体的に説明すれば、ｎ型
コレクタ層４は100〜200keVで1012〜1013／cm2の
リンイオンを注入し、1100℃、N2ガス中で１〜
２時間熱処理することにより得られ、拡散深さ約
2.5μｍ、シート抵抗約2kΩ／□となる。ｐ型ベ
ース層５は80keVで約1014／cm2のボロンイオンを
注入し、熱処理を加えて得られ、拡散深さ約0.5
μｍ、シート抵抗約800Ω／□とする。p+型外部
ベース層６は80keVで約1015／cm2のボロンイオン
を注入し熱処理を加えて得られ、ｐ型ベース層５
よりも拡散深さを大とする。
る。第１図ａ〜ｄは一実施例の製造工程断面図で
ある。まず、ｐ型Si基板１を用い、選択酸化法等
によりフイールド酸化膜２を形成し、島状の素子
形成領域表面にシリコン酸化膜３を成長させる
ａ。この後、ｎ型不純物をイオン注入し、これを
熱処理して拡散させてｎ型コレクタ層４を形成
し、コレクタ層４内にｐ型不純物のイオン注入と
熱処理によりｐ型ベース層５を形成し、このｐ型
ベース層５に一部重なるようにやはりｐ型不純物
のイオン注入と熱処理によりp+型外部ベース層
６を形成するｂ。より具体的に説明すれば、ｎ型
コレクタ層４は100〜200keVで1012〜1013／cm2の
リンイオンを注入し、1100℃、N2ガス中で１〜
２時間熱処理することにより得られ、拡散深さ約
2.5μｍ、シート抵抗約2kΩ／□となる。ｐ型ベ
ース層５は80keVで約1014／cm2のボロンイオンを
注入し、熱処理を加えて得られ、拡散深さ約0.5
μｍ、シート抵抗約800Ω／□とする。p+型外部
ベース層６は80keVで約1015／cm2のボロンイオン
を注入し熱処理を加えて得られ、ｐ型ベース層５
よりも拡散深さを大とする。
なお、p+型外部ベース層６を形成するための
熱処理条件は、その下に所望のピンチ抵抗を得る
ために、その後の熱処理工程を考慮して決める必
要がある。また非常に高いピンチ抵抗を得るため
には、外部ベース層６の拡散深さを十分深くする
必要がありそれだけ熱処理時間が長くなる。この
結果既に形成されたベース層５の不純物再拡散が
大きく進むことになつて不都合である。このよう
な場合にはｐ型ベース層５とp+型外部ベース層
６の形成工程を逆にすることが好ましい。
熱処理条件は、その下に所望のピンチ抵抗を得る
ために、その後の熱処理工程を考慮して決める必
要がある。また非常に高いピンチ抵抗を得るため
には、外部ベース層６の拡散深さを十分深くする
必要がありそれだけ熱処理時間が長くなる。この
結果既に形成されたベース層５の不純物再拡散が
大きく進むことになつて不都合である。このよう
な場合にはｐ型ベース層５とp+型外部ベース層
６の形成工程を逆にすることが好ましい。
この後、酸化膜３に拡散窓をあけ、ヒ素イオン
を120keVで約1016／cm2注入し、1000℃、N2＋O2
ガス中で熱処理して拡散させてn+型エミツタ層
７、n+型コレクタ端子取出し層８、n+型電源端
子取出し層９を形成するｃ。そして、最後にコン
クタトホールをあけ、Al膜の蒸着、パターニン
グ工程を経て各取出し電極101〜104を配設して完
成するｄ。
を120keVで約1016／cm2注入し、1000℃、N2＋O2
ガス中で熱処理して拡散させてn+型エミツタ層
７、n+型コレクタ端子取出し層８、n+型電源端
子取出し層９を形成するｃ。そして、最後にコン
クタトホールをあけ、Al膜の蒸着、パターニン
グ工程を経て各取出し電極101〜104を配設して完
成するｄ。
第２図は外部ベース層６の位置で第１図とは直
交する方向からみた模式的断面図である。また第
３図は第１図ｄに対応する等価回路図で、これか
ら明らかなように、トランジスタＱに対して外部
ベース層６直下のコレクタ層４のピンチ抵抗がコ
レクタ負荷抵抗ＲLとして接続された形になる。
この負荷抵抗ＲLの抵抗値は、フイールド酸化膜
２で挾まれた島領域の幅Ｗ、外部ベース層６の底
面の長さｌ、拡散深さｘj3、コレクタ層４の拡散
深さｘj1、不純物濃度分布ｎ（ｘ）、基板１側か
らコレクタ層４への空乏層の伸びをm1、外部ベ
ース層６からコレクタ層４への空乏層の伸びを
m3とすると、 Ｒ＝ｌ／Ｗ／ｑ∫ｘｊ１−ｍ１ ｘｊ３＋ｎ３ｎ（ｘ）
μ（ｘ）dx で与えられる。ここに、μ（ｘ）はコレクタ層
４内の不純物濃度により決まる移動度である。
交する方向からみた模式的断面図である。また第
３図は第１図ｄに対応する等価回路図で、これか
ら明らかなように、トランジスタＱに対して外部
ベース層６直下のコレクタ層４のピンチ抵抗がコ
レクタ負荷抵抗ＲLとして接続された形になる。
この負荷抵抗ＲLの抵抗値は、フイールド酸化膜
２で挾まれた島領域の幅Ｗ、外部ベース層６の底
面の長さｌ、拡散深さｘj3、コレクタ層４の拡散
深さｘj1、不純物濃度分布ｎ（ｘ）、基板１側か
らコレクタ層４への空乏層の伸びをm1、外部ベ
ース層６からコレクタ層４への空乏層の伸びを
m3とすると、 Ｒ＝ｌ／Ｗ／ｑ∫ｘｊ１−ｍ１ ｘｊ３＋ｎ３ｎ（ｘ）
μ（ｘ）dx で与えられる。ここに、μ（ｘ）はコレクタ層
４内の不純物濃度により決まる移動度である。
この実施例によれば、エピタキシヤル成長法を
用いず、トランジスタのコレクタ、ベース、エミ
ツタ層を三重拡散法により形成しているため、材
料コストが低減でき、しかもエピタキシヤル成長
時に導入される欠陥等による歩留り低下がないか
ら、製造コストを著しく低減できる。またコレク
タ負荷抵抗としてのピンチ抵抗の制御を拡散のみ
で行うため、エピタキシヤル層の抵抗を用いる場
合に比べて抵抗値の制御が容易である。
用いず、トランジスタのコレクタ、ベース、エミ
ツタ層を三重拡散法により形成しているため、材
料コストが低減でき、しかもエピタキシヤル成長
時に導入される欠陥等による歩留り低下がないか
ら、製造コストを著しく低減できる。またコレク
タ負荷抵抗としてのピンチ抵抗の制御を拡散のみ
で行うため、エピタキシヤル層の抵抗を用いる場
合に比べて抵抗値の制御が容易である。
そしてこの実施例により得られる構造では、コ
レクタ負荷抵抗がトランジスタ内に埋込まれてい
るため集積度の向上が図られる。例えば10kΩの
コレクタ負荷抵抗をもつインバータを４μｍルー
ルで設計する場合を考えると、従来のように負荷
抵抗をトランジスタとは分離された島領域に作る
構造では、インバータの占有面積が約1940μm2で
あるのに対し、この実施例では約1040μm2とな
り、集積度を２倍にできる。しかも、負荷抵抗が
トランジスタに内蔵された形となつて負荷抵抗に
付随する容量が小さくなり、また従来のようにコ
レクタ層に埋込み層を設けないためその分の容量
も小さくなつて、インバータの高速動作が可能に
なる。
レクタ負荷抵抗がトランジスタ内に埋込まれてい
るため集積度の向上が図られる。例えば10kΩの
コレクタ負荷抵抗をもつインバータを４μｍルー
ルで設計する場合を考えると、従来のように負荷
抵抗をトランジスタとは分離された島領域に作る
構造では、インバータの占有面積が約1940μm2で
あるのに対し、この実施例では約1040μm2とな
り、集積度を２倍にできる。しかも、負荷抵抗が
トランジスタに内蔵された形となつて負荷抵抗に
付随する容量が小さくなり、また従来のようにコ
レクタ層に埋込み層を設けないためその分の容量
も小さくなつて、インバータの高速動作が可能に
なる。
なお上記実施例において、好ましい特性を実現
するためには、各層の不純物濃度分布が第４図に
示すように、既ちｎ型コレクタ層４の不純物濃度
のピーク値がｐ型ベース層５の直下にくるよう
に、イオン注入のエネルギーを選択することが望
ましい。これにより、トランジスタ動作を行うｐ
型ベース層５直下のコレクタ層４のシリーズ抵抗
を下げ、かつ負荷抵抗として用いる外部ベース層
６直下のコレクタ層４のピンチ抵抗を所定値に設
定することができる。
するためには、各層の不純物濃度分布が第４図に
示すように、既ちｎ型コレクタ層４の不純物濃度
のピーク値がｐ型ベース層５の直下にくるよう
に、イオン注入のエネルギーを選択することが望
ましい。これにより、トランジスタ動作を行うｐ
型ベース層５直下のコレクタ層４のシリーズ抵抗
を下げ、かつ負荷抵抗として用いる外部ベース層
６直下のコレクタ層４のピンチ抵抗を所定値に設
定することができる。
また第５図に示すように、コレクタ端子取出し
層８′の電源端子取出し層９を先の実施例に比べ
て十分深く拡散形成することによつても、特性改
善を図ることができる。
層８′の電源端子取出し層９を先の実施例に比べ
て十分深く拡散形成することによつても、特性改
善を図ることができる。
以上説明したようにこの発明によれば、エピタ
キシヤル層を用いず拡散法のみによつてコレクタ
負荷抵抗をトランジスタ内に埋設した構造を得る
ことにより、バイポーラ型集積回路の製造コスト
の低減、高集積化ならびに特性の向上を図ること
ができる。
キシヤル層を用いず拡散法のみによつてコレクタ
負荷抵抗をトランジスタ内に埋設した構造を得る
ことにより、バイポーラ型集積回路の製造コスト
の低減、高集積化ならびに特性の向上を図ること
ができる。
第１図ａ〜ｄはこの発明の一実施例の製造工程
を示す模式的断面図、第２図は外部ベース層の位
置での第１図とは直交する方向からの模式的断面
図、第３図は第１図ｄの構造の等価回路図、第４
図は上記実施例での好ましい不純物濃度分布を示
す図、第５図は別の実施例の第１図ｄに対応する
模式的断面図である。 １……ｐ型Si基板、２……フイールド酸化膜、
３……シリコン酸化膜、４……ｎ型コレクタ層、
５……ｐ型ベース層、６……p+型外部ベース
層、７……n+型エミツタ層、８……n+型コレク
タ端子取出し層、９……n+型電源端子取出し
層、１０１〜１０３……取出し電極。
を示す模式的断面図、第２図は外部ベース層の位
置での第１図とは直交する方向からの模式的断面
図、第３図は第１図ｄの構造の等価回路図、第４
図は上記実施例での好ましい不純物濃度分布を示
す図、第５図は別の実施例の第１図ｄに対応する
模式的断面図である。 １……ｐ型Si基板、２……フイールド酸化膜、
３……シリコン酸化膜、４……ｎ型コレクタ層、
５……ｐ型ベース層、６……p+型外部ベース
層、７……n+型エミツタ層、８……n+型コレク
タ端子取出し層、９……n+型電源端子取出し
層、１０１〜１０３……取出し電極。
Claims (1)
- １ バイポーラ・トランジスタのベース層直下の
コレクタ層のピンチ抵抗をこのトランジスタのコ
レクタ負荷抵抗として用いる半導体装置を製造す
るに際し、半導体基板にコレクタ層、ベース層、
エミツタ層を順次不純物拡散により形成すると共
に、上記ベース層に少くとも一部重なるようにこ
れより不純物濃度が高くかつ拡散深さが大なる外
部ベース層を不純物拡散により形成することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15284279A JPS5674958A (en) | 1979-11-26 | 1979-11-26 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15284279A JPS5674958A (en) | 1979-11-26 | 1979-11-26 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5674958A JPS5674958A (en) | 1981-06-20 |
| JPS6241426B2 true JPS6241426B2 (ja) | 1987-09-02 |
Family
ID=15549316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15284279A Granted JPS5674958A (en) | 1979-11-26 | 1979-11-26 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5674958A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4463369A (en) * | 1981-06-15 | 1984-07-31 | Rca | Integrated circuit overload protection device |
| JP2605753B2 (ja) * | 1987-11-05 | 1997-04-30 | 富士電機株式会社 | 縦形バイポーラトランジスタ |
| JPH10116917A (ja) * | 1996-10-14 | 1998-05-06 | Sharp Corp | パワートランジスタ |
-
1979
- 1979-11-26 JP JP15284279A patent/JPS5674958A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5674958A (en) | 1981-06-20 |
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