JPS6361777B2 - - Google Patents
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- JPS6361777B2 JPS6361777B2 JP54060131A JP6013179A JPS6361777B2 JP S6361777 B2 JPS6361777 B2 JP S6361777B2 JP 54060131 A JP54060131 A JP 54060131A JP 6013179 A JP6013179 A JP 6013179A JP S6361777 B2 JPS6361777 B2 JP S6361777B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- Y10S257/918—Light emitting regenerative switching device, e.g. light emitting scr arrays, circuitry
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Description
【発明の詳細な説明】
本発明はシリコン基板上に形成されるエピタキ
シヤル層を貫通し、このエピタキシヤル層を島状
に分離する絶縁分離領域の形成方法に関する。
シヤル層を貫通し、このエピタキシヤル層を島状
に分離する絶縁分離領域の形成方法に関する。
バイポーラ形半導体集積回路は周知のような出
発材料であるp型シリコン基板上に形成されたn
型エピタキシヤル層をp+型の絶縁分離領域の作
り込みによつて島状に画定し、この島状の領域の
中へ各種の素子を作り込むとともに、必要とされ
る相互配線を行うことによつて形成される。
発材料であるp型シリコン基板上に形成されたn
型エピタキシヤル層をp+型の絶縁分離領域の作
り込みによつて島状に画定し、この島状の領域の
中へ各種の素子を作り込むとともに、必要とされ
る相互配線を行うことによつて形成される。
ところで、バイポーラ形半導体集積回路(以下
バイポーラICと記す)の中に作り込まれるトラ
ンジスタあるいはダイオードなどの高耐圧化をは
かつた所謂高耐圧バイポーラICではn型エピタ
キシヤル層の厚みが15〜50μm程度とかなりの厚
さに選定され、このため、n型エピタキシヤル層
を貫通するp+型絶縁分離領域の拡散深さも必然
的に増大するところとなり、この領域を形成する
ための拡散処理時間が長くなり作業能率の低下を
招く。また、トランジスタの作り込まれる部分に
相当するp型シリコン基板内に高不純物濃度の埋
込コレクタ領域が作り込まれている場合にはp+
型絶縁分離領域を形成するための拡散処理時間が
長くなると埋込コレクタ領域中の不純物のn型エ
ピタキシヤル層への拡散が進み、エピタキシヤル
層を厚くして耐圧を高めることの効果が損われて
しまう。
バイポーラICと記す)の中に作り込まれるトラ
ンジスタあるいはダイオードなどの高耐圧化をは
かつた所謂高耐圧バイポーラICではn型エピタ
キシヤル層の厚みが15〜50μm程度とかなりの厚
さに選定され、このため、n型エピタキシヤル層
を貫通するp+型絶縁分離領域の拡散深さも必然
的に増大するところとなり、この領域を形成する
ための拡散処理時間が長くなり作業能率の低下を
招く。また、トランジスタの作り込まれる部分に
相当するp型シリコン基板内に高不純物濃度の埋
込コレクタ領域が作り込まれている場合にはp+
型絶縁分離領域を形成するための拡散処理時間が
長くなると埋込コレクタ領域中の不純物のn型エ
ピタキシヤル層への拡散が進み、エピタキシヤル
層を厚くして耐圧を高めることの効果が損われて
しまう。
かかる拡散処理時間の短縮をはかるべくp型シ
リコン基板内へp+型の埋込領域を予め形成して
おき、このp+型埋込領域中の不純物のn型エピ
タキシヤル層表面へ向う拡散とn型エピタキシヤ
ル層表面からp型シリコン基板方向へ向う不純物
拡散とを組み合せ、双方の拡散で形成されるp+
型領域をn型エピタキシヤル層内で連繋させるこ
とによりp+型絶縁分離領域を形成する画面分離
拡散方法が提案されるに至つている。
リコン基板内へp+型の埋込領域を予め形成して
おき、このp+型埋込領域中の不純物のn型エピ
タキシヤル層表面へ向う拡散とn型エピタキシヤ
ル層表面からp型シリコン基板方向へ向う不純物
拡散とを組み合せ、双方の拡散で形成されるp+
型領域をn型エピタキシヤル層内で連繋させるこ
とによりp+型絶縁分離領域を形成する画面分離
拡散方法が提案されるに至つている。
この方法では通常p+型埋込領域の形成がボロ
ン拡散によつてなされるが、このとき、エピタキ
シヤル結晶成長時に発生するオートドーピングの
影響を少くするためにp+型埋込領域の表面不純
物濃度は1×1019個/cm3程度以下とされるのが普
通である。ところで、この程度の表面不純物濃度
を有するp+型埋込領域を利用する両面分離拡散
方法を駆使した場合、エピタキシヤル層の表面側
からの不純物を拡散することによつてp+型絶縁
分離領域を形成する方法にくらべて拡散処理時間
を短縮する効果が奏されるものの、十分な時間短
縮効果が奏されるには至らない。たとえば、比抵
抗10Ω・cm、厚さが約30μmのn型エピタキシヤ
ル層を貫通する絶縁分離領域をボロンを用いた両
面分離拡散方法により形成するにあたり拡散処理
に要する時間は1200℃の温度の下で約6時間とか
なり長い。この不都合を排除するにはp+型埋込
領域の不純物濃度を高めればよいのであるが、既
に説明したように不純物濃度を高めるとオートド
ーピングが顕著となり、n型エピタキシヤル層成
長時の比抵抗の制御性が低下する不都合が生じて
しまう。
ン拡散によつてなされるが、このとき、エピタキ
シヤル結晶成長時に発生するオートドーピングの
影響を少くするためにp+型埋込領域の表面不純
物濃度は1×1019個/cm3程度以下とされるのが普
通である。ところで、この程度の表面不純物濃度
を有するp+型埋込領域を利用する両面分離拡散
方法を駆使した場合、エピタキシヤル層の表面側
からの不純物を拡散することによつてp+型絶縁
分離領域を形成する方法にくらべて拡散処理時間
を短縮する効果が奏されるものの、十分な時間短
縮効果が奏されるには至らない。たとえば、比抵
抗10Ω・cm、厚さが約30μmのn型エピタキシヤ
ル層を貫通する絶縁分離領域をボロンを用いた両
面分離拡散方法により形成するにあたり拡散処理
に要する時間は1200℃の温度の下で約6時間とか
なり長い。この不都合を排除するにはp+型埋込
領域の不純物濃度を高めればよいのであるが、既
に説明したように不純物濃度を高めるとオートド
ーピングが顕著となり、n型エピタキシヤル層成
長時の比抵抗の制御性が低下する不都合が生じて
しまう。
本発明は以上説明してきた絶縁分離領域の形成
方法に存在した不都合を排除することのできる方
法を提供するものであつて、両面分離拡散方法で
使用するp+型埋込領域をアルミニウムイオンの
イオン注入ならびにドライブインのための熱処理
によつて形成することにより、このp+型埋込領
域をp型シリコン基板内へ完全に埋込み、この領
域を利用して両面分離拡散を行うところに本発明
の方法の特徴が存在する。ところで、p+型埋込
領域のp型シリコン基板内への完全な埋め込みは
シリコン基板の主表面からアルミニウムイオンの
注入を行つたのち、注入されたアルミニウムを拡
散させるためにドライブインを施した場合、アル
ミニウム原子がシリコン基板内へ拡散すると同時
にシリコン基板表面から蒸発し、その表面層部分
の不純物濃度がシリコン基板の不純物濃度と同程
度となり、p型の高不純物濃度領域がp型シリコ
ン基板内へ実質的に埋め込まれることを利用して
なされる。
方法に存在した不都合を排除することのできる方
法を提供するものであつて、両面分離拡散方法で
使用するp+型埋込領域をアルミニウムイオンの
イオン注入ならびにドライブインのための熱処理
によつて形成することにより、このp+型埋込領
域をp型シリコン基板内へ完全に埋込み、この領
域を利用して両面分離拡散を行うところに本発明
の方法の特徴が存在する。ところで、p+型埋込
領域のp型シリコン基板内への完全な埋め込みは
シリコン基板の主表面からアルミニウムイオンの
注入を行つたのち、注入されたアルミニウムを拡
散させるためにドライブインを施した場合、アル
ミニウム原子がシリコン基板内へ拡散すると同時
にシリコン基板表面から蒸発し、その表面層部分
の不純物濃度がシリコン基板の不純物濃度と同程
度となり、p型の高不純物濃度領域がp型シリコ
ン基板内へ実質的に埋め込まれることを利用して
なされる。
このようにしてp+型埋込領域を形成し、両面
分離拡散を行う本発明の方法ではp+型埋込領域
を形成したのちのn型エピタキシヤル層成長工程
において、p型不純物によるオートドーピングが
殆んど発生せず、このため、n型エピタキシヤル
層の比抵抗の制御性が著しく高くなる。またp+
型埋込領域中の不純物であるアルミニウムの拡散
係数はボロンの拡散係数に比して約10倍の大きさ
を有するものであり、また、p+型埋込領域の濃
度を十分に高めてもオートドーピングの生じるお
それがなく、濃度を十分に高めることが可能であ
るため、絶縁分離領域を形成するための処理時間
を大幅に短縮することが可能になる。
分離拡散を行う本発明の方法ではp+型埋込領域
を形成したのちのn型エピタキシヤル層成長工程
において、p型不純物によるオートドーピングが
殆んど発生せず、このため、n型エピタキシヤル
層の比抵抗の制御性が著しく高くなる。またp+
型埋込領域中の不純物であるアルミニウムの拡散
係数はボロンの拡散係数に比して約10倍の大きさ
を有するものであり、また、p+型埋込領域の濃
度を十分に高めてもオートドーピングの生じるお
それがなく、濃度を十分に高めることが可能であ
るため、絶縁分離領域を形成するための処理時間
を大幅に短縮することが可能になる。
以下に高耐圧バイポーラICの絶縁分離領域を
本発明の方法を駆使して形成する場合について第
1図〜第9図を参照して詳しく説明する。
本発明の方法を駆使して形成する場合について第
1図〜第9図を参照して詳しく説明する。
まず、第1図で示すように(111)面を有し、
比抵抗が5Ω・cmのp型シリコン基板上に熱酸化
により厚さが約1μmの二酸化シリコン(SiO2)
膜2を形成し、さらにこのSiO2膜にn+型埋込コ
レクタ領域形成用の窓3を形成する。このように
して窓3を形成したのち、第2図で示すように砒
素イオン(As+)を5×1015個/cm2の注入量でイ
オン注入し、イオン注入領域4を形成する。次い
で、イオン注入領域4内のAsの活性化のための
アニールおよびドライブインのための熱処理を施
すことにより、深さが約10μm、シート抵抗値が
約15Ω/口のn+型のコレクタ埋込領域4′を形成
し、さらにシリコン基板の全域をSiO2膜2で覆
い、このSiO2膜に対して絶縁分離領域の形成に
関与するp+型埋込領域形成用の窓5を形成する
(第3図)。次いで、第4図に示すようにSiO2膜
2をマスクとしてアルミニウムイオン(Al+)を
加速エネルギー80KeV、注入量5×1015個/cm2の
条件で注入しイオン注入領域6を形成する。
比抵抗が5Ω・cmのp型シリコン基板上に熱酸化
により厚さが約1μmの二酸化シリコン(SiO2)
膜2を形成し、さらにこのSiO2膜にn+型埋込コ
レクタ領域形成用の窓3を形成する。このように
して窓3を形成したのち、第2図で示すように砒
素イオン(As+)を5×1015個/cm2の注入量でイ
オン注入し、イオン注入領域4を形成する。次い
で、イオン注入領域4内のAsの活性化のための
アニールおよびドライブインのための熱処理を施
すことにより、深さが約10μm、シート抵抗値が
約15Ω/口のn+型のコレクタ埋込領域4′を形成
し、さらにシリコン基板の全域をSiO2膜2で覆
い、このSiO2膜に対して絶縁分離領域の形成に
関与するp+型埋込領域形成用の窓5を形成する
(第3図)。次いで、第4図に示すようにSiO2膜
2をマスクとしてアルミニウムイオン(Al+)を
加速エネルギー80KeV、注入量5×1015個/cm2の
条件で注入しイオン注入領域6を形成する。
第5図は、こののち、900℃の温度で活性化の
ためのアニールを施し、さらに窒素雰囲気中1200
℃の温度で1時間のドライブインを施し、p+型
埋込領域6′を形成したのちの状態を示す図であ
り、図示するようにp+型埋込領域6′はシリコン
基体内へ完全に埋め込まれる。このp+型埋込領
域6′はシリコン基体の表面から約1μm〜9.5μm
の範囲の深さのところに形成される。すなわち、
p+型埋込領域上1μmの厚さを有するシリコン基
体部分はイオン注入されたアルミニウム原子が表
面から蒸発することによりp+型埋込領域とはな
り得なかつた部分である。
ためのアニールを施し、さらに窒素雰囲気中1200
℃の温度で1時間のドライブインを施し、p+型
埋込領域6′を形成したのちの状態を示す図であ
り、図示するようにp+型埋込領域6′はシリコン
基体内へ完全に埋め込まれる。このp+型埋込領
域6′はシリコン基体の表面から約1μm〜9.5μm
の範囲の深さのところに形成される。すなわち、
p+型埋込領域上1μmの厚さを有するシリコン基
体部分はイオン注入されたアルミニウム原子が表
面から蒸発することによりp+型埋込領域とはな
り得なかつた部分である。
このようにしてp+型埋込領域を形成したのち、
シリコン基体上のSiO2膜2を全て除去すること
により、シリコン基体の上表面を全て露呈させ、
次いで、第6図で示すように四塩化けい素
(SiCl4)ガスを用いて比抵抗が10Ω・cm、厚さが
30μmのn型エピタキシヤル層7の形成、このn
型エピタキシヤル層上へのSiO2膜8の形成なら
びにSiO2膜8への絶縁分離拡散用の窓9の形成
を行う。なお、n型エピタキシヤル層7の成長に
先だつて塩酸(HCl)ガスによりシリコン基体を
0.5μm程度エツチングするならば結晶性をより一
層高めることができる。ところで、上記のn型エ
ピタキシヤル層の成長工程でのp+型埋込領域か
らの不純物によるオートドーピングはp+型埋込
領域上を覆うシリコン基体部分により効果的に抑
制されるところとなり、このため、形成されるn
型エピタキシヤル層の比抵抗は正確に制御され
る。
シリコン基体上のSiO2膜2を全て除去すること
により、シリコン基体の上表面を全て露呈させ、
次いで、第6図で示すように四塩化けい素
(SiCl4)ガスを用いて比抵抗が10Ω・cm、厚さが
30μmのn型エピタキシヤル層7の形成、このn
型エピタキシヤル層上へのSiO2膜8の形成なら
びにSiO2膜8への絶縁分離拡散用の窓9の形成
を行う。なお、n型エピタキシヤル層7の成長に
先だつて塩酸(HCl)ガスによりシリコン基体を
0.5μm程度エツチングするならば結晶性をより一
層高めることができる。ところで、上記のn型エ
ピタキシヤル層の成長工程でのp+型埋込領域か
らの不純物によるオートドーピングはp+型埋込
領域上を覆うシリコン基体部分により効果的に抑
制されるところとなり、このため、形成されるn
型エピタキシヤル層の比抵抗は正確に制御され
る。
次いで、n型エピタキシヤル層7上を覆う
SiO2膜8に形成した窓9を通してn型エピタキ
シヤル層内へアルミニウムイオン(Al+)を加速
エネルギー80KeV、注入量5×1015個/cm2の条件
で、また、ボロンイオン(B+)を加速エネルギ
ー50KeV、注入量2×1015個/cm2の条件で注入す
ることにより第7図で示すようにイオン注入領域
10を形成する。
SiO2膜8に形成した窓9を通してn型エピタキ
シヤル層内へアルミニウムイオン(Al+)を加速
エネルギー80KeV、注入量5×1015個/cm2の条件
で、また、ボロンイオン(B+)を加速エネルギ
ー50KeV、注入量2×1015個/cm2の条件で注入す
ることにより第7図で示すようにイオン注入領域
10を形成する。
第8図は上記のイオン注入ののち、アルミニウ
ムならびにボロンを活性化させるためのアニール
を施し、さらに、1200℃の温度で3時間のドライ
ブインを施したのちの状態を示す図であり、上記
のドライブインにより、p+型埋込領域6′内のア
ルミニウムならびにイオン注入領域10内のアル
ミニウムがn型エピタキシヤル層内へ拡散し、前
者の拡散で形成されるp+型領域11と後者の拡
散で形成されるp+型領域12が連繋し、n型エ
ピタキシヤル島領域13が形成される。なお、上
記のドライブイン工程でイオン注入領域10内の
アルミニウム原子がn型エピタキシヤル層の表面
から蒸発するが、このイオン注入領域内にはボロ
ン原子も存在しており、このため表面に至るまで
高濃度のp型に保持される。ところで、イオン注
入領域10の形成にあたり、ボロンイオンの注入
を省くこともできるが、この場合にはドライブイ
ンを施したのちのイオン注入領域部分の表面層部
分がn型となり、したがつてドライブインののち
にボロンを熱拡散することにより表面層部分を
p+型層とする必要がある。
ムならびにボロンを活性化させるためのアニール
を施し、さらに、1200℃の温度で3時間のドライ
ブインを施したのちの状態を示す図であり、上記
のドライブインにより、p+型埋込領域6′内のア
ルミニウムならびにイオン注入領域10内のアル
ミニウムがn型エピタキシヤル層内へ拡散し、前
者の拡散で形成されるp+型領域11と後者の拡
散で形成されるp+型領域12が連繋し、n型エ
ピタキシヤル島領域13が形成される。なお、上
記のドライブイン工程でイオン注入領域10内の
アルミニウム原子がn型エピタキシヤル層の表面
から蒸発するが、このイオン注入領域内にはボロ
ン原子も存在しており、このため表面に至るまで
高濃度のp型に保持される。ところで、イオン注
入領域10の形成にあたり、ボロンイオンの注入
を省くこともできるが、この場合にはドライブイ
ンを施したのちのイオン注入領域部分の表面層部
分がn型となり、したがつてドライブインののち
にボロンを熱拡散することにより表面層部分を
p+型層とする必要がある。
第9図は以上の過程を経て形成されたn型エピ
タキシヤル島領域13の中へトランジスタの作り
込みを行つたのちの状態を示す図であり、14は
p型ベース領域、15はn型エミツタ領域、16
はn型コレクタウオール領域、17〜19は電
極、そして20はp+型絶縁分離領域である。
タキシヤル島領域13の中へトランジスタの作り
込みを行つたのちの状態を示す図であり、14は
p型ベース領域、15はn型エミツタ領域、16
はn型コレクタウオール領域、17〜19は電
極、そして20はp+型絶縁分離領域である。
以上説明してきたところから明らかなように、
本発明の方法によれば、絶縁分離領域の形成に要
する処理時間が従来の両面分離拡散方法のそれよ
りも大幅に短縮されるところとなり、n+型コレ
クタ埋込領域中の不純物がn型エピタキシヤル層
中へ拡散する距離も大幅に減少する。したがつ
て、エピタキシヤル層を厚くして耐圧を高めるこ
との効果は殆んど損われず、バイポーラICの高
耐圧化をはかることが容易となる。また、エピタ
キシヤル成長時のオートドーピングも抑制される
ため、形成されるエピタキシヤル層の比抵抗も正
確に制御されるところとなり、得られるICの特
性のばらつきが小さくなる効果も奏される。さら
に、本発明の方法によれば、従来の両面分離拡散
方法と同程度の時間をかけてドライブインを施す
ならば、約2倍の厚みのn型エピタキシヤル層を
絶縁分離することが可能であり、バイポーラIC
の耐圧をより一層高めることができる。
本発明の方法によれば、絶縁分離領域の形成に要
する処理時間が従来の両面分離拡散方法のそれよ
りも大幅に短縮されるところとなり、n+型コレ
クタ埋込領域中の不純物がn型エピタキシヤル層
中へ拡散する距離も大幅に減少する。したがつ
て、エピタキシヤル層を厚くして耐圧を高めるこ
との効果は殆んど損われず、バイポーラICの高
耐圧化をはかることが容易となる。また、エピタ
キシヤル成長時のオートドーピングも抑制される
ため、形成されるエピタキシヤル層の比抵抗も正
確に制御されるところとなり、得られるICの特
性のばらつきが小さくなる効果も奏される。さら
に、本発明の方法によれば、従来の両面分離拡散
方法と同程度の時間をかけてドライブインを施す
ならば、約2倍の厚みのn型エピタキシヤル層を
絶縁分離することが可能であり、バイポーラIC
の耐圧をより一層高めることができる。
第1図〜第9図は本発明の一実施例の方法によ
り高耐圧バイポーラICの絶縁分離領域を形成す
る状態を説明するための工程図である。 1……p型シリコン基板、8……SiO2膜、5,
9……SiO2膜に形成したイオン注入用の窓、4
……Asイオン注入領域、4′……n+型埋込コレク
タ領域、6……Alイオン注入領域、6′……P+型
埋込領域、7……n型エピタキシヤル層、10…
…Al、Bイオン注入領域、11,12……p+型
領域、13……n型エピタキシヤル島領域、20
……p+型絶縁分離領域。
り高耐圧バイポーラICの絶縁分離領域を形成す
る状態を説明するための工程図である。 1……p型シリコン基板、8……SiO2膜、5,
9……SiO2膜に形成したイオン注入用の窓、4
……Asイオン注入領域、4′……n+型埋込コレク
タ領域、6……Alイオン注入領域、6′……P+型
埋込領域、7……n型エピタキシヤル層、10…
…Al、Bイオン注入領域、11,12……p+型
領域、13……n型エピタキシヤル島領域、20
……p+型絶縁分離領域。
Claims (1)
- 1 P型シリコン基板表面の所定部分に第1のア
ルミニウムをイオン注入したのち、注入した前記
第1のアルミニウムを、基板の内部に拡散させる
と同時に、同基板の表面から一部引き抜く熱処理
を施し、同基板内にP+型埋込領域を形成する工
程、前記P型シリコン基板表面上に所定の厚みの
n型エピタキシヤル層を形成する工程、前記n型
エピタキシヤル層表面の前記P+型埋込領域直上
に位置する部分に第2のアルミニウムをイオン注
入する工程、前記第1および第2のアルミニウム
を拡散させて互いのP+型領域を連繋させる熱処
理を施す工程をそなえた絶縁分離領域の形成方
法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6013179A JPS55151349A (en) | 1979-05-15 | 1979-05-15 | Forming method of insulation isolating region |
US06/147,715 US4295898A (en) | 1979-05-15 | 1980-05-08 | Method of making isolated semiconductor devices utilizing ion-implantation of aluminum and heat treating |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6013179A JPS55151349A (en) | 1979-05-15 | 1979-05-15 | Forming method of insulation isolating region |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS55151349A JPS55151349A (en) | 1980-11-25 |
JPS6361777B2 true JPS6361777B2 (ja) | 1988-11-30 |
Family
ID=13133266
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6013179A Granted JPS55151349A (en) | 1979-05-15 | 1979-05-15 | Forming method of insulation isolating region |
Country Status (2)
Country | Link |
---|---|
US (1) | US4295898A (ja) |
JP (1) | JPS55151349A (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4512816A (en) * | 1982-02-26 | 1985-04-23 | National Semiconductor Corporation | High-density IC isolation technique capacitors |
JPS5935425A (ja) * | 1982-08-23 | 1984-02-27 | Toshiba Corp | 半導体装置の製造方法 |
JPS5955052A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
US4662061A (en) * | 1985-02-27 | 1987-05-05 | Texas Instruments Incorporated | Method for fabricating a CMOS well structure |
JPS61256675A (ja) * | 1985-05-09 | 1986-11-14 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタの製造方法 |
US4746964A (en) * | 1986-08-28 | 1988-05-24 | Fairchild Semiconductor Corporation | Modification of properties of p-type dopants with other p-type dopants |
DE3782608D1 (de) * | 1986-09-30 | 1992-12-17 | Siemens Ag | Verfahren zum erzeugen eines p-dotierten halbleitergebiets in einem n-leitenden halbleiterkoerper. |
US4734382A (en) * | 1987-02-20 | 1988-03-29 | Fairchild Semiconductor Corporation | BiCMOS process having narrow bipolar emitter and implanted aluminum isolation |
KR890005885A (ko) * | 1987-09-26 | 1989-05-17 | 강진구 | 바이폴라 트랜지스터의 제조방법 |
US4939099A (en) * | 1988-06-21 | 1990-07-03 | Texas Instruments Incorporated | Process for fabricating isolated vertical bipolar and JFET transistors |
US5141881A (en) * | 1989-04-20 | 1992-08-25 | Sanyo Electric Co., Ltd. | Method for manufacturing a semiconductor integrated circuit |
JP2527628B2 (ja) * | 1989-11-16 | 1996-08-28 | 三洋電機株式会社 | 半導体装置の製造方法 |
US6884701B2 (en) * | 1991-04-27 | 2005-04-26 | Hidemi Takasu | Process for fabricating semiconductor device |
JP3086836B2 (ja) * | 1991-04-27 | 2000-09-11 | ローム株式会社 | 半導体装置の製造方法 |
US5192712A (en) * | 1992-04-15 | 1993-03-09 | National Semiconductor Corporation | Control and moderation of aluminum in silicon using germanium and germanium with boron |
JPH06196723A (ja) * | 1992-04-28 | 1994-07-15 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
US5408122A (en) * | 1993-12-01 | 1995-04-18 | Eastman Kodak Company | Vertical structure to minimize settling times for solid state light detectors |
US5559313A (en) * | 1994-12-23 | 1996-09-24 | Lucent Technologies Inc. | Categorization of purchased items for each transaction by a smart card |
US5702957A (en) * | 1996-09-20 | 1997-12-30 | Lsi Logic Corporation | Method of making buried metallization structure |
US7494933B2 (en) * | 2006-06-16 | 2009-02-24 | Synopsys, Inc. | Method for achieving uniform etch depth using ion implantation and a timed etch |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3930909A (en) * | 1966-10-21 | 1976-01-06 | U.S. Philips Corporation | Method of manufacturing a semiconductor device utilizing simultaneous outdiffusion during epitaxial growth |
US3752715A (en) * | 1971-11-15 | 1973-08-14 | Ibm | Production of high speed complementary transistors |
JPS4879585A (ja) * | 1972-01-24 | 1973-10-25 | ||
US3992232A (en) * | 1973-08-06 | 1976-11-16 | Hitachi, Ltd. | Method of manufacturing semiconductor device having oxide isolation structure and guard ring |
US4128439A (en) * | 1977-08-01 | 1978-12-05 | International Business Machines Corporation | Method for forming self-aligned field effect device by ion implantation and outdiffusion |
-
1979
- 1979-05-15 JP JP6013179A patent/JPS55151349A/ja active Granted
-
1980
- 1980-05-08 US US06/147,715 patent/US4295898A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US4295898A (en) | 1981-10-20 |
JPS55151349A (en) | 1980-11-25 |
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