JPH0376591B2 - - Google Patents
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- JPH0376591B2 JPH0376591B2 JP2748384A JP2748384A JPH0376591B2 JP H0376591 B2 JPH0376591 B2 JP H0376591B2 JP 2748384 A JP2748384 A JP 2748384A JP 2748384 A JP2748384 A JP 2748384A JP H0376591 B2 JPH0376591 B2 JP H0376591B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/866—Zener diodes
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Description
【発明の詳細な説明】
（技術分野）
本発明は保護ツエナーダイオードを含む縦型
MOSFETの製造方法に関する。
MOSFETの製造方法に関する。
（従来技術）
従来、半導体基板の表面にソース電極及びゲー
ト電極、裏面にドレイン電極を有する縦型
MOSFETにはゲート酸化膜を保護するために保
護ツエナーダイオードが設けられている。
ト電極、裏面にドレイン電極を有する縦型
MOSFETにはゲート酸化膜を保護するために保
護ツエナーダイオードが設けられている。
第１図は従来の縦型MOSFETの一例の断面図
である。
である。
Ｎ型Si基板に酸化膜２を設けて窓あけし、Ｐ型
領域３を少くとも二つ設ける。その一つのＰ型領
域内にＮ型領域４を設ける。Ｎ型領域４内にＰ型
領域５を設け、他のＰ型領域３内にはＮ型領域６
を設ける。表面にはゲート酸化膜を介して多結晶
Siのゲート電極７を設ける。ゲート電極７を酸化
膜２で覆い、ソース電極８、ツエナーダイオード
の電極９を設ける。裏面にはドレイン電極１０を
形成する。Ｐ型領域３、Ｎ型領域４、Ｐ型領域５
はPNPツエナーダイオードを構成する。
領域３を少くとも二つ設ける。その一つのＰ型領
域内にＮ型領域４を設ける。Ｎ型領域４内にＰ型
領域５を設け、他のＰ型領域３内にはＮ型領域６
を設ける。表面にはゲート酸化膜を介して多結晶
Siのゲート電極７を設ける。ゲート電極７を酸化
膜２で覆い、ソース電極８、ツエナーダイオード
の電極９を設ける。裏面にはドレイン電極１０を
形成する。Ｐ型領域３、Ｎ型領域４、Ｐ型領域５
はPNPツエナーダイオードを構成する。
しかし、電極９とドレイン電極１０との間には
PNPのサイリスタができてしまう。この寄生サ
イリスタのために保護作用が損われるという欠点
がある。
PNPのサイリスタができてしまう。この寄生サ
イリスタのために保護作用が損われるという欠点
がある。
本発明者は、特願58−66412号にてこの寄生サ
イリスタが発生しない構造の縦型MOSFETを提
案した。
イリスタが発生しない構造の縦型MOSFETを提
案した。
第２図は従来の縦型MOSFETの他の例の断面
図である。
図である。
この構造は、Ｎ型領域４を形成する代りに絶縁
膜１１を形成し、PNPNサイリスタができない
ようにしたものである。絶縁膜１１は、これによ
つて囲まれるＰ型の島領域１２が形成されるよう
に酸素のイオン注入とアニールによつて形成す
る。この島領域１２内にＮ型領域１３を形成し、
PNPツエナーダイオードを形成するものである。
膜１１を形成し、PNPNサイリスタができない
ようにしたものである。絶縁膜１１は、これによ
つて囲まれるＰ型の島領域１２が形成されるよう
に酸素のイオン注入とアニールによつて形成す
る。この島領域１２内にＮ型領域１３を形成し、
PNPツエナーダイオードを形成するものである。
しかしなケら、Siの島領域１２の厚さが薄く、
充分な厚さのツエナーダイオードを形成するのが
困難であるという欠点があつた。
充分な厚さのツエナーダイオードを形成するのが
困難であるという欠点があつた。
（発明の目的）
本発明の目的は、上記欠点を除去し、寄生サイ
リスタを生じない保護ダイオードを有する縦型
MOSFETの製造方法を提供することにある。
リスタを生じない保護ダイオードを有する縦型
MOSFETの製造方法を提供することにある。
（発明の構成）
本発明の縦型MCSFETの製造方法は、一導電
型基板に反対導電型領域を形成する工程と、該反
対導電型領域内に一導電型ソース領域を形成する
工程と、前記半導体基板表面に酸化膜を介してゲ
ート電極を形成する工程と、前記ソース領域にソ
ース電極を形成する工程と、前記半導体基板の裏
面にドレイン電極を形成する工程とを含む縦型
MOSFETの製造方法において、前記半導体基板
の表面の一部領域に酸素をイオン注入しアニール
して該一部領域を半導体の島領域になるように囲
む絶縁膜を形成する工程と、前記島領域表面に半
導体単結晶層を堆積する工程と、前記半導体単結
晶層に不純物を導入してツエナーダイオードを形
成する工程とを含んで構成される。
型基板に反対導電型領域を形成する工程と、該反
対導電型領域内に一導電型ソース領域を形成する
工程と、前記半導体基板表面に酸化膜を介してゲ
ート電極を形成する工程と、前記ソース領域にソ
ース電極を形成する工程と、前記半導体基板の裏
面にドレイン電極を形成する工程とを含む縦型
MOSFETの製造方法において、前記半導体基板
の表面の一部領域に酸素をイオン注入しアニール
して該一部領域を半導体の島領域になるように囲
む絶縁膜を形成する工程と、前記島領域表面に半
導体単結晶層を堆積する工程と、前記半導体単結
晶層に不純物を導入してツエナーダイオードを形
成する工程とを含んで構成される。
（実施例）
次に、本発明の実施例について図面を用いて説
明する。
明する。
第３図ａ〜ｅは本発明の第１の実施例を説明す
るための工程順に示した断面図である。
るための工程順に示した断面図である。
まず、第３図ａに示すように、Ｎ型Si基板１に
酸化膜２を設け、フオトレジスト２０を用いて窓
あけし、酸素イオン２１を矢印のようにイオン注
入する。このイオン注入は、次工程で半導体の島
領域を囲む絶縁膜を形成するためのものであるの
で、イオン注入条件を選択する必要がある。イオ
ン注入は、加速エネルギー100〜200keV、ドーズ
量１×1016〜1020イオン／cm2の条件が適してい
る。
酸化膜２を設け、フオトレジスト２０を用いて窓
あけし、酸素イオン２１を矢印のようにイオン注
入する。このイオン注入は、次工程で半導体の島
領域を囲む絶縁膜を形成するためのものであるの
で、イオン注入条件を選択する必要がある。イオ
ン注入は、加速エネルギー100〜200keV、ドーズ
量１×1016〜1020イオン／cm2の条件が適してい
る。
次に、1000〜1250℃で数時間アニールを行う
と、第３図ｂに示すように絶縁膜１１とこの絶縁
膜１１に囲まれる半導体の島領域２２とが形成さ
れる。
と、第３図ｂに示すように絶縁膜１１とこの絶縁
膜１１に囲まれる半導体の島領域２２とが形成さ
れる。
次に、第３図ｃに示すように、島領域２２と同
じ導電型（この実施例ではＮ型）のSinを気相成
長法などを用いて堆積し、島領域２２上にSi単結
晶膜２３を、酸化膜２上に多結晶Si層２３′を成
長させる。
じ導電型（この実施例ではＮ型）のSinを気相成
長法などを用いて堆積し、島領域２２上にSi単結
晶膜２３を、酸化膜２上に多結晶Si層２３′を成
長させる。
次に、第３図ｄに示すように、選択エツチング
して島領域２２内にのみSi単結晶層２３を残し、
酸化膜２に縦型MOSFETのゲート電極（図示せ
ず）を残す。
して島領域２２内にのみSi単結晶層２３を残し、
酸化膜２に縦型MOSFETのゲート電極（図示せ
ず）を残す。
次に、第３図ｅに示すように、Ｐ型不純物を導
入してＰ型領域２４ａ，２４ｃ，Ｎ型領域２４ｂ
を形成する。
入してＰ型領域２４ａ，２４ｃ，Ｎ型領域２４ｂ
を形成する。
以上のように、Si単結晶層２３の堆積によつて
厚さが増加された半導体層に充分な保護能力を有
するPNPツエナーダイオードを形成することが
できる。
厚さが増加された半導体層に充分な保護能力を有
するPNPツエナーダイオードを形成することが
できる。
第５図は本発明の第１の実施例を適用して製造
した縦型MOSFETの断面図である。
した縦型MOSFETの断面図である。
このMOSFETでは、絶縁膜１１及び島領域２
２はＰ型領域３内に作られて基板領域とは反対導
電型となつているが、島領域２２は絶縁膜１１で
絶縁されているので、Ｐ型領域３のようなウエル
の中に形成しなければならないという必要性はな
い。また、ツエナーダイオードはPNPとしたが、
NPNダイオードも同じようにして形成すること
ができる。
２はＰ型領域３内に作られて基板領域とは反対導
電型となつているが、島領域２２は絶縁膜１１で
絶縁されているので、Ｐ型領域３のようなウエル
の中に形成しなければならないという必要性はな
い。また、ツエナーダイオードはPNPとしたが、
NPNダイオードも同じようにして形成すること
ができる。
第４図は本発明の第２の実施例を説明するため
の断面図である。
の断面図である。
第１の実施例と同じ方法に従つて、第３図ｄに
示す形状のものを形成する。
示す形状のものを形成する。
次に、第４図に示すように、Ｎ型のSi単結晶層
２３にＰ型不純物を導入してＰ型領域２５ａ，２
５ｂを形成する。このようにして、Ｐ型領域２５
ａ、Ｎ型Si単結晶層２３、Ｐ型領域２５ｂから成
るPNPツエナーダイオードを形成することがで
きる。
２３にＰ型不純物を導入してＰ型領域２５ａ，２
５ｂを形成する。このようにして、Ｐ型領域２５
ａ、Ｎ型Si単結晶層２３、Ｐ型領域２５ｂから成
るPNPツエナーダイオードを形成することがで
きる。
第６図は本発明の第２の実施例を適用して製造
した縦型MOSFETの断面図である。
した縦型MOSFETの断面図である。
このMOSFETも絶縁膜１１と島領域２２とが
Ｐ型領域３内に作られているが、第５図の例の場
合と同様に必要事項ではない。基板領域に直接に
形成しても差支えない。
Ｐ型領域３内に作られているが、第５図の例の場
合と同様に必要事項ではない。基板領域に直接に
形成しても差支えない。
（発明の効果）
本発明は、以上説明したように、絶縁膜で絶縁
分離された島領域を形成し、かつ島領域の上に半
導体単結晶層を成長させ、PNPまたはNPNの保
護用ツエナーダイオードを形成するようにしたの
で、充分な保護能力を有し、しかも寄生サイリス
タ効果の発生がない保護ダイオード付きの縦型
MOSFETを製造することができるという効果が
ある。
分離された島領域を形成し、かつ島領域の上に半
導体単結晶層を成長させ、PNPまたはNPNの保
護用ツエナーダイオードを形成するようにしたの
で、充分な保護能力を有し、しかも寄生サイリス
タ効果の発生がない保護ダイオード付きの縦型
MOSFETを製造することができるという効果が
ある。
第１図は従来の縦型MOSFETの一例の断面
図、第２図は従来の縦型MOSFETの他の例の断
面図、第３図ａ〜ｅは本発明の第１の実施例を説
明するための工程順に示した断面図、第４図は本
発明の第２の実施例を説明するための断面図、第
５図は本発明の第１の実施例を適用して製造した
縦型MOSFETの断面図、第６図は本発明の第２
の実施例を適用して製造した縦型MOSFETの断
面図である。 １……Ｎ型Si基板、２……酸化膜、３……Ｐ型
領域、４……Ｎ型領域、５……Ｐ型領域、６……
Ｎ型領域、７……ゲート電極、８……ソース電
極、９……電極、１０……ドレイン電極、１１…
…絶縁膜、１２……島領域、１３……Ｎ型領域、
２０……フオトレジスト、２１……酸素イオン、
２２……島領域、２３……Si単結晶層、２３′…
…Si多結晶層、２４ａ……Ｐ型領域、２４ｂ……
Ｎ型領域、２４ｃ……Ｐ型領域、２５ａ，２５ｂ
……Ｐ型領域。
図、第２図は従来の縦型MOSFETの他の例の断
面図、第３図ａ〜ｅは本発明の第１の実施例を説
明するための工程順に示した断面図、第４図は本
発明の第２の実施例を説明するための断面図、第
５図は本発明の第１の実施例を適用して製造した
縦型MOSFETの断面図、第６図は本発明の第２
の実施例を適用して製造した縦型MOSFETの断
面図である。 １……Ｎ型Si基板、２……酸化膜、３……Ｐ型
領域、４……Ｎ型領域、５……Ｐ型領域、６……
Ｎ型領域、７……ゲート電極、８……ソース電
極、９……電極、１０……ドレイン電極、１１…
…絶縁膜、１２……島領域、１３……Ｎ型領域、
２０……フオトレジスト、２１……酸素イオン、
２２……島領域、２３……Si単結晶層、２３′…
…Si多結晶層、２４ａ……Ｐ型領域、２４ｂ……
Ｎ型領域、２４ｃ……Ｐ型領域、２５ａ，２５ｂ
……Ｐ型領域。
Claims (1)
- １ 一導電型半導体基板に反対導電型領域を形成
する工程と、該反対導電型領域内に一導電型ソー
ス領域を形成する工程と、前記半導体基板表面に
酸化膜を介してゲート電極を形成する工程と、前
記ソース領域にソース電極を形成する工程と、前
記半導体基板の裏面にドレイン電極を形成する工
程とを含む縦型MOSFETの製造方法において、
前記半導体基板の表面の一部領域に酸素をイオン
注入しアニールして該一部領域を半導体の島領域
になるように囲む絶縁膜を形成する工程と、前記
島領域表面に半導体結晶層を堆積する工程と、前
記半導体結晶層に不純物を導入してツエナーダイ
オードを形成する工程とを含むことを特徴とする
縦型MOSFETの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2748384A JPS60170975A (ja) | 1984-02-16 | 1984-02-16 | 縦型ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2748384A JPS60170975A (ja) | 1984-02-16 | 1984-02-16 | 縦型ｍｏｓｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60170975A JPS60170975A (ja) | 1985-09-04 |
| JPH0376591B2 true JPH0376591B2 (ja) | 1991-12-05 |
Family
ID=12222374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2748384A Granted JPS60170975A (ja) | 1984-02-16 | 1984-02-16 | 縦型ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60170975A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62111445A (ja) * | 1985-11-08 | 1987-05-22 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| US5702957A (en) * | 1996-09-20 | 1997-12-30 | Lsi Logic Corporation | Method of making buried metallization structure |
| CN102412307A (zh) * | 2010-09-26 | 2012-04-11 | 上海华虹Nec电子有限公司 | 垂直的齐纳二极管结构及其制备方法 |
-
1984
- 1984-02-16 JP JP2748384A patent/JPS60170975A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60170975A (ja) | 1985-09-04 |
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