JPH0590594A - 縦型mos電界効果トランジスタの製造方法 - Google Patents

縦型mos電界効果トランジスタの製造方法

Info

Publication number
JPH0590594A
JPH0590594A JP27611291A JP27611291A JPH0590594A JP H0590594 A JPH0590594 A JP H0590594A JP 27611291 A JP27611291 A JP 27611291A JP 27611291 A JP27611291 A JP 27611291A JP H0590594 A JPH0590594 A JP H0590594A
Authority
JP
Japan
Prior art keywords
effect transistor
heat treatment
field effect
source region
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP27611291A
Other languages
English (en)
Other versions
JP2808945B2 (ja
Inventor
Masami Sawada
雅己 沢田
Tsutomu Sone
努 曽根
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP27611291A priority Critical patent/JP2808945B2/ja
Publication of JPH0590594A publication Critical patent/JPH0590594A/ja
Application granted granted Critical
Publication of JP2808945B2 publication Critical patent/JP2808945B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 (修正有) 【目的】 ツエナーダイオードの形成方法に特徴を有す
る上記縦型MOS電界効果トランジスタの製造方法を提
供すること。 【構成】 工程Dに示すように、ベース領域5にリン原
子を用いイオン注入した後、高温で熱処理を行う。この
時、ツエナーダイオードの低濃度部4bが同時に形成さ
れる。次に、工程Eに示すように、ツエナー部の必要な
部分にボロン原子を用いイオン注入し、このイオンを活
性化するため、900〜1000℃の熱処理を行い、ツエナー
ダイオードの高濃度部4aを形成する。その後、ツエナ
ー部をマスクして、ボロンイオンを用いイオン注入をす
ることによってソース領域を形成し、注入原子であるボ
ロンがゲート酸化膜3を突き抜けないように、850℃程
度の比較的低温での熱処理を行う。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、ツエナーダイオードを
有する縦型MOS電界効果トランジスタの製造方法に関
し、特に、ツエナーダイオードの形成方法に特徴を有す
る上記縦型MOS電界効果トランジスタの製造方法に関
する。
【0002】
【従来の技術】従来のこの種縦型MOS電界効果トラン
ジスタの構造及びその製造法を図4に基づいて説明す
る。図4は、その従来例を製造工程順に示した断面図で
あって、従来の縦型MOS電界効果トランジスタの基本
的な構造は、図4の工程Fに示すように、シリコン基板
1とこれと反対導電型のベース領域5、シリコン基板1
と同導電型のソース領域7、ポリシリコン4で形成した
ツエナーダイオードを備えた構造からなっている。そし
て、縦型MOS電界効果トランジスタは、通常、静電気
に対して弱く、この対策として、ゲート・ソース間にツ
エナーダイオードを挿入する方法が一般的である。
【0003】以下、図4に基づいて従来のツエナーダイ
オードの形成法を説明すると、シリコン基板1上にフィ
ールド酸化膜3’を形成し、リソグラフィー技術を用い
てエッチングしてウエル領域2を形成する(工程A)。
次に、ゲート酸化膜3を形成し(工程B)、更に、ポリ
シリコン4を成長した後(工程C)、工程Dに示すよう
に、ベース領域5を形成する際、ツエナーダイオードの
低濃度部(N型)4bを形成する。その後、工程E、工
程Fに示すように、ポリシリコンで形成されたゲートを
マスクとし、セルフアラインを用い、イオン注入でソー
ス領域7を形成する際、同時にツエナーダイオード部の
一部4a(高濃度部に相当する部分)にもイオン注入
し、次に、この注入原子の活性化を目的として、通常10
00℃程度の熱処理を行い、PSG等の層間膜を形成し、
コンタクトを開孔してアルミ8を被着する。なお、図4
において、6はレジスト、9は絶縁膜である。
【0004】
【発明が解決しようとする課題】従来法では、上記した
とおり、ポリシリコンで形成されたゲートをマスクに
し、イオン注入でソース領域7を形成する際、同時にツ
エナーダイオードの高濃度部4aを形成している。とこ
ろで、上記高濃度部4aを形成した後、この注入原子を
活性化させるために、ある程度の熱処理が必要であり、
従来法では、1000℃程度の熱処理を行っているが、特
に、ゲート電極がP型である場合、この熱処理によって
は、注入不純物であるボロン原子がゲート酸化膜を突き
抜け、しきい値電圧の不安定性やゲート酸化膜質の低下
等を招くことになる。このため、注入原子であるボロン
の突き抜けを生じさせないために、850℃程度の低温の
熱処理を行う必要があるが、一方、この850℃程度の熱
処理では、ツエナーダイオード部の注入原子が十分活性
化されず、ゲート漏れ電流(IGSS)が増大するとい
う問題点があった。
【0005】そこで、本発明は、上記問題点を解消する
ツエナーダイオードを有する縦型MOS電界効果トラン
ジスタを提供することを目的とし、特に、ツエナーダイ
オードの高濃度層が十分に活性化することができ、しか
も、ゲート漏れ電流が小さく、ソース形成の注入原子の
ゲート酸化膜突き抜けを防止することができ、しきい値
電圧の不安定性が防止でき、更に、ゲート酸化膜の膜質
低下を防止しることができる上記縦型MOS電界効果ト
ランジスタを提供することを目的とする。
【0006】
【課題を解決するための手段】そして、本発明は、上記
目的を達成するため、ソースを形成する前に、ツエナー
ダイオードの一部にイオン注入を行い、その後、比較的
高温(900〜1000℃)での熱処理を行ってツエナーダイ
オードを形成した後、イオン注入でソースを形成し、比
較的低温熱処理によって注入不純物の活性化を行う点を
特徴とし、これによって、上記目的を達成したものであ
る。
【0007】即ち、本発明は、(1)第1導電型の半導体
基板に互いに離れて設けた第2導電型のベース領域、
(2)前記ベース領域内に設けられた第1導電型のソース
領域、(3)互いに離れて設けられた前記ベース領域内の
前記ソース領域をオーバーラップするゲート酸化膜を介
して形成されたゲート電極、(4)前記ゲート電極を覆う
絶縁膜、(5)前記絶縁膜上に被着した金属膜からなるソ
ース電極、(6)前記半導体基板の下部表面に被着した金
属膜からなるドレイン電極、を有する縦型電界効果トラ
ンジスタであって、(7)ゲート電極と同一の材料である
多結晶シリコンで形成したダイオード部を有し、(8)前
記ダイオードの一端はソース領域、他端はゲート電極と
接続されている、Pch縦型MOS電界効果トランジス
タの製造方法において、(a)前記ベース領域を形成する
イオン注入、押込の工程にて、ダイオード部に第2導電
型の低濃度層を同時に形成し、(b)前記ソース領域形成
以前にダイオード部に第1導電型の高濃度層を温度が90
0〜1000℃の熱処理にて形成し、(c)この時、セル部のゲ
ート電極の一部又は全部及びソース領域に不純物を導入
せず、この工程にて、ダイオードの基本的な特性を得た
後、(d)前記高温熱処理後、独立にソースを温度が800〜
880℃の熱処理にて形成し、セル部ゲートポリシリがP
型に形成する、ことを特徴とする縦型MOS電界効果ト
ランジスタの製造方法である。
【0008】以下、本発明を詳細に説明すると、前記し
たとおり、縦型MOS電界効果トランジスタにおいて、
ツエナーダイオードを形成する場合、特にゲートがP型
である場合、注入原子であるボロンの突き抜けを生じさ
せないために、比較的低温の熱処理を行う必要がある
が、一方、この程度の熱処理では、ツエナーダイオード
のゲート漏れ電流が増大する。そこで、本発明では、ツ
エナーダイオードを形成した後に、ソースを形成するも
のであり、これによって、ソース形成後の熱処理が比較
的低温で行うことができる。その結果、ゲート漏れ電流
が小さくなり、かつ、注入原子のゲート酸化膜突き抜け
を防止でき、しきい値電圧の不安定性やゲート酸化膜の
膜質低下を防止できる作用を奏するものである。
【0009】
【実施例】次に、本発明の実施例を図1及び図2に基づ
いて詳細に説明する。 (実施例1)図1は、本発明の一実施例である縦型MO
S電界効果トランジスタの製造法を工程順に示した断面
図であって、まず、シリコン基板1上に厚さ500〜1000
オングストローム程度のフィールド酸化膜3’を形成
し、素子を形成する部分のフィ−ルド酸化膜3’をリソ
グラフィー技術を用いエッチングしてウエル領域2を形
成する(工程A)。
【0010】次に、厚さ300〜1000オングストロームの
ゲート酸化膜3を形成し(工程B)、更に、ポリシリコ
ン4を約5000オングストローム成長した後(工程C)、
工程Dに示すように、ベース領域5を形成するため、不
必要な部分のポリシリコン4及びゲート酸化膜3をエッ
チングし、このベース領域5に対してリン原子を用い、
1×1013〜1×1014cm2のDOSE量でイオン注
入し、その後、拡散深さが2〜4μmとなるよう高温で
熱処理を行う。この時、ツエナー部のポリシリコンもす
べてN型ポリシリコンとなり、ツエナーダイオードの低
濃度部4bが同時に形成される。
【0011】次に、工程Eに示すように、素子部にレジ
スト6でマスクし、ツエナー部の必要な部分にボロン原
子を用い1×1015〜1×1016cm2のDOSE量で
イオン注入し、このイオンを活性化するため、900〜100
0℃の熱処理を行い、ツエナーダイオードの高濃度P+
ポリシリコン層である高濃度部4aを形成する。その
後、ツエナー部をマスクして、ボロンイオンを用い1×
1015〜1×1016cm2のDOSE量でイオン注入を
することによってソース領域7を形成し、注入原子であ
るボロンがゲート酸化膜3を突き抜けないように、850
℃程度の比較的低温での熱処理を行う(工程F)。最後
に、レジスト6を剥ぎ、絶縁膜9を付け、コンタクトを
開口し、アルミ8を付着して、工程Gに示すツエナーダ
イオードを有する縦型MOS電界効果トランジスタを得
る(工程G)。
【0012】(実施例2)図2は、本発明の他の実施例
を示す縦型MOS電界効果トランジスタの製造法を工程
順に示した断面図であって、これは、工程Aに示すよう
に、素子部をレジスト6でマスクしてツエナーダイオー
ドの高濃度部4aを形成し、その後、工程Bに示すよう
に、ゲート酸化膜3をマスクとしてセルフアラインを用
い、イオン注入してソース領域7を形成すると同時に、
再び、ツエナーダイオードの高濃度部4aであって、な
おかつ、コンタクトをとる部分にイオン注入しする方法
である。
【0013】
【発明の効果】本発明は、以上詳記したとおり、ソース
領域を形成する以前にツエナーダイオードを形成してい
るので、ソース形成のイオン注入後の熱処理が比較的低
温で行うことができるものである。この結果、ゲート漏
れ電流が小さくなり、ソース形成の注入原子のゲート酸
化膜突き抜けを防止でき、しきい値電圧の不安定性、か
つ、ゲート酸化膜の膜質低下を防止できるという効果を
有する。
【図面の簡単な説明】
【図1】本発明の一実施例を示す製造工程順の断面図で
ある。
【図2】図1に続く製造工程順の断面図である。
【図3】本発明の他の実施例を示す製造工程順の断面図
である。
【図4】従来法を示す製造工程順の断面図である。
【符号の説明】
1 シリコン基板 2 ウエル領域 3 ゲート酸化膜 3’フィールド酸化膜 4 ポリシリコン 4a 高濃度部 4b 低濃度部 5 ベース領域 6 レジスト 7 ソース領域 8 アルミ 9 絶縁膜

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 (1)第1導電型の半導体基板に互いに離
    れて設けられた第2導電型のベース領域、 (2)前記ベース領域内に設けられた第1導電型のソース
    領域、 (3)互いに離れて設けられた前記ベース領域内の前記ソ
    ース領域をオーバーラップするゲート酸化膜を介して形
    成されたゲート電極、 (4)前記ゲート電極を覆う絶縁膜、 (5)前記絶縁膜上に被着した金属膜からなるソース電
    極、 (6)前記半導体基板の下部表面に被着した金属膜からな
    るドレイン電極、 を有する縦型電界効果トランジスタであって、 (7)ゲート電極と同一の材料である多結晶シリコンで形
    成したダイオード部を有し、 (8)前記ダイオードの一端はソース領域、他端はゲート
    電極と接続されている、Pch縦型MOS電界効果トラ
    ンジスタの製造方法において、 (a)前記ベース領域を形成するイオン注入、押込の工程
    にて、ダイオード部に第2導電型の低濃度層を同時に形
    成し、 (b)前記ソース領域形成以前にダイオード部に第1導電
    型の高濃度層を温度が900〜1000℃の熱処理にて形成
    し、 (c)この時、セル部のゲート電極の一部又は全部及びソ
    ース領域に不純物を導入せず、この工程にて、ダイオー
    ドの基本的な特性を得、 (d)前記高温熱処理後、独立にソースを温度が800〜880
    ℃の熱処理にて形成し、セル部ゲートポリシリがP型に
    形成する、 ことを特徴とする縦型MOS電界効果トランジスタの製
    造方法。
JP27611291A 1991-09-30 1991-09-30 縦型mos電界効果トランジスタの製造方法 Expired - Fee Related JP2808945B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP27611291A JP2808945B2 (ja) 1991-09-30 1991-09-30 縦型mos電界効果トランジスタの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP27611291A JP2808945B2 (ja) 1991-09-30 1991-09-30 縦型mos電界効果トランジスタの製造方法

Publications (2)

Publication Number Publication Date
JPH0590594A true JPH0590594A (ja) 1993-04-09
JP2808945B2 JP2808945B2 (ja) 1998-10-08

Family

ID=17564965

Family Applications (1)

Application Number Title Priority Date Filing Date
JP27611291A Expired - Fee Related JP2808945B2 (ja) 1991-09-30 1991-09-30 縦型mos電界効果トランジスタの製造方法

Country Status (1)

Country Link
JP (1) JP2808945B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5955821A (en) * 1996-07-29 1999-09-21 Murata Manufacturing Co., Ltd. Piezoelectric electro-acoustic transducer
WO2012036165A1 (ja) * 2010-09-15 2012-03-22 ローム株式会社 半導体素子

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5955821A (en) * 1996-07-29 1999-09-21 Murata Manufacturing Co., Ltd. Piezoelectric electro-acoustic transducer
WO2012036165A1 (ja) * 2010-09-15 2012-03-22 ローム株式会社 半導体素子
JP2012064727A (ja) * 2010-09-15 2012-03-29 Rohm Co Ltd 半導体素子
US9142542B2 (en) 2010-09-15 2015-09-22 Rohm Co., Ltd. Semiconductor device with protective diode

Also Published As

Publication number Publication date
JP2808945B2 (ja) 1998-10-08

Similar Documents

Publication Publication Date Title
JP3704164B2 (ja) 浅い半導体接合の形成方法
US5861334A (en) Method for fabricating semiconductor device having a buried channel
US4463492A (en) Method of forming a semiconductor device on insulating substrate by selective amorphosization followed by simultaneous activation and reconversion to single crystal state
US4597824A (en) Method of producing semiconductor device
KR920009745B1 (ko) 반도체장치의 제조방법
JP2578204B2 (ja) 半導体デバイスの製造方法
JPH04225529A (ja) 微量の不純物を添加したドレイン(ldd)を有する集積回路構造体を製作する改良された方法
US4912053A (en) Ion implanted JFET with self-aligned source and drain
US4841347A (en) MOS VLSI device having shallow junctions and method of making same
JP4030139B2 (ja) 電力半導体装置及びその製造方法
JP2509518B2 (ja) チタニウムシリサイドコンタクト製造方法
US5153146A (en) Maufacturing method of semiconductor devices
US4462151A (en) Method of making high density complementary transistors
JP2797798B2 (ja) 突き抜け防止のための埋込コンタクトを有する半導体装置とその製造方法
US5817564A (en) Double diffused MOS device and method
JP3161767B2 (ja) 半導体素子の製造方法
JPH0590594A (ja) 縦型mos電界効果トランジスタの製造方法
JPH02224223A (ja) 半導体装置
JPH0575041A (ja) Cmos半導体装置
JP2544806B2 (ja) 半導体装置の製造方法
JP2950241B2 (ja) 電界効果トランジスタの製造方法
JPS6384162A (ja) 半導体装置の製造方法
JPH01220438A (ja) 半導体装置の製造方法
JP2988067B2 (ja) 絶縁型電界効果トランジスタの製造方法
JP2713122B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070731

Year of fee payment: 9

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 10

Free format text: PAYMENT UNTIL: 20080731

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090731

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees