JP2713122B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2713122B2 JP2713122B2 JP5289914A JP28991493A JP2713122B2 JP 2713122 B2 JP2713122 B2 JP 2713122B2 JP 5289914 A JP5289914 A JP 5289914A JP 28991493 A JP28991493 A JP 28991493A JP 2713122 B2 JP2713122 B2 JP 2713122B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特に、高集積度高速低消費電力半導体集積装
置の製造方法に関わる。
に係わり、特に、高集積度高速低消費電力半導体集積装
置の製造方法に関わる。
【０００２】
【従来の技術】従来の半導体装置の製造方法（以下、従
来例という）を図３に基づいて説明する。図３は従来例
を示すもので、従来例の工程（Ａ）〜工程（Ｃ）からな
る製造工程順要部構造断面図である。これは例えば特開
平１−２３８１３７号に記載されたものである。従来例
は、まず、図３工程（Ａ）に示すようにシリコン基板
（１０）上に膜厚１μｍ前後のＳｉをドーピングしたｎ
型ＧａＡｓ層（３）をＭＯＣＶＤにより成長する。次い
で、図３工程（Ｂ）に示すようにｎ型ＧａＡｓ層（３）
の表面に選択的に膜厚１μｍのフォトレジストマスク
（５）を形成した後、上面から鉄（Ｆｅ+ ）またはクロ
ム（Ｃｒ+ ）をイオン注入して、注入領域を絶縁性にす
る。次いで、図３工程（Ｃ）に示すようにフォトレジス
トマスク（５）をエッチング除去すると、前記除去部分
がｎ型ＧａＡｓ層（３）からなる素子形成領域となり、
イオン注入領域が絶縁領域（６）になる。
来例という）を図３に基づいて説明する。図３は従来例
を示すもので、従来例の工程（Ａ）〜工程（Ｃ）からな
る製造工程順要部構造断面図である。これは例えば特開
平１−２３８１３７号に記載されたものである。従来例
は、まず、図３工程（Ａ）に示すようにシリコン基板
（１０）上に膜厚１μｍ前後のＳｉをドーピングしたｎ
型ＧａＡｓ層（３）をＭＯＣＶＤにより成長する。次い
で、図３工程（Ｂ）に示すようにｎ型ＧａＡｓ層（３）
の表面に選択的に膜厚１μｍのフォトレジストマスク
（５）を形成した後、上面から鉄（Ｆｅ+ ）またはクロ
ム（Ｃｒ+ ）をイオン注入して、注入領域を絶縁性にす
る。次いで、図３工程（Ｃ）に示すようにフォトレジス
トマスク（５）をエッチング除去すると、前記除去部分
がｎ型ＧａＡｓ層（３）からなる素子形成領域となり、
イオン注入領域が絶縁領域（６）になる。
【０００３】
【発明が解決しようとする課題】図３工程（Ａ）〜工程
（Ｃ）からなる従来例のような製造方法では、不純物を
イオン注入した後の注入領域は結晶性が破壊され、活性
化電子による伝導は抑制される。しかし、砒素サイトに
侵入したＦｅ+ またはＣｒ+ は、過剰正孔を生成して、
その微量な過剰正孔によって電気的伝導が発生する。特
に、半導体集積装置では、動作中において個々の半導体
装置の電位が異なるために隣接する半導体装置間で干渉
し合い、動作が不安定になる問題がある。このような動
作が不安定になる半導体装置間の最小電位差をサイドゲ
ート耐圧と呼んでいる。
（Ｃ）からなる従来例のような製造方法では、不純物を
イオン注入した後の注入領域は結晶性が破壊され、活性
化電子による伝導は抑制される。しかし、砒素サイトに
侵入したＦｅ+ またはＣｒ+ は、過剰正孔を生成して、
その微量な過剰正孔によって電気的伝導が発生する。特
に、半導体集積装置では、動作中において個々の半導体
装置の電位が異なるために隣接する半導体装置間で干渉
し合い、動作が不安定になる問題がある。このような動
作が不安定になる半導体装置間の最小電位差をサイドゲ
ート耐圧と呼んでいる。
【０００４】
【課題を解決するための手段】本発明は、上記課題を解
決するもので、半絶縁性基板上に、第４族をドープした
ｎ型第３−第５族化合物半導体層からなる導電性化合物
半導体層を成長する工程、前記導電性化合物半導体層を
有する基板に選択的に電子の不活性化のためのボロンを
注入する工程、ヒ素を注入する工程、前記基板に熱処理
と行い前記不純物の注入領域を電気的に絶縁する工程を
含むことを特徴とする半導体装置の製造方法である。ま
た、半絶縁性基板上に第４族をドープしたｎ型第３−第
５族化合物半導体層からなる導電性化合物半導体層が、
半絶縁性ＧａＡｓ基板上にアンドープＧａＡｓ層、高不
純物濃度の第１のｎ型ＧａＡｓ層、を有するものである
ことを特徴とする半導体装置の製造方法である。なお、
本発明において例えば、第４族とは、周期律表のＳｉを
をいい、第３族とは、周期律表のＧａ、Ａｌ、Ｉｎをい
い、第５族とは、周期律表のＡｓ、Ｐの元素のことであ
る。また、第３−第５族化合物とは、前記第３族と前記
第５族の元素の化合物のことである。
決するもので、半絶縁性基板上に、第４族をドープした
ｎ型第３−第５族化合物半導体層からなる導電性化合物
半導体層を成長する工程、前記導電性化合物半導体層を
有する基板に選択的に電子の不活性化のためのボロンを
注入する工程、ヒ素を注入する工程、前記基板に熱処理
と行い前記不純物の注入領域を電気的に絶縁する工程を
含むことを特徴とする半導体装置の製造方法である。ま
た、半絶縁性基板上に第４族をドープしたｎ型第３−第
５族化合物半導体層からなる導電性化合物半導体層が、
半絶縁性ＧａＡｓ基板上にアンドープＧａＡｓ層、高不
純物濃度の第１のｎ型ＧａＡｓ層、を有するものである
ことを特徴とする半導体装置の製造方法である。なお、
本発明において例えば、第４族とは、周期律表のＳｉを
をいい、第３族とは、周期律表のＧａ、Ａｌ、Ｉｎをい
い、第５族とは、周期律表のＡｓ、Ｐの元素のことであ
る。また、第３−第５族化合物とは、前記第３族と前記
第５族の元素の化合物のことである。
【０００５】
【作用】本発明においては、第４族をドープしたｎ型第
３−第５族化合物半導体に第５族のイオンの注入と、電
子の不活性化のためのイオン注入をした後、熱処理を施
すことによって第４族原子の第５族サイトへの侵入を抑
制し、活性化正孔を低減して半導体集積装置における半
導体装置間の微量の過剰正孔の電気伝導が抑制され、集
積度が高く、高安定動作な高性能半導体集積装置を実現
できるものである。
３−第５族化合物半導体に第５族のイオンの注入と、電
子の不活性化のためのイオン注入をした後、熱処理を施
すことによって第４族原子の第５族サイトへの侵入を抑
制し、活性化正孔を低減して半導体集積装置における半
導体装置間の微量の過剰正孔の電気伝導が抑制され、集
積度が高く、高安定動作な高性能半導体集積装置を実現
できるものである。
【０００６】
【実施例】本発明の実施例について図面を参照して説明
する。 〔実施例１〕図１工程（Ａ）に示すように、半絶縁性Ｇ
ａＡｓ基板（１）上にアンドープＧａＡｓ層（２）、高
不純物濃度の第１のｎ型ＧａＡｓ層（３）、及び第１の
ｎ型ＧａＡｓ層（３）よりも高不純物濃度の第２のＧａ
Ａｓ層（４）を順次堆積する。次に、図１工程（Ｂ）に
示すようにフォトレジスト（５）によりパターニングを
行い、絶縁領域（６）に砒素イオンを選択的に注入し、
さらに、ボロンイオンを選択的に注入する。この場合、
砒素イオンとボロンイオンの注入エネルギーは各々１５
０ＫｅＶ，１００ｅＶである。またドース量は共に同量
であり、各々１乃至１０×１０13cm-2である。その後、
フォトレジストを除去し、ＡｓＨ3 雰囲気下で６００℃
の熱処理を３０分行う。
する。 〔実施例１〕図１工程（Ａ）に示すように、半絶縁性Ｇ
ａＡｓ基板（１）上にアンドープＧａＡｓ層（２）、高
不純物濃度の第１のｎ型ＧａＡｓ層（３）、及び第１の
ｎ型ＧａＡｓ層（３）よりも高不純物濃度の第２のＧａ
Ａｓ層（４）を順次堆積する。次に、図１工程（Ｂ）に
示すようにフォトレジスト（５）によりパターニングを
行い、絶縁領域（６）に砒素イオンを選択的に注入し、
さらに、ボロンイオンを選択的に注入する。この場合、
砒素イオンとボロンイオンの注入エネルギーは各々１５
０ＫｅＶ，１００ｅＶである。またドース量は共に同量
であり、各々１乃至１０×１０13cm-2である。その後、
フォトレジストを除去し、ＡｓＨ3 雰囲気下で６００℃
の熱処理を３０分行う。
【０００７】次に、図１工程（Ｃ）に示すように第２の
ｎ型ＧａＡｓ層（４）並びに第１のｎ型ＧａＡｓ層
（３）の一部をエッチングしてリセスを形成し、絶縁膜
（７）を全面に５０００Ａ成長する。次に図１工程
（Ｄ）に示すように前記リセス領域内の絶縁膜（７）の
一部をフォトレジストによりパターニングしてエッチン
グして開口部を形成し、その開口部にゲート電極（８）
を形成し、前記絶縁膜（７）を除去する。その後図１工
程（Ｅ）に示すようにゲート電極（８）を挟む両側にオ
ートミック電極（９）を形成する。本実施例におけるサ
イドゲート耐圧は１０Ｖ以上で、電源電圧の２倍以上得
られているために、半導体集積装置の安定な動作が可能
である。
ｎ型ＧａＡｓ層（４）並びに第１のｎ型ＧａＡｓ層
（３）の一部をエッチングしてリセスを形成し、絶縁膜
（７）を全面に５０００Ａ成長する。次に図１工程
（Ｄ）に示すように前記リセス領域内の絶縁膜（７）の
一部をフォトレジストによりパターニングしてエッチン
グして開口部を形成し、その開口部にゲート電極（８）
を形成し、前記絶縁膜（７）を除去する。その後図１工
程（Ｅ）に示すようにゲート電極（８）を挟む両側にオ
ートミック電極（９）を形成する。本実施例におけるサ
イドゲート耐圧は１０Ｖ以上で、電源電圧の２倍以上得
られているために、半導体集積装置の安定な動作が可能
である。
【０００８】〔実施例２〕図２工程（Ａ）に示すよう
に、半絶縁性ＧａＡｓ基板（１）上にアンドープＧａＡ
ｓ層（２）、高不純物濃度の第１のｎ型ＧａＡｓ層
（３）を順次堆積する。次に、図２工程（Ｂ）に示すよ
うにフォトレジストによりパターニングを行い、絶縁領
域（６）に砒素イオンを選択的に注入し、さらに、ボロ
ンイオンを選択的に注入する。この場合、砒素イオンと
ボロンイオンの注入エネルギーは１５０ＫｅＶ，１００
ｅＶである。またドース量は共に同量であり、０．５乃
至５×１０15cm-2である。次に、図２工程（Ｃ）に示す
ようにｎ型ＧａＡｓ層（３）上にＷＳｉを堆積し、フォ
トレジストによりパターニングを行い、前記フォトレジ
ストをマスクに反応性イオンエッチングによりＷＳｉを
加工してゲート電極（８）を形成する。
に、半絶縁性ＧａＡｓ基板（１）上にアンドープＧａＡ
ｓ層（２）、高不純物濃度の第１のｎ型ＧａＡｓ層
（３）を順次堆積する。次に、図２工程（Ｂ）に示すよ
うにフォトレジストによりパターニングを行い、絶縁領
域（６）に砒素イオンを選択的に注入し、さらに、ボロ
ンイオンを選択的に注入する。この場合、砒素イオンと
ボロンイオンの注入エネルギーは１５０ＫｅＶ，１００
ｅＶである。またドース量は共に同量であり、０．５乃
至５×１０15cm-2である。次に、図２工程（Ｃ）に示す
ようにｎ型ＧａＡｓ層（３）上にＷＳｉを堆積し、フォ
トレジストによりパターニングを行い、前記フォトレジ
ストをマスクに反応性イオンエッチングによりＷＳｉを
加工してゲート電極（８）を形成する。
【０００９】次に図２工程（Ｄ）に示すように全面に、
絶縁膜（７）を２０００Ａ成長し、異方性ドライエッチ
ングにより、前記ゲート電極（８）側面に前記絶縁膜
（７）を残す。次に、前記ゲート電極（８）及びゲート
電極（８）側面の前記絶縁膜（７）をマスクに選択的に
シリコンイオンを注入し、ＡｓＨ3 雰囲気中にて８００
℃で熱処理を行い活性化する。最後に第３工程Ｅに示す
ようにゲート電極（８）を挟む両側にオーミック電極
（９）を形成する。本実施例におけるサイドゲート耐圧
は１０Ｖ以上で、電源電圧の２倍以上得られているため
に、半導体集積装置の安定な動作が可能である。
絶縁膜（７）を２０００Ａ成長し、異方性ドライエッチ
ングにより、前記ゲート電極（８）側面に前記絶縁膜
（７）を残す。次に、前記ゲート電極（８）及びゲート
電極（８）側面の前記絶縁膜（７）をマスクに選択的に
シリコンイオンを注入し、ＡｓＨ3 雰囲気中にて８００
℃で熱処理を行い活性化する。最後に第３工程Ｅに示す
ようにゲート電極（８）を挟む両側にオーミック電極
（９）を形成する。本実施例におけるサイドゲート耐圧
は１０Ｖ以上で、電源電圧の２倍以上得られているため
に、半導体集積装置の安定な動作が可能である。
【００１０】
【発明の効果】本発明は、以上詳記した通り、第４族を
ドープしたｎ型第３−第５族化合物半導体に第５族のイ
オンの注入と、電子の不活性化のためのイオン注入をし
た後、熱処理を施すことによって第４族原子の第５族サ
イトへの侵入を抑制し、活性化正孔を低減する。半導体
装置が多数存在し隣接するような半導体集積装置では、
サイドゲート耐圧が向上し、安定した高性能な半導体集
積装置を高歩留まりで実現できる効果を有する。
ドープしたｎ型第３−第５族化合物半導体に第５族のイ
オンの注入と、電子の不活性化のためのイオン注入をし
た後、熱処理を施すことによって第４族原子の第５族サ
イトへの侵入を抑制し、活性化正孔を低減する。半導体
装置が多数存在し隣接するような半導体集積装置では、
サイドゲート耐圧が向上し、安定した高性能な半導体集
積装置を高歩留まりで実現できる効果を有する。
【図１】本発明の一実施例を示す図であって、工程
（Ａ）〜（Ｅ）からなる製造工程順要部構造断面図であ
る。
（Ａ）〜（Ｅ）からなる製造工程順要部構造断面図であ
る。
【図２】本発明の第２の実施例を示す図であって、工程
（Ａ）〜（Ｅ）からなる製造工程順要部構造断面図であ
る。
（Ａ）〜（Ｅ）からなる製造工程順要部構造断面図であ
る。
【図３】従来法を示す図であって、工程（Ａ）〜（Ｃ）
からなる製造工程順要部構造断面図である。
からなる製造工程順要部構造断面図である。
１ 半絶縁性ＧａＡｓ基板 ２ アンドープＧａＡｓ層 ３ 第１ｎ型ＧａＡｓ層 ４ 第２のｎ型ＧａＡｓ層 ５ フォトレジスト ６ 絶縁領域 ７ 絶縁膜 ８ ゲート電極 ９ オーミック電極 １０ Ｓｉ基板
Claims (2)
- 【請求項１】 半絶縁性基板上に、第４族をドープした
ｎ型第３−第５族化合物半導体層からなる導電性化合物
半導体層を成長する工程、前記導電性化合物半導体層を
有する基板に選択的に電子の不活性化のためのボロンを
注入する工程、ヒ素を注入する工程、前記基板に熱処理
と行い前記不純物の注入領域を電気的に絶縁する工程を
含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 半絶縁性基板上に第４族をドープしたｎ
型第３−第５族化合物半導体層からなる導電性化合物半
導体層が、半絶縁性ＧａＡｓ基板上にアンドープＧａＡ
ｓ層、高不純物濃度の第１のｎ型ＧａＡｓ層を有するも
のであることを特徴とする請求項１に記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5289914A JP2713122B2 (ja) | 1993-10-26 | 1993-10-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5289914A JP2713122B2 (ja) | 1993-10-26 | 1993-10-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130769A JPH07130769A (ja) | 1995-05-19 |
| JP2713122B2 true JP2713122B2 (ja) | 1998-02-16 |
Family
ID=17749401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5289914A Expired - Fee Related JP2713122B2 (ja) | 1993-10-26 | 1993-10-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2713122B2 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01308081A (ja) * | 1988-06-07 | 1989-12-12 | Nec Kansai Ltd | 半導体装置 |
| JPH0218941A (ja) * | 1988-07-07 | 1990-01-23 | Fujitsu Ltd | 半導体装置 |
| JP2721513B2 (ja) * | 1988-08-03 | 1998-03-04 | 富士通株式会社 | 化合物半導体装置の製造方法 |
| JPH02305436A (ja) * | 1989-05-19 | 1990-12-19 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH04346458A (ja) * | 1991-05-24 | 1992-12-02 | Nippon Telegr & Teleph Corp <Ntt> | 半絶縁性基板の高抵抗化方法とこれを用いたＧａＡｓＭＥＳＦＥＴの素子間分離方法 |
| JPH05346458A (ja) * | 1992-06-16 | 1993-12-27 | Japan Radio Co Ltd | Ｇｐｓ受信機 |
-
1993
- 1993-10-26 JP JP5289914A patent/JP2713122B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07130769A (ja) | 1995-05-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |