JP2721513B2 - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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Description
【発明の詳細な説明】 ［概要］ 分子線エピタキシャル成長した化合物半導体層を用
い、素子分離領域を備えた半導体装置の製造方法に関
し、 制限した素子分離領域で良好にサイドゲート効果を低
減できる半導体装置の製造方法を提供することを目的と
し、 半絶縁性化合物半導体の基板上にノンドープ化合物半
導体のバッファ層をサイドゲート効果を低減する低い基
板温度で分子線エピタキシャル成長する工程と、基板温
度を連続的あるいは段階的に所定温度まで上げて、該バ
ッファ層上に化合物半導体の中間層および化合物半導体
の能動層を分子線エピタキシャル成長する工程と、 該能動層を貫通して、下の該中間層の途中まで達する
素子分離領域を形成する工程とを含むように構成する。
い、素子分離領域を備えた半導体装置の製造方法に関
し、 制限した素子分離領域で良好にサイドゲート効果を低
減できる半導体装置の製造方法を提供することを目的と
し、 半絶縁性化合物半導体の基板上にノンドープ化合物半
導体のバッファ層をサイドゲート効果を低減する低い基
板温度で分子線エピタキシャル成長する工程と、基板温
度を連続的あるいは段階的に所定温度まで上げて、該バ
ッファ層上に化合物半導体の中間層および化合物半導体
の能動層を分子線エピタキシャル成長する工程と、 該能動層を貫通して、下の該中間層の途中まで達する
素子分離領域を形成する工程とを含むように構成する。
［産業上の利用分野］ 本発明は、化合物半導体を用いた化合物半導体装置の
製造方法に関し、特に分子線エピタキシャル成長した化
合物半導体層を用い、素子分離領域を備えた化合物半導
体装置の製造方法に関する。
製造方法に関し、特に分子線エピタキシャル成長した化
合物半導体層を用い、素子分離領域を備えた化合物半導
体装置の製造方法に関する。
近年コンピュータの高速化の要求に伴い、動作速度の
速い化合物半導体を分子線エピタキシャル成長（MBE）
した半導体構造を用いたMESFET,HEMT等の集積回路が多
く生産されており、これらの集積回路の高速化、生産コ
ストの低下のためには分離領域の面積を制限した高集積
化が必要となっている。
速い化合物半導体を分子線エピタキシャル成長（MBE）
した半導体構造を用いたMESFET,HEMT等の集積回路が多
く生産されており、これらの集積回路の高速化、生産コ
ストの低下のためには分離領域の面積を制限した高集積
化が必要となっている。
［従来の技術］ 分子線エピタキシャル成長した化合物半導体を用いた
従来の化合物半導体装置としては、MESFET,HEMT等があ
る。以下、例としてGaAsとAlGaAsを用いたHEMTを第５図
を参照して説明する。分離領域を挾んで２つの同等構成
のトランジスタTr1,Tr2が形成されている。
従来の化合物半導体装置としては、MESFET,HEMT等があ
る。以下、例としてGaAsとAlGaAsを用いたHEMTを第５図
を参照して説明する。分離領域を挾んで２つの同等構成
のトランジスタTr1,Tr2が形成されている。
半絶縁性GaAsの基板31上に分子線エピタキシャル成長
法（MBE）により、例えば第５図右部分に概略を示すよ
うに基板温度680℃でノンドープのｉ（intrinsic真性）
型GaAs層32,n型Al0.3Ga0.7As層33、ｎ型GaAs層34を次々
に積層してある。その後、化学エッチング又は不活性化
O+イオン注入等でｉ型GaAs層32の途中まで達する素子分
離領域36を形成し、電極37,38,39を形成してある。ソー
ス電極37、ドレイン電極38はAuGe及びAuで構成し、ゲー
ト電極39はｎ型GaAs層34をリセスエッチング後、ショッ
トキ金属、例えばAlを堆積して形成する。
法（MBE）により、例えば第５図右部分に概略を示すよ
うに基板温度680℃でノンドープのｉ（intrinsic真性）
型GaAs層32,n型Al0.3Ga0.7As層33、ｎ型GaAs層34を次々
に積層してある。その後、化学エッチング又は不活性化
O+イオン注入等でｉ型GaAs層32の途中まで達する素子分
離領域36を形成し、電極37,38,39を形成してある。ソー
ス電極37、ドレイン電極38はAuGe及びAuで構成し、ゲー
ト電極39はｎ型GaAs層34をリセスエッチング後、ショッ
トキ金属、例えばAlを堆積して形成する。
［発明が解決しようとする課題］ 上述の従来技術によると、素子分離が完全でなく、素
子分離領域を隔てた半導体素子相互の干渉が起こりやす
かった。従って、素子間の干渉を避けるには、素子分離
領域の幅を数μｍ〜数十μｍにする必要があった。
子分離領域を隔てた半導体素子相互の干渉が起こりやす
かった。従って、素子間の干渉を避けるには、素子分離
領域の幅を数μｍ〜数十μｍにする必要があった。
すなわち、素子分離の不完全性により、サイドゲート
効果と呼ばれる現象が見られた。この現象は、素子分離
領域36を隔てた２つのトランジスタT1r,Tr2が互いに干
渉する現象である。たとえば、第５図の第１のトランジ
スタTr1のソース電圧を0V、ドレイン電圧を1Vとした
時、その閾値電圧が約１μｍ幅の分離領域を隔てた第２
のトランジスタTr2のソース電圧によって変化してしま
う。この閾値変化の測定結果を第６図に示す。
効果と呼ばれる現象が見られた。この現象は、素子分離
領域36を隔てた２つのトランジスタT1r,Tr2が互いに干
渉する現象である。たとえば、第５図の第１のトランジ
スタTr1のソース電圧を0V、ドレイン電圧を1Vとした
時、その閾値電圧が約１μｍ幅の分離領域を隔てた第２
のトランジスタTr2のソース電圧によって変化してしま
う。この閾値変化の測定結果を第６図に示す。
第６図において、横軸は第２のトランジスタTr2のソ
ース電流に加えた電圧をボルトで表し、縦軸は第１のト
ランジスタTr2の閾値をボルトで表す。すなわち、縦軸
の値の変化が本来は一定であることが望まれる閾値の変
化を表す。第２のトランジスタTr2のソース電圧の絶対
値が僅かに0Vから1Vに向かって上昇するにつれ、第１の
トランジスタTr1の閾値電圧は顕著に変化してしまうの
が認められる。この現象は素子分離領域の幅が狭くなる
とさらに大きくなる。隣（サイド）の素子のバイアス
が、あたかもゲート電圧のように働くのでサイドゲート
効果と呼ばれる。
ース電流に加えた電圧をボルトで表し、縦軸は第１のト
ランジスタTr2の閾値をボルトで表す。すなわち、縦軸
の値の変化が本来は一定であることが望まれる閾値の変
化を表す。第２のトランジスタTr2のソース電圧の絶対
値が僅かに0Vから1Vに向かって上昇するにつれ、第１の
トランジスタTr1の閾値電圧は顕著に変化してしまうの
が認められる。この現象は素子分離領域の幅が狭くなる
とさらに大きくなる。隣（サイド）の素子のバイアス
が、あたかもゲート電圧のように働くのでサイドゲート
効果と呼ばれる。
したがって、このような素子を集積化する場合、サイ
ドゲート効果が生じないよう、ないしは影響しない程度
まで低減するよう素子分離領域36の幅を広げる必要があ
った。たとえば、第２のトランジスタTr2に−3V印加さ
れる場合、第１、第２のトランジスタTr1,Tr2間の素子
分離幅は数十μｍも必要になる。
ドゲート効果が生じないよう、ないしは影響しない程度
まで低減するよう素子分離領域36の幅を広げる必要があ
った。たとえば、第２のトランジスタTr2に−3V印加さ
れる場合、第１、第２のトランジスタTr1,Tr2間の素子
分離幅は数十μｍも必要になる。
サイドゲート効果の原因の１つとして、基板31とノン
ドープ化合物半導体層32の界面が考えられている（IEE
E,Electron Device Letters,vol.EDL−8,No.6,p280（19
87））。
ドープ化合物半導体層32の界面が考えられている（IEE
E,Electron Device Letters,vol.EDL−8,No.6,p280（19
87））。
そこで、界面を分離させるため、第７図のように、素
子分離領域36をノンドープ化合物半導体層32を貫通させ
て、基板31内にまで達するように形成することによりサ
イドゲート効果を低減することが考えられる。しかし、
表面から基板31までの深さは通常１μｍ程度はある。こ
の深さの素子分離をエッチングで行う場合は、後に残る
段差により、配線金属の段切れが生じ、信頼性が得られ
ない。そこでイオン注入により、素子分離を行うことが
考えられるが、イオンの横方向の拡がりのため、たとえ
ば３μｍ程度の、広い素子分離領域の幅が必要となって
しまう。
子分離領域36をノンドープ化合物半導体層32を貫通させ
て、基板31内にまで達するように形成することによりサ
イドゲート効果を低減することが考えられる。しかし、
表面から基板31までの深さは通常１μｍ程度はある。こ
の深さの素子分離をエッチングで行う場合は、後に残る
段差により、配線金属の段切れが生じ、信頼性が得られ
ない。そこでイオン注入により、素子分離を行うことが
考えられるが、イオンの横方向の拡がりのため、たとえ
ば３μｍ程度の、広い素子分離領域の幅が必要となって
しまう。
このように、従来技術によれば、素子分離領域を制限
して良好な素子分離を行うことはできなかった。
して良好な素子分離を行うことはできなかった。
本発明の目的は、制限した素子分離領域で良好にサイ
ドゲート効果を低減できる半導体装置の製造方法を提供
することである。
ドゲート効果を低減できる半導体装置の製造方法を提供
することである。
［課題を解決するための手段］ 第１図のごとく、半絶縁性化合物半導体基板１上にノ
ンドープ化合物半導体のバッファ層２をサイドゲート効
果を低減する低い基板温度で分子線エピタキシャル成長
する。その上に化合物半導体の中間層12を基板温度を連
続的あるいは段階的に所定温度まで上昇しながら分子線
エピタキシャル成長した層で構成する。中間層12の上に
能動層３を分子線エピタキシャル成長する。能動層３を
貫通し、少なくとも中間化合物半導体層12の途中まで達
する素子分離領域６を設ける。
ンドープ化合物半導体のバッファ層２をサイドゲート効
果を低減する低い基板温度で分子線エピタキシャル成長
する。その上に化合物半導体の中間層12を基板温度を連
続的あるいは段階的に所定温度まで上昇しながら分子線
エピタキシャル成長した層で構成する。中間層12の上に
能動層３を分子線エピタキシャル成長する。能動層３を
貫通し、少なくとも中間化合物半導体層12の途中まで達
する素子分離領域６を設ける。
また、半絶縁性化合物半導体の基板１の上に、サイド
ゲート効果を低減する低い基板温度でノンドープ化合物
半導体のバッファ層２を分子線エピタキシャル成長法で
成長し、基板温度を連続的或いは段階的に上昇して化合
物半導体の中間層12、化合物半導体の能動層３を分子線
エピタキシャル成長する。能動層３を貫通し、少なくと
も中間化合物半導体層12の途中まで達する分離領域６を
形成する。
ゲート効果を低減する低い基板温度でノンドープ化合物
半導体のバッファ層２を分子線エピタキシャル成長法で
成長し、基板温度を連続的或いは段階的に上昇して化合
物半導体の中間層12、化合物半導体の能動層３を分子線
エピタキシャル成長する。能動層３を貫通し、少なくと
も中間化合物半導体層12の途中まで達する分離領域６を
形成する。
［作用］ 低い基板温度で分子線エピタキシャル成長したノンド
ープ化合物半導体層は、高電界下のキャリア移動に対
し、優れた遮蔽効果を有すると考えられる。これにより
サイドゲート効果を減ずることができる。
ープ化合物半導体層は、高電界下のキャリア移動に対
し、優れた遮蔽効果を有すると考えられる。これにより
サイドゲート効果を減ずることができる。
この様なノンドープ化合物半導体層を有する半導体装
置においては、素子分離領域を基板まで達しさせる必要
はない。能動層を貫通し、下の中間層の途中まで達する
素子分離領域を設ければ十分な素子分離効果が得られ
る。
置においては、素子分離領域を基板まで達しさせる必要
はない。能動層を貫通し、下の中間層の途中まで達する
素子分離領域を設ければ十分な素子分離効果が得られ
る。
［実施例］ 第２図（Ａ），（Ｂ），（Ｃ）は本発明の実施例によ
るHEMT素子の製造工程のいくつかの段階について示して
いる。
るHEMT素子の製造工程のいくつかの段階について示して
いる。
半絶縁性GaAs基板21を分子線エピタキシャル成長（MB
E）装置内に設置し、基板温度を約200℃として、第２図
（Ａ）に示すように、ノンドープGaAsのバッファ層22a
を約500ÅMBE法でエピタキシャル成長する。
E）装置内に設置し、基板温度を約200℃として、第２図
（Ａ）に示すように、ノンドープGaAsのバッファ層22a
を約500ÅMBE法でエピタキシャル成長する。
後にさらに説明するように、このような低い基板温度
で成長したノンドープ半導体のバッファ層はサイドゲー
ト効果を低減することができる。このバッファ層22aの
厚さは良好なサイドゲート効果の防止のためには200Å
以上あることが望ましい。
で成長したノンドープ半導体のバッファ層はサイドゲー
ト効果を低減することができる。このバッファ層22aの
厚さは良好なサイドゲート効果の防止のためには200Å
以上あることが望ましい。
低い基板温度とは高々400℃の温度であり、好ましく
は約300℃以下、より好ましくは約200℃程度以下の温度
である。但し、150℃より低くない温度である。
は約300℃以下、より好ましくは約200℃程度以下の温度
である。但し、150℃より低くない温度である。
サイドゲート効果は、高電界の下でキャリアが移動
し、素子下の基板あるいは基板・MBE層界面のある種の
トラップに蓄積されてポテンシャルが変化してしまうと
考えると説明ができる。
し、素子下の基板あるいは基板・MBE層界面のある種の
トラップに蓄積されてポテンシャルが変化してしまうと
考えると説明ができる。
低い基板温度で成長したMBEエピタキシャル成長層は
多くの欠陥を導入すると考えられる。このような結晶欠
陥に付随して、深い準位のキャリアトラップが形成され
ると考えられる。このような深い準位のキャリアトラッ
プを多数含む半導体層は以下のように高電界下でのキャ
リア移動に対して優れた遮蔽効果を持つと考えられる。
深い準位のキャリアトラップは、電子等のキャリアが移
動してくると、それらのキャリアを捕らえ、強く束縛す
る。これにより、キャリアの通過を阻止することができ
る。このようにして、基板とその上のノンドープ化合物
半導体層との界面に起因すると考えられるサイドゲート
効果の原因を遮蔽することができるものと考えられる。
多くの欠陥を導入すると考えられる。このような結晶欠
陥に付随して、深い準位のキャリアトラップが形成され
ると考えられる。このような深い準位のキャリアトラッ
プを多数含む半導体層は以下のように高電界下でのキャ
リア移動に対して優れた遮蔽効果を持つと考えられる。
深い準位のキャリアトラップは、電子等のキャリアが移
動してくると、それらのキャリアを捕らえ、強く束縛す
る。これにより、キャリアの通過を阻止することができ
る。このようにして、基板とその上のノンドープ化合物
半導体層との界面に起因すると考えられるサイドゲート
効果の原因を遮蔽することができるものと考えられる。
良好な半導体装置を形成するためにはノンドープ化合
物半導体のバッファ層は単結晶であって、その上に結晶
性の良い化合物半導体の能動層が成長できなくてはなら
ない。低い基板温度とは、このような深い準位のキャリ
アトラップを多数形成しつつ、MBE法で単結晶を成長さ
せる温度である。
物半導体のバッファ層は単結晶であって、その上に結晶
性の良い化合物半導体の能動層が成長できなくてはなら
ない。低い基板温度とは、このような深い準位のキャリ
アトラップを多数形成しつつ、MBE法で単結晶を成長さ
せる温度である。
低い基板温度でノンドープGaAsのバッファ層22aを成
長した後、第２図（Ｂ）に示すように、基板温度を連続
的に上昇しつつノンドープGaAs層22bを成長し、基板温
度を680℃で一定としさらにノンドープGaAs層22cを成長
する。GaAs層22b、22cを合計5500Åの厚さ形成する。つ
ぎに、基板温度を680℃に保ったまま、Siを２×1018cm
-3ドープしたｎ型Al0.3Ga0.7As層23を厚さ400Å、同様
にSiをドープしたｎ型GaAs層24を1000Å成長する。
長した後、第２図（Ｂ）に示すように、基板温度を連続
的に上昇しつつノンドープGaAs層22bを成長し、基板温
度を680℃で一定としさらにノンドープGaAs層22cを成長
する。GaAs層22b、22cを合計5500Åの厚さ形成する。つ
ぎに、基板温度を680℃に保ったまま、Siを２×1018cm
-3ドープしたｎ型Al0.3Ga0.7As層23を厚さ400Å、同様
にSiをドープしたｎ型GaAs層24を1000Å成長する。
ノンドープGaAs層22cとｎ型AlGaAs層23との接触電位
と不純物濃度との差等により、ノンドープGaAs層22cの
表面近傍に２次元キャリア（この場合は電子）ガス25が
生成する。
と不純物濃度との差等により、ノンドープGaAs層22cの
表面近傍に２次元キャリア（この場合は電子）ガス25が
生成する。
第２図（Ｃ）に示すように、まず、２つのトランジス
タTr1とTr2との間に、O+イオンを打ち込んで、素子分離
領域26を形成する。素子分離領域26は能動層23,24を貫
通し、その下のｉ型GaAs層22c表面の２次元キャリアガ
ス25の下まで到達する。次に、ｎ型GaAs層24の上にソー
ス電極27、ドレイン電極28を形成し、ｎ型GaAs層24をリ
セスエッチングして、ゲート電極29を形成する。ソース
電極27、ドレイン電極28は、たとえばｎ型GaAs層24に45
0℃で合金化された厚さ約4000ÅのAuGeおよびAu層であ
り、ゲート電極29は、たとえば厚さ約4000ÅのAl層であ
る。
タTr1とTr2との間に、O+イオンを打ち込んで、素子分離
領域26を形成する。素子分離領域26は能動層23,24を貫
通し、その下のｉ型GaAs層22c表面の２次元キャリアガ
ス25の下まで到達する。次に、ｎ型GaAs層24の上にソー
ス電極27、ドレイン電極28を形成し、ｎ型GaAs層24をリ
セスエッチングして、ゲート電極29を形成する。ソース
電極27、ドレイン電極28は、たとえばｎ型GaAs層24に45
0℃で合金化された厚さ約4000ÅのAuGeおよびAu層であ
り、ゲート電極29は、たとえば厚さ約4000ÅのAl層であ
る。
この構造の上にSiO2などの層間絶縁膜、電極間を接続
する配線金属層など（図示せず）が形成されて集積回路
を構成する。
する配線金属層など（図示せず）が形成されて集積回路
を構成する。
一方GaAs層22c,n型AlGaAs層23、ｎ型GaAS層24をMBE成
長する温度は、結晶欠陥を積極的に作るノンドープのGa
ASのバッファ層22aの成長と異なり、良好な結晶性の半
導体層をMBE成長するものである。680℃に限らず500〜7
00℃の範囲から選ぶことができる。
長する温度は、結晶欠陥を積極的に作るノンドープのGa
ASのバッファ層22aの成長と異なり、良好な結晶性の半
導体層をMBE成長するものである。680℃に限らず500〜7
00℃の範囲から選ぶことができる。
第３図に他の実施例による化合物半導体装置の断面図
を示す。第２図（Ｂ）においては、まず基板温度を所定
基板温度まで連続的に上昇させつつｉ型GaAs層22bをMBE
成長した後、さらに所定基板温度でGaAs層22cをMBE成長
したが、第３図の実施例では、低い基板温度200℃でｉ
型GaAs層22aを成長した後、段階的に680℃まで昇温し、
ｉ型GaAs層22cを約0.5μmMBE成長する。その他は第２図
の実施例と同様である。
を示す。第２図（Ｂ）においては、まず基板温度を所定
基板温度まで連続的に上昇させつつｉ型GaAs層22bをMBE
成長した後、さらに所定基板温度でGaAs層22cをMBE成長
したが、第３図の実施例では、低い基板温度200℃でｉ
型GaAs層22aを成長した後、段階的に680℃まで昇温し、
ｉ型GaAs層22cを約0.5μmMBE成長する。その他は第２図
の実施例と同様である。
第３図に示す構成の化合物半導体装置において、第１
のトランジスタTr1のソース電圧、ドレイン電圧をそれ
ぞれ0.1Vとして、第２のトランジスタTr2のソース電極
に印加した電圧を変化させ、第１のトランジスタTr1の
閾値を測定した。ここで、測定に用いた半導体装置の素
子分離幅は１μｍであった。測定結果を第４図に示す。
のトランジスタTr1のソース電圧、ドレイン電圧をそれ
ぞれ0.1Vとして、第２のトランジスタTr2のソース電極
に印加した電圧を変化させ、第１のトランジスタTr1の
閾値を測定した。ここで、測定に用いた半導体装置の素
子分離幅は１μｍであった。測定結果を第４図に示す。
第４図において、横軸は第２のトランジスタのソース
電極に印加した電圧を表し、縦軸は第１のトランジスタ
の閾値を表す。第６図の従来技術による例の場合には、
第２のトランジスタのソース電圧の大きさが０から大き
くなると直ちにサイドゲート効果が観察されたが、第４
図の場合は第２のトランジスタのソース電圧が約−4Vま
では閾値は変化を示さず、ほとんどサイドゲート効果を
示していない。従来例と比較したとき、上記実施例によ
りサイドゲート効果を大巾に低減できることが判る。
電極に印加した電圧を表し、縦軸は第１のトランジスタ
の閾値を表す。第６図の従来技術による例の場合には、
第２のトランジスタのソース電圧の大きさが０から大き
くなると直ちにサイドゲート効果が観察されたが、第４
図の場合は第２のトランジスタのソース電圧が約−4Vま
では閾値は変化を示さず、ほとんどサイドゲート効果を
示していない。従来例と比較したとき、上記実施例によ
りサイドゲート効果を大巾に低減できることが判る。
なお、単独のトランジスタとしての性能の低下は見ら
れず、ノンドープGaAs層22aを200℃で成長したことによ
る影響は、その上に昇温した基板温度でｉ型GaAs層22c
を成長した後、能動層23,24を形成することによって、
防止できたものと考えられる。
れず、ノンドープGaAs層22aを200℃で成長したことによ
る影響は、その上に昇温した基板温度でｉ型GaAs層22c
を成長した後、能動層23,24を形成することによって、
防止できたものと考えられる。
酸素イオンO+打ち込みによる素子分離領域の深さを２
次元キャリアガス25の下までとできたので、素子分離領
域の幅も約１μｍとすることができた。
次元キャリアガス25の下までとできたので、素子分離領
域の幅も約１μｍとすることができた。
また、能動層下のｉ型GaAs層22cに、短チャネル効果
を防止するためのｐ型GaAs層あるいはAlGaAs層を挿入す
ることも可能である。
を防止するためのｐ型GaAs層あるいはAlGaAs層を挿入す
ることも可能である。
なお、HEMTの場合を説明したが、本発明がこれに限ら
ないのは自明であろう。たとえば、通常のFETを作るこ
ともできる。この場合は、たとえばGaAs基板上に低い基
板温度でノンドープｉ型GaAs層をMBE成長し、さらに基
板温度を上げてｉ型GaAs層を成長し、さらにｎ型GaAs層
を成長してチャネルを形成する活性層とすることができ
る。
ないのは自明であろう。たとえば、通常のFETを作るこ
ともできる。この場合は、たとえばGaAs基板上に低い基
板温度でノンドープｉ型GaAs層をMBE成長し、さらに基
板温度を上げてｉ型GaAs層を成長し、さらにｎ型GaAs層
を成長してチャネルを形成する活性層とすることができ
る。
以上、いくつかの実施例にそって本発明を説明した
が、本発明の精神から逸脱することなく、種々の組み合
わせ、変更、修正等ができることは当業者に自明であろ
う。
が、本発明の精神から逸脱することなく、種々の組み合
わせ、変更、修正等ができることは当業者に自明であろ
う。
［発明の効果］ 素子の性能劣化を伴わずに、制限した素子分離領域で
サイドゲート効果を低減した、素子分離の良好な半導体
装置が得られる。
サイドゲート効果を低減した、素子分離の良好な半導体
装置が得られる。
集積回路化した時に、高集積度を実現できる。
第１図は、本発明の原理図、 第２図（Ａ），（Ｂ），（Ｃ）は本発明の実施例による
半導体装置の製造方法を示す断面図、 第３図は、本発明の他の実施例による半導体装置の断面
図、 第４図は第３図の構成の具体例によるサイドゲート効果
低減の程度を表す測定データを示すグラフ、 第５図は、従来技術による半導体装置の断面図、 第６図は、第５図の従来例の構成例による半導体装置の
サイドゲート効果を表す測定データを示すグラフ、 第７図は第５図の半導体装置の素子分離領域を深くした
場合の構成を示す断面図である。 図において、 1,21……半絶縁性半導体基板 2,22a……低い基板温度でMBE法によって成長したノンド
ープ化合物半導体のバッファ層 3,23,24……化合物半導体の能動層 6,26……素子分離領域 12,22b,22c……化合物半導体の中間層 25……２次元キャリアガス
半導体装置の製造方法を示す断面図、 第３図は、本発明の他の実施例による半導体装置の断面
図、 第４図は第３図の構成の具体例によるサイドゲート効果
低減の程度を表す測定データを示すグラフ、 第５図は、従来技術による半導体装置の断面図、 第６図は、第５図の従来例の構成例による半導体装置の
サイドゲート効果を表す測定データを示すグラフ、 第７図は第５図の半導体装置の素子分離領域を深くした
場合の構成を示す断面図である。 図において、 1,21……半絶縁性半導体基板 2,22a……低い基板温度でMBE法によって成長したノンド
ープ化合物半導体のバッファ層 3,23,24……化合物半導体の能動層 6,26……素子分離領域 12,22b,22c……化合物半導体の中間層 25……２次元キャリアガス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石川 知則 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (1)
- 【請求項１】半絶縁性化合物半導体の基板上にノンドー
プ化合物半導体のバッファ層をサイドゲート効果を低減
する低い基板温度で分子線エピタキシャル成長する工程
と、 基板温度を連続的あるいは段階的に所定温度まで上げな
がら、該バッファ層上に化合物半導体の中間層を分子線
エピタキシャル成長する工程と、 該中間層上に化合物半導体の能動層を分子線エピタキシ
ャル成長する工程と、 該能動層を貫通して、下の該中間層の途中まで達する素
子分離領域を形成する工程と、 を含むことを特徴とする化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63194956A JP2721513B2 (ja) | 1988-08-03 | 1988-08-03 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63194956A JP2721513B2 (ja) | 1988-08-03 | 1988-08-03 | 化合物半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH0243765A JPH0243765A (ja) | 1990-02-14 |
| JP2721513B2 true JP2721513B2 (ja) | 1998-03-04 |
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ID=16333127
Family Applications (1)
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| JP63194956A Expired - Fee Related JP2721513B2 (ja) | 1988-08-03 | 1988-08-03 | 化合物半導体装置の製造方法 |
Country Status (1)
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| JP (1) | JP2721513B2 (ja) |
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| JP2713122B2 (ja) * | 1993-10-26 | 1998-02-16 | 日本電気株式会社 | 半導体装置の製造方法 |
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-
1988
- 1988-08-03 JP JP63194956A patent/JP2721513B2/ja not_active Expired - Fee Related
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| JPH0243765A (ja) | 1990-02-14 |
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