CN111243953B - 一种利用分子束外延制备半导体器件的方法及半导体器件 - Google Patents

一种利用分子束外延制备半导体器件的方法及半导体器件 Download PDF

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Abstract

本发明提供一种利用分子束外延制备半导体器件的方法及半导体器件，涉及半导体技术领域。该方法包括：a)在砷化镓衬底上在第一温度下生长第一砷化镓缓冲层，其中，砷源分子束与镓源分子束的束流比大于或等于2.5:1；b)在第一砷化镓缓冲层上在第二温度下生长第二砷化镓缓冲层；c)在第二砷化镓缓冲层上生长器件功能层，其中第一温度比第二温度低预设温差值，且第一缓冲层的厚度小于或等于50nm。通过将砷源与镓源分子束的束流比设定为大于或等于2.5:1，只需在比第二缓冲层的生长温度低预设温差值的低温下生长小于或等于50nm的低温砷化镓缓冲层即可实现抑制背栅效应的效果，与现有技术相比，大幅降低了抑制背栅效应所需的缓冲层的厚度。

Description

一种利用分子束外延制备半导体器件的方法及半导体器件
技术领域
本发明涉及半导体技术领域，具体涉及一种利用分子束外延制备半导体器件的方法及半导体器件。
背景技术
对于GaAs基高电子迁移率晶体管，当存在背栅效应时，集成电路芯片中的晶体管之间就会产生相互干扰，从而影响器件特性。所谓的背栅效应是指：对于制备在半绝缘GaAs衬底上的场效应晶体管器件(FET)，当器件邻近的电极施加一个负偏压时，器件的源漏电流会随着负偏压的增加而减小。背栅效应的存在会影响集成电路的集成度，抑制集成电路芯片的性能提高。背栅效应作为一种有害的寄生效应，与GaAs衬底的电学特性以及器件制造工艺都有关系。
对于分子束外延生长的晶体管材料，在外延层生长过程中，衬底表面的污染物会进入到外延生长的缓冲层中，在靠近衬底界面处形成一层弱p型的深能级缺陷层，正是这个弱p型的深能级层引起了背栅效应。为了抑制背栅效应，通常会在正常温度生长缓冲层之前，在GaAs衬底上通过低温外延方法生长一层厚度约200纳米至1000纳米的低温GaAs缓冲层，以抑制背栅效应。
然而，由于分子束外延生长材料的速率通常较低，并且分子束源的原材料成本相对较高，为了抑制背栅效应而额外生长200纳米至1000纳米的低温GaAs缓冲层，在一定程度上增加了外延生长的时间和原材料成本。
发明内容
本发明的目的在于，针对上述现有技术的不足，提供了一种利用分子束外延制备半导体器件的方法及半导体器件，以解决在抑制砷化镓基半导体器件的背栅效应的同时降低成本的问题。
为实现上述目的，本发明采用的技术方案如下：
第一方面，本发明提供了一种利用分子束外延制备半导体器件的方法，用于制备抑制背栅效应的砷化镓基半导体器件，该半导体器件的结构自下而上依次包括砷化镓衬底、第一砷化镓缓冲层、第二砷化镓缓冲层和器件功能层，所述方法包括：
步骤a)、在砷化镓衬底上在第一温度下生长第一砷化镓缓冲层，在利用分子束外延生长第一砷化镓缓冲层过程中，砷源分子束与镓源分子束的束流比大于或等于2.5:1；
步骤b)、在第一砷化镓缓冲层上在第二温度下生长第二砷化镓缓冲层；
步骤c)、在第二砷化镓缓冲层上生长器件功能层，
第一温度比第二温度低预设温差值，并且第一砷化镓缓冲层的厚度小于或等于50nm。
可选地，预设温差值在200℃至300℃的范围内。
可选地，第二温度在550℃至630℃的范围内。
可选地，砷源分子束与镓源分子束的束流比大于或等于3:1。
可选地，砷源分子束与镓源分子束的束流比等于3:1。
可选地，第一砷化镓缓冲层的厚度在5nm至50nm的范围内。
可选地，第一砷化镓缓冲层的厚度为10nm至20nm。
可选地，在步骤a)之前还包括：
在第三温度下对砷化镓衬底进行烘烤，第三温度在300℃至400℃的范围内。
可选地，器件功能层自下而上依次包括：第一砷化铝镓势垒层、砷化铟镓沟道层和第二砷化铝镓势垒层。
第二方面，本发明还提供了一种半导体器件，该半导体器件的结构自下而上依次包括砷化镓衬底、第一砷化镓缓冲层、第二砷化镓缓冲层和器件功能层，该半导体器件通过根据第一方面所述的利用分子束外延制备半导体器件的方法来制备。
本发明的有益效果包括：
本发明提供的利用分子束外延制备半导体器件的方法用于制备抑制背栅效应的砷化镓基半导体器件，该半导体器件的结构自下而上依次包括砷化镓衬底、第一砷化镓缓冲层、第二砷化镓缓冲层和器件功能层，所述方法包括：步骤a)、在砷化镓衬底上在第一温度下生长第一砷化镓缓冲层，在利用分子束外延生长第一砷化镓缓冲层过程中，砷源分子束与镓源分子束的束流比大于或等于2.5:1；步骤b)、在第一砷化镓缓冲层上在第二温度下生长第二砷化镓缓冲层；步骤c)、在第二砷化镓缓冲层上生长器件功能层，第一温度比第二温度低预设温差值，并且第一砷化镓缓冲层的厚度小于或等于50nm。通过将砷源分子束与镓源分子束的束流比设定为大于或等于2.5:1，只需要在比第二砷化镓缓冲层的生长温度低预设温差值的低温下生长小于或等于50nm厚度的低温砷化镓缓冲层即可实现抑制背栅效应的效果，与现有技术相比，大幅降低了抑制背栅效应所需的低温砷化镓缓冲层的厚度，从而降低了外延层生长的时间和成本。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1示出了本发明实施例提供的利用分子束外延制备半导体器件的方法的流程示意图；
图2示出了本发明实施例提供的半导体器件的结构示意图；
图3示出了本发明实施例提供的抑制背栅效应的半导体器件与常规的存在背栅效应的半导体器件的测试数据对比图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为了抑制背栅效应，通常会在正常温度生长缓冲层之前，在GaAs衬底上通过低温外延方法生长一层厚度约200纳米至1000纳米的低温GaAs缓冲层，以抑制背栅效应。然而，由于分子束外延生长材料的速率通常较低，并且分子束源的原材料成本相对较高，为了抑制背栅效应而额外生长200纳米至1000纳米的低温GaAs缓冲层，在一定程度上增加了外延生长的时间成本和原材料成本。因此，需要提供一种在抑制砷化镓基半导体器件的背栅效应的同时降低成本的外延生长方法。
图1示出了本发明实施例提供的利用分子束外延制备半导体器件的方法的流程示意图，如图1所示，该方法用于制备抑制背栅效应的砷化镓基半导体器件，该半导体器件的结构如图2所示，该半导体器件自下而上依次包括砷化镓衬底201、第一砷化镓缓冲层202、第二砷化镓缓冲层203和器件功能层204，所述方法包括：
步骤a)、在砷化镓衬底上在第一温度下生长第一砷化镓缓冲层，在利用分子束外延生长第一砷化镓缓冲层过程中，砷源分子束与镓源分子束的束流比大于或等于2.5:1。
具体地，首先在砷化镓衬底201上在第一温度下生长第一砷化镓缓冲层202，生长第一砷化镓缓冲层202的第一温度比下文中所述的用于生长第二砷化镓缓冲层203的第二温度低预设温差值。所生长的第一砷化镓缓冲层202的厚度小于或等于50nm。本文所述的第一温度和第二温度均为进行外延生长时，处于分子束外延生长设备中的砷化镓衬底的温度。本文中所述的束流比表示两种分子束单位时间通过单位面积的分子数的比。
步骤b)、在第一砷化镓缓冲层上在第二温度下生长第二砷化镓缓冲层。
在生长完第一砷化镓缓冲层202之后，可以在高于第一温度的第二温度下生长第二砷化镓缓冲层203，第二砷化镓缓冲层203的厚度与常规技术中的正常温度生长的缓冲层的厚度相同，通常在300纳米以上。
步骤c)、在第二砷化镓缓冲层上生长器件功能层。
最后在第二砷化镓缓冲层203上生长器件功能层204。应当理解，根据器件功能的不同，器件功能层204可以具有不同的结构。例如，在所生长的半导体器件为高电子迁移率器件的情况下，器件功能层204自下而上依次可以包括：第一砷化铝镓势垒层、砷化铟镓沟道层和第二砷化铝镓势垒层。在实际应用中，根据器件结构本身的需要，在器件功能层204与第二砷化镓缓冲层203之间，还可以设置超晶格层。
图3示出了本发明实施例提供的抑制背栅效应的半导体器件与常规的存在背栅效应的半导体器件的测试数据对比图。本发明实施例提供的抑制背栅效应的半导体器件可以为根据本发明实施例提供的外延方法制备的GaAs基FET，其中，例如，在利用分子束外延在衬底上生长第一砷化镓缓冲层过程中，砷源分子束与镓源分子束的束流比可以设定为3:1，第一温度可以为400℃，第一砷化镓缓冲层的厚度可以为20nm，第二温度可以为600℃。如图3所示，横坐标表示该半导体器件的邻近电极(也就是与该器件共衬底并且邻近该器件的其他器件电极)施加的偏置电压(负偏压)，纵坐标表示该半导体器件的有源区的方块电阻，实心正方形点数据表示采用常规外延方法制备的存在背栅效应的测试结果，实心三角形点数据表示采用本发明实施例提供的外延方法制备的半导体器件的抑制背栅效应的测试结果。通过图3的对比测试结果可以看出，采用本发明实施例提供的外延方法制备的半导体器件的背栅效应得到良好地抑制。
现有技术中，进行常规砷化镓缓冲层生长时所采用的砷源分子束与镓源分子束的束流比通常为1:1至1.5:1，为了抑制背栅效应，常规技术中所采用的低温砷化镓缓冲层厚度需要达到200纳米至1000纳米。本发明实施例通过将砷源分子束与镓源分子束的束流比设定为大于或等于2.5:1，只需要在比第二砷化镓缓冲层的生长温度低预设温差值的低温下生长小于或等于50nm厚度的低温砷化镓缓冲层即可实现抑制背栅效应的效果，与现有技术相比，大幅降低了抑制背栅效应所需的低温砷化镓缓冲层的厚度，从而降低了外延层生长的时间和成本。
可选地，预设温差值可以在200℃至300℃的范围内。具体地，例如，预设温差值可以为200℃、210℃、220℃、230℃、240℃、250℃、260℃、270℃、280℃、290℃或300℃。可选地，预设温差值可以在200℃至250℃的范围内。可选地，用于生长第一砷化镓缓冲层202的第二温度可以在550℃至630℃的范围内。具体地，例如，第二温度可以为550℃、560℃、570℃、580℃、590℃、600℃、610℃、620℃或630℃。可选地，第二温度可以在580℃至610℃的范围内。优选地，第二温度可以为580℃。例如，当预设温差值为200℃时，在第二温度为580℃的情况下，对应的第一温度为380℃。通过在第一温度下生长第一砷化镓缓冲层202，目的是利用低温生长在第一砷化镓缓冲层202中引入的大量n型深能级缺陷来冻结衬底表面的弱p型深能级缺陷，从而抑制背栅效应。
可选地，砷源分子束与镓源分子束的束流比可以等于2.5:1、3:1、3.5:1、4:1、5:1、6:1、7:1、8:1、9:1、10:1或者更高。可选地，砷源分子束与镓源分子束的束流比可以大于或等于3:1。优选地，砷源分子束与镓源分子束的束流比可以等于3:1，以节省砷源分子束的用量。
可选地，第一砷化镓缓冲层202的厚度可以在5nm至50nm的范围内。例如，第一砷化镓缓冲层202的厚度可以为5nm至30nm或5nm至20nm，优选地，第一砷化镓缓冲层202的厚度可以为10nm至20nm。例如，第一砷化镓缓冲层202的厚度可以为10nm、12nm、14nm、16nm、18nm或20nm。更优选地，第一砷化镓缓冲层202的厚度可以为10nm。通过将第一砷化镓缓冲层202的厚度设定为10nm，更进一步降低了生长第一砷化镓缓冲层202所需要的时间和原材料，同时实现良好的抑制背栅效应的效果。
可选地，在步骤a)之前还包括：在第三温度下对砷化镓衬底201进行烘烤，第三温度在300℃至400℃的范围内。具体地，第三温度可以为300℃、320℃、340℃、360℃、380℃或400℃。砷化镓衬底201表面通常存在碳污染，通过在第三温度下对砷化镓衬底201进行烘烤，而可以至少部分地脱附掉衬底表面的碳污染，从而进一步抑制背栅效应。
另外，本发明实施例还提供了一种半导体器件，该半导体器件的结构自下而上依次包括砷化镓衬底、第一砷化镓缓冲层、第二砷化镓缓冲层和器件功能层，该半导体器件通过根据本发明上述实施例所提供的利用分子束外延制备半导体器件的方法来制备。
上述实施例只为说明本发明的技术构思及特点，其目的在于让本领域普通技术人员能够了解本发明的内容并加以实施，并不能以此限制本发明的保护范围，凡根据本发明精神实质所作的等效变化或修饰,都应涵盖在本发明的保护范围内。

Claims (3)

1.一种利用分子束外延制备半导体器件的方法，其特征在于，用于制备抑制背栅效应的砷化镓基半导体器件，所述半导体器件的结构自下而上依次包括砷化镓衬底、第一砷化镓缓冲层、第二砷化镓缓冲层和器件功能层，所述器件功能层自下而上依次包括：第一砷化铝镓势垒层、砷化铟镓沟道层和第二砷化铝镓势垒层，所述方法包括：
步骤a)、在所述砷化镓衬底上在第一温度下生长所述第一砷化镓缓冲层，在利用分子束外延生长所述第一砷化镓缓冲层过程中，砷源分子束与镓源分子束的束流比等于3:1；
步骤b)、在所述第一砷化镓缓冲层上在第二温度下生长所述第二砷化镓缓冲层；
步骤c)、在所述第二砷化镓缓冲层上生长所述器件功能层，
所述第一温度比所述第二温度低预设温差值，并且所述第一砷化镓缓冲层的厚度为20nm，
所述第二温度为600℃，
所述预设温差值为200℃；
通过在所述第一温度下生长所述第一砷化镓缓冲层，利用在所述第一砷化镓缓冲层中引入的n型深能级缺陷来冻结所述砷化镓衬底表面的弱p型深能级缺陷，从而抑制背栅效应。
2.根据权利要求1所述的利用分子束外延制备半导体器件的方法，其特征在于，在所述步骤a)之前还包括：
在第三温度下对所述砷化镓衬底进行烘烤，所述第三温度在300℃至400℃的范围内。
3.一种半导体器件，其特征在于，所述半导体器件的结构自下而上依次包括砷化镓衬底、第一砷化镓缓冲层、第二砷化镓缓冲层和器件功能层，所述半导体器件通过根据权利要求1或2所述的利用分子束外延制备半导体器件的方法来制备。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2721513B2 (ja) * 1988-08-03 1998-03-04 富士通株式会社 化合物半導体装置の製造方法
JP2844853B2 (ja) * 1990-06-11 1999-01-13 富士通株式会社 半導体装置の製造方法
JPH06224226A (ja) * 1993-01-22 1994-08-12 Fujitsu Ltd 化合物半導体装置の製造方法及び化合物半導体装置
JPH09139491A (ja) * 1995-11-13 1997-05-27 Fujitsu Ltd 単電子半導体装置及びその製造方法
CN103233271B (zh) * 2013-04-18 2016-09-28 中国科学院半导体研究所 一种在GaAs衬底上外延生长InAs/GaSb二类超晶格的方法

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