JPH02201934A - チャンネル限定層を使用するＧａＡｓ ＦＥＴの製造方法 - Google Patents
チャンネル限定層を使用するＧａＡｓ ＦＥＴの製造方法Info
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- JPH02201934A JPH02201934A JP1315508A JP31550889A JPH02201934A JP H02201934 A JPH02201934 A JP H02201934A JP 1315508 A JP1315508 A JP 1315508A JP 31550889 A JP31550889 A JP 31550889A JP H02201934 A JPH02201934 A JP H02201934A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
-
- H—ELECTRICITY
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- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、改良されたＧａＡｓ半導体装置の製造方法に
関する。特に本発明は、ペテロ接合絶縁ゲート（ＨＩＣ
ＦＥＴ）を有するＧａＡｓ電界効果トランジスタの自己
整列ソースおよびドレイン注入を使用する製造方法に関
する。
関する。特に本発明は、ペテロ接合絶縁ゲート（ＨＩＣ
ＦＥＴ）を有するＧａＡｓ電界効果トランジスタの自己
整列ソースおよびドレイン注入を使用する製造方法に関
する。
［従来の技術〕
高周波用電力ＰＥＴとして使用することを目的とするＧ
ａＡｓのＰＥＴの製造方法において、一般に１以上の装
置で、絶縁破壊、不十分なトランスコンダクタンス、基
体の漏洩、および短チャンネル効果が問題となる。さら
に、動作上の故障および／または制限は、過度のキャパ
シタンス、過度のソース抵抗、および不十分な電流伝送
能力である。
ａＡｓのＰＥＴの製造方法において、一般に１以上の装
置で、絶縁破壊、不十分なトランスコンダクタンス、基
体の漏洩、および短チャンネル効果が問題となる。さら
に、動作上の故障および／または制限は、過度のキャパ
シタンス、過度のソース抵抗、および不十分な電流伝送
能力である。
これらの困難を征服するための従来の試みでは、寄生基
体電流が高周波適用における著しい要因であることを認
めている（ Ｌ、Ｐ、ＥａｓｔｍａｎおよびＭ、Ｓ。
体電流が高周波適用における著しい要因であることを認
めている（ Ｌ、Ｐ、ＥａｓｔｍａｎおよびＭ、Ｓ。
５ｈｕｒによるＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ
ｏｎ ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ、Ｖｏｌ、ＥＤ
−２８，Ｎｏ、９．１９７９年９月の１３５９乃至６１
頁“５ｕｂｓｔｒａｔｅ Ｃｕｒｒｅｎｔ Ｉｎ Ｇａ
Ａｓ ＭＥＳＰＥＴ”ｓ” ）。
ｏｎ ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ、Ｖｏｌ、ＥＤ
−２８，Ｎｏ、９．１９７９年９月の１３５９乃至６１
頁“５ｕｂｓｔｒａｔｅ Ｃｕｒｒｅｎｔ Ｉｎ Ｇａ
Ａｓ ＭＥＳＰＥＴ”ｓ” ）。
この刊行物は、ヘテロ接合バリアおよび寄生導電性を減
少させるための減少された飽和速度を利用するために、
ドープされないＡｌｘ Ｇａ＋−ｘ Ａｓバッファ層の
使用について記述している。
少させるための減少された飽和速度を利用するために、
ドープされないＡｌｘ Ｇａ＋−ｘ Ａｓバッファ層の
使用について記述している。
Ｋ１ｌ１等による論文（ＩＥＥＥ Ｅ！ｅｃｔｒｏｎ
ＤｅｖｌｃｅｓＬｅｔｔｅｒｓ、Ｖｏｌ、ＥＤＬ−５，
Ｎｏ、１１．１９８４年１１月の４９４乃至４９５頁、
“旧ｃｒｏｖａｖｅ Ｐｏｗｅｒ ＧａＡｓ ＭＩＳＰ
ＥＴ’ｓ ｗｉｔｈＵｎｄｏｐｃｄ ＡｌＧａＡｓ ａ
ｓ Ａｎ Ｉｎ５ｕｌａｔｏｒ ’ ）は、ゲート・ド
レイン降伏電圧およびチャンネルを介する導電電流に関
するＭＥＳＰＰＴの出力電力の限界を開示している。絶
縁または半絶縁性バッファ層の使用はチャンネル電流レ
ベルを維持し降伏電圧を増加することが開示されている
。降伏電圧とドーピングレベルＸ活性層の厚さの積との
間の逆の比例関係にも拘らず、これは行われることがで
きる。しかしながら、この方法は十分ではな（、ＨＩＧ
ＦＥＴ法は試みられたが、非常に低い電流レベルと高寄
生抵抗のために除かれたことは注目される。最後に、旧
５ＰＥＴ法は、ドープされないＡｌｘ Ｇａｘ−ｘ Ａ
ｓ層が高ドープされたＧａＡｓチャンネル上に設けられ
ることが記述されている。層は、分子ビームエピタキシ
ャル（ＭＢＥ）によって形成された。
ＤｅｖｌｃｅｓＬｅｔｔｅｒｓ、Ｖｏｌ、ＥＤＬ−５，
Ｎｏ、１１．１９８４年１１月の４９４乃至４９５頁、
“旧ｃｒｏｖａｖｅ Ｐｏｗｅｒ ＧａＡｓ ＭＩＳＰ
ＥＴ’ｓ ｗｉｔｈＵｎｄｏｐｃｄ ＡｌＧａＡｓ ａ
ｓ Ａｎ Ｉｎ５ｕｌａｔｏｒ ’ ）は、ゲート・ド
レイン降伏電圧およびチャンネルを介する導電電流に関
するＭＥＳＰＰＴの出力電力の限界を開示している。絶
縁または半絶縁性バッファ層の使用はチャンネル電流レ
ベルを維持し降伏電圧を増加することが開示されている
。降伏電圧とドーピングレベルＸ活性層の厚さの積との
間の逆の比例関係にも拘らず、これは行われることがで
きる。しかしながら、この方法は十分ではな（、ＨＩＧ
ＦＥＴ法は試みられたが、非常に低い電流レベルと高寄
生抵抗のために除かれたことは注目される。最後に、旧
５ＰＥＴ法は、ドープされないＡｌｘ Ｇａｘ−ｘ Ａ
ｓ層が高ドープされたＧａＡｓチャンネル上に設けられ
ることが記述されている。層は、分子ビームエピタキシ
ャル（ＭＢＥ）によって形成された。
イノマタ等による応用物理学会誌（Ｖｏｌ。
２５、Ｎｏ、９ １９８８年９月、 Ｌ７３１乃至Ｌ
７３３頁、”Ｉｍｐｒｏｖｅｄ Ｔｒａｎｓｃｏｎｄ
ｕｃｔａｎｃｅ ｏｌ’ ＡｌＧａＡｓ／ＧａＡｓ１１
ｅｔｅｒｏｓｔｒｕｃｔｕｒｅ ＰＥＴ ｗｌｔｈ ５
ｌ−Ｄｏｐｅｄ Ｃｈａｎｎｅビ）では、ＡｌＧａＡｓ
／ＧａＡｓヘテロ構造および高ソース抵抗によるそれら
の制限を使用するＩＩ Ｅ Ｍ Ｔを開示している。ド
ープされおよびドープされないＧａＡｓチャンネル層上
のドープされたＡｌＧａＡｓ層について研究された。
７３３頁、”Ｉｍｐｒｏｖｅｄ Ｔｒａｎｓｃｏｎｄ
ｕｃｔａｎｃｅ ｏｌ’ ＡｌＧａＡｓ／ＧａＡｓ１１
ｅｔｅｒｏｓｔｒｕｃｔｕｒｅ ＰＥＴ ｗｌｔｈ ５
ｌ−Ｄｏｐｅｄ Ｃｈａｎｎｅビ）では、ＡｌＧａＡｓ
／ＧａＡｓヘテロ構造および高ソース抵抗によるそれら
の制限を使用するＩＩ Ｅ Ｍ Ｔを開示している。ド
ープされおよびドープされないＧａＡｓチャンネル層上
のドープされたＡｌＧａＡｓ層について研究された。
ヒダ等による論文（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅｓＬｅｔｔｅｒｓ 、 Ｖｏｌ、ＥＤＬ−５、
Ｎｏ、 １１ 、１９８６年１１月の６２５乃至６２Ｂ
頁、“Ａ Ｈｌｇｈ−Ｃｈａｎｎｅｌ Ｈｉｓ−Ｌｉｋ
ｅ ＰＥＴ（ＤＭＴ）”）には、高速および高電力応用
のためのこれらの設計するＧａＡｓ装置に対する問題を
記載している。共通する問題は、大きい入力信号、高い
降伏電圧、良好な電流の線形性、および高いカット−オ
フ周波数のための大きい平均のトランジスタコンダクタ
ンスを有する高電流処理能力を必要とすることである。
ｖｉｃｅｓＬｅｔｔｅｒｓ 、 Ｖｏｌ、ＥＤＬ−５、
Ｎｏ、 １１ 、１９８６年１１月の６２５乃至６２Ｂ
頁、“Ａ Ｈｌｇｈ−Ｃｈａｎｎｅｌ Ｈｉｓ−Ｌｉｋ
ｅ ＰＥＴ（ＤＭＴ）”）には、高速および高電力応用
のためのこれらの設計するＧａＡｓ装置に対する問題を
記載している。共通する問題は、大きい入力信号、高い
降伏電圧、良好な電流の線形性、および高いカット−オ
フ周波数のための大きい平均のトランジスタコンダクタ
ンスを有する高電流処理能力を必要とすることである。
ＭＥＳＦＥＴおよび２次元電子ガスＦＥＴ （２ＤＥ
ＣＰＥＴまたはＨＥ Ｍ Ｔ ）が、これらの目的を十
分に満足できないことは注意される。ＭＥＳＰＥＴは、
チャンネル電子密度がドナー密度を越えることはできず
、ゲートの高電界は降伏電圧を低くするので閉込められ
る。２ ＤＥＧ ＰＥＴは、トランジスタコンダクタン
ス圧縮に至るｎ−ＡｌＧａＡｓ層内の並列導電を生じる
低いキャリア密度（約１０１２ｃｏ＋−２）を有する。
ＣＰＥＴまたはＨＥ Ｍ Ｔ ）が、これらの目的を十
分に満足できないことは注意される。ＭＥＳＰＥＴは、
チャンネル電子密度がドナー密度を越えることはできず
、ゲートの高電界は降伏電圧を低くするので閉込められ
る。２ ＤＥＧ ＰＥＴは、トランジスタコンダクタン
ス圧縮に至るｎ−ＡｌＧａＡｓ層内の並列導電を生じる
低いキャリア密度（約１０１２ｃｏ＋−２）を有する。
さらに２ ＤＥＧ ＦＥＴは、ゲートの下のドープされ
たチャンネル層のゆえに低い降伏電圧を有する。ドープ
されたＧａＡｓチャンネル上のドープされないＡｌＧａ
Ａｓ層をＧａＡｓチャンネル内の高キヤリア密度を与え
るために使用することによって、およびゲートに隣接す
るドープされないＡｌＧａＡｓによる高降伏電圧を使用
することによってこれらの問題は処理される。層はすべ
てＭＢＨによって成長される。
たチャンネル層のゆえに低い降伏電圧を有する。ドープ
されたＧａＡｓチャンネル上のドープされないＡｌＧａ
Ａｓ層をＧａＡｓチャンネル内の高キヤリア密度を与え
るために使用することによって、およびゲートに隣接す
るドープされないＡｌＧａＡｓによる高降伏電圧を使用
することによってこれらの問題は処理される。層はすべ
てＭＢＨによって成長される。
［発明の解決すべき課題］
高周波用電力ＦＥＴとして使用されるのに適当なＧａＡ
ｓ ＦＥＴを与えようといろいろと試みられたにもかか
わらず、所定の高周波用の高い電力を得ることは引続い
て所望されてきたことである。電力ＰＥＴの動作上の限
界を広げることを所望するのに加えて、それらの製造方
法において経済的で繰り返し可能なプロセスを見出すこ
とは非常に重要である。存在するプロセス技術は、ドー
プされたＡｌＧａＡｓ （ＨＥＭＴ）およびドープされ
たＧａＡｓ （ＤＭＴ ）層のような層の成長を含む高
周波用電力ＰＥＴの各種のドープされた層の成長のため
にＭＢＥを利用している。個々の装置がそのようなプロ
セスを通して実験室的に製造可能であるが、そのような
プロセスを使用する大規模の製造は経済的でなくまた繰
り返し不可能である。
ｓ ＦＥＴを与えようといろいろと試みられたにもかか
わらず、所定の高周波用の高い電力を得ることは引続い
て所望されてきたことである。電力ＰＥＴの動作上の限
界を広げることを所望するのに加えて、それらの製造方
法において経済的で繰り返し可能なプロセスを見出すこ
とは非常に重要である。存在するプロセス技術は、ドー
プされたＡｌＧａＡｓ （ＨＥＭＴ）およびドープされ
たＧａＡｓ （ＤＭＴ ）層のような層の成長を含む高
周波用電力ＰＥＴの各種のドープされた層の成長のため
にＭＢＥを利用している。個々の装置がそのようなプロ
セスを通して実験室的に製造可能であるが、そのような
プロセスを使用する大規模の製造は経済的でなくまた繰
り返し不可能である。
本発明の目的は、高周波用、高電力用に適した改良され
たＰＥＴの製造方法を提供することである。
たＰＥＴの製造方法を提供することである。
本発明の別の目的は、繰り返し可能で経済的な高周波用
電力ＰＥＴを製造する製造方法を提供することである。
電力ＰＥＴを製造する製造方法を提供することである。
［課題解決のための手段］
本発明の前記およびその他の目的は、自己整列ゲートプ
ロセスと結合され、上方に第２のキャリア閉込め層を具
備しまたは具備しないチャンネル層の下に、第１のキャ
リア閉込め層を設けることによって達成される。製造能
力は、後でドーピングするドープされない層を製造する
ことによって、ドープされた層の製造をやめることによ
って達成される。改良されたＰＥＴを生成する好ましい
方法にしたがって、ドープされないＡｌＧａＡｓの層は
ＭＢＨによって基体上に形成される。ＧａＡｓおよびＡ
ｌＧａＡｓのドープされない層は続いて成長され、続い
て好ましくはシリコンをチャンネルドーパントとしてＧ
ａＡｓ内にイオン注入される。ＡｌＧａＡｓ内へ導入さ
れたシリコンの活性化能率が低いために、ＡｌＧａＡｓ
層は実効的にはドープされない。したがって、薄いチャ
ンネル層とチャンネルを間に挿んでいるＡｌＧａＡｓに
よって生じるキャリア閉込めのために、高キャリア濃度
を有する高ドープされたチャンネルが与えられる。また
、基体内へのキャリア注入は回避され、高い降伏電圧に
対する免疫性が達成される。本発明は、改良されたＦＥ
Ｔの製造のための生産に適したプロセスを提供する。
ロセスと結合され、上方に第２のキャリア閉込め層を具
備しまたは具備しないチャンネル層の下に、第１のキャ
リア閉込め層を設けることによって達成される。製造能
力は、後でドーピングするドープされない層を製造する
ことによって、ドープされた層の製造をやめることによ
って達成される。改良されたＰＥＴを生成する好ましい
方法にしたがって、ドープされないＡｌＧａＡｓの層は
ＭＢＨによって基体上に形成される。ＧａＡｓおよびＡ
ｌＧａＡｓのドープされない層は続いて成長され、続い
て好ましくはシリコンをチャンネルドーパントとしてＧ
ａＡｓ内にイオン注入される。ＡｌＧａＡｓ内へ導入さ
れたシリコンの活性化能率が低いために、ＡｌＧａＡｓ
層は実効的にはドープされない。したがって、薄いチャ
ンネル層とチャンネルを間に挿んでいるＡｌＧａＡｓに
よって生じるキャリア閉込めのために、高キャリア濃度
を有する高ドープされたチャンネルが与えられる。また
、基体内へのキャリア注入は回避され、高い降伏電圧に
対する免疫性が達成される。本発明は、改良されたＦＥ
Ｔの製造のための生産に適したプロセスを提供する。
［実施例］
第１図は、その上に第１のＡｌＧａＡｓ層１２１５Ｇａ
Ａｓ層１８１、および第２のＡｌＧａＡｓ層１４１を具
備する基体１０１を示す。ソースコンタクト１０３は注
入されたソース領域１０４の上部に配置され、一方ドレ
インコンタクト１０５は注入されたドレイン領域１０６
の上部に配置される。ゲート１０９はＡｌＧａＡｓ層１
４１上にあり、注入されたソース領域１０４と注入され
たドレイン領域１０６の間に配置される。各層１２１゜
１３１ 、１４１は結晶構造から成り、ＧａＡｓ層１３
１のチャンネル領域１３３はドープされ、チャンネルと
して使用されるために活性化される。層１２１ 、１４
１の活性化されたドーパントレベルは、少なくとも大き
さでチャンネル領域１３３の活性化されたドーパントレ
ベルよりも低い。第２Ａ図は、第１図の構造における活
性化されたドーパント分布を示す。
Ａｓ層１８１、および第２のＡｌＧａＡｓ層１４１を具
備する基体１０１を示す。ソースコンタクト１０３は注
入されたソース領域１０４の上部に配置され、一方ドレ
インコンタクト１０５は注入されたドレイン領域１０６
の上部に配置される。ゲート１０９はＡｌＧａＡｓ層１
４１上にあり、注入されたソース領域１０４と注入され
たドレイン領域１０６の間に配置される。各層１２１゜
１３１ 、１４１は結晶構造から成り、ＧａＡｓ層１３
１のチャンネル領域１３３はドープされ、チャンネルと
して使用されるために活性化される。層１２１ 、１４
１の活性化されたドーパントレベルは、少なくとも大き
さでチャンネル領域１３３の活性化されたドーパントレ
ベルよりも低い。第２Ａ図は、第１図の構造における活
性化されたドーパント分布を示す。
ＡｌＧａＡｓ層１４１とＧａＡｓ層１３１の間のバンド
ギャップの差のために、多数キャリア濃度が小さい層１
３５が層と層の境界面にある。この境界層は、ショット
キーと類似した動作により、より高いバンドギャップの
Ａ Ｉ ＧａＡｓ層がＧａＡｓ層に接触するところに形
成される。別の層と層の境界層１２５は、ＧａＡｓ層１
３１がＡｌＧａＡｓ層１２１と接触するところに形成さ
れる。第２Ｂ図は、キャリア濃度を示している。
ギャップの差のために、多数キャリア濃度が小さい層１
３５が層と層の境界面にある。この境界層は、ショット
キーと類似した動作により、より高いバンドギャップの
Ａ Ｉ ＧａＡｓ層がＧａＡｓ層に接触するところに形
成される。別の層と層の境界層１２５は、ＧａＡｓ層１
３１がＡｌＧａＡｓ層１２１と接触するところに形成さ
れる。第２Ｂ図は、キャリア濃度を示している。
動作においてキャリアの無い層１３５ 、 １２５は、
ＧａＡｓ層１３１の厚さの中間の部分に多数キャリアを
閉込める。このキャリア閉込めの１つの結果は基体内へ
のキャリア注入の減少であり、したがって寄生抵抗およ
び短チャンネル効果を減少する。キャリア閉込めのその
他の結果は、実効チャンネルの厚さを減少することであ
る。結果として、より高いスイッチング速度が達成可能
である。最上部のＡｌＧａＡｓ層１４１は半絶縁性であ
り、電圧破壊を生じないで高い電界を維持するために適
当である。
ＧａＡｓ層１３１の厚さの中間の部分に多数キャリアを
閉込める。このキャリア閉込めの１つの結果は基体内へ
のキャリア注入の減少であり、したがって寄生抵抗およ
び短チャンネル効果を減少する。キャリア閉込めのその
他の結果は、実効チャンネルの厚さを減少することであ
る。結果として、より高いスイッチング速度が達成可能
である。最上部のＡｌＧａＡｓ層１４１は半絶縁性であ
り、電圧破壊を生じないで高い電界を維持するために適
当である。
結果として第１図のＦＥＴの降伏電圧は、ＡｌＧａＡｓ
層１４１の無いときの降伏電圧よりも十分に高い。ゲー
トとドレイン間の注入間隔ｄ２は、所望された降伏電圧
に対する免疫性と一致した最小の間隔を達成するために
、ＡｌＧａＡｓ層の改善されたブレークダウン抵抗を考
慮して選択される。ドーパント濃度が少なくともＩＥｌ
、７ｃｎ＋−３であり、所望された降伏電圧が少なくと
も３５Ｖである好ましい注入において、間隔は１μｍよ
り小さく形成することが可能である。
層１４１の無いときの降伏電圧よりも十分に高い。ゲー
トとドレイン間の注入間隔ｄ２は、所望された降伏電圧
に対する免疫性と一致した最小の間隔を達成するために
、ＡｌＧａＡｓ層の改善されたブレークダウン抵抗を考
慮して選択される。ドーパント濃度が少なくともＩＥｌ
、７ｃｎ＋−３であり、所望された降伏電圧が少なくと
も３５Ｖである好ましい注入において、間隔は１μｍよ
り小さく形成することが可能である。
本発明の別の特徴は、自己整列されたＮ＋ソース注入領
域１０４である。ゲートとソース注入の自己整列は結果
的に低いソース抵抗となる。これはまた、増加されたス
イッチング速度を達成するための助けとなる。ソースと
ドレイン間の分な距離ｄ、は、任意の所定のゲートの長
さ、およびゲートとドレイン間の間隔ｄ２に的して最小
とされる。
域１０４である。ゲートとソース注入の自己整列は結果
的に低いソース抵抗となる。これはまた、増加されたス
イッチング速度を達成するための助けとなる。ソースと
ドレイン間の分な距離ｄ、は、任意の所定のゲートの長
さ、およびゲートとドレイン間の間隔ｄ２に的して最小
とされる。
幾つかの付加した性能の改良に加えて、各種の従来の方
法の利点は、見て判るように本発明の使用によって確実
にされる。第１図のＰＥＴは、層１４１によって降伏電
圧に対する免疫性が与えらえる。さらに付加的な降伏電
圧に対する免疫性は、ゲートからドレイン注入領域１０
Ｂを分離することによって与えられる。したがって、所
定のＰＥＴ寸法のために、前述された降伏電圧よりも高
い降伏電圧は、層１４１およびゲートとドレイン注入領
域間の間隔ｄ２のために達成される。このより高い降伏
電圧は、チャンネルドーピングを減少する必要無く達成
される。高いチャンネルドーピングの維持は、基体内へ
のキャリアの注入を回避するので、トランスコンダクタ
ンスを高く保つことを助ける。さらに、ドープされたＧ
ａＡｓチャンネル層の中間の層への多数キャリアの閉じ
込めは、オンおよびオフの切換えについての改良された
制御を与える。
法の利点は、見て判るように本発明の使用によって確実
にされる。第１図のＰＥＴは、層１４１によって降伏電
圧に対する免疫性が与えらえる。さらに付加的な降伏電
圧に対する免疫性は、ゲートからドレイン注入領域１０
Ｂを分離することによって与えられる。したがって、所
定のＰＥＴ寸法のために、前述された降伏電圧よりも高
い降伏電圧は、層１４１およびゲートとドレイン注入領
域間の間隔ｄ２のために達成される。このより高い降伏
電圧は、チャンネルドーピングを減少する必要無く達成
される。高いチャンネルドーピングの維持は、基体内へ
のキャリアの注入を回避するので、トランスコンダクタ
ンスを高く保つことを助ける。さらに、ドープされたＧ
ａＡｓチャンネル層の中間の層への多数キャリアの閉じ
込めは、オンおよびオフの切換えについての改良された
制御を与える。
Ｑ、、−１５０ｍ５／ｍ−およびＲ５−０，５Ω−■に
おいて、上部のＡｌＧａＡｓ層１４１のない第１図で示
された型のＰＥＴの特性は、１．２５ｍｍのゲート幅を
具備する０、８マイクロメータの長さのゲートに対して
１０ＧＨｚで０．８Ｗ／ａｍである。この電力レベルで
、ＰＥＴは５０％の最大の電力の付加された能率、およ
び関連する６ｄＢの利得を示している。この優れた特性
は、ＡｌＧａＡｓバッファ層および第４図に示されてい
る前駆層１２２ａ乃至１２２ｄによって可能とされる。
おいて、上部のＡｌＧａＡｓ層１４１のない第１図で示
された型のＰＥＴの特性は、１．２５ｍｍのゲート幅を
具備する０、８マイクロメータの長さのゲートに対して
１０ＧＨｚで０．８Ｗ／ａｍである。この電力レベルで
、ＰＥＴは５０％の最大の電力の付加された能率、およ
び関連する６ｄＢの利得を示している。この優れた特性
は、ＡｌＧａＡｓバッファ層および第４図に示されてい
る前駆層１２２ａ乃至１２２ｄによって可能とされる。
第４図に示されているヘテロ構造は、電力ＰＥＴ製造で
使用するのに特に適している。半絶縁性（１００） Ｇ
ａＡｓ基体１０１は、（１１１） Ａ （Ｇａ面）（
こ向かって１０度ずれた方向に向けられる。連続層１２
２ａ乃至１２２ｄは、基体上にＭＢＥ （分子ビーム
エピタキシ）によって成長される。ＧａＡｓの層１２２
ａＧよ約１００ ｎｍであり、バッファとして働く。層
＋２２ｂｊよ、ＩＯピリオドのＡｌＡｓ／ＧａＡｓ超格
子である。層１２２ｃｊよ、約２００ｎｍの厚さを有す
る別のＧａＡｓ層である。層１２２ｄは、１００−ｎａ
＋の厚さでＡｔＡｓのモル分率が単調ζ；０．１から０
．３５まで増加する組成が順次変化するノくソファ層（
ＣＧＢＬ）である。層１２１は、キャリア閉込め用のｌ
−ｊｍ ３５％のＡｌＧａＡｓノくソファである。層１
３１は、キャリアチャンネル媒体として働く８５０−ｎ
ｍ （２００−ｎｍ）のＧａＡｓバ・ソファである。上
記層は意図的にドープされない。
使用するのに特に適している。半絶縁性（１００） Ｇ
ａＡｓ基体１０１は、（１１１） Ａ （Ｇａ面）（
こ向かって１０度ずれた方向に向けられる。連続層１２
２ａ乃至１２２ｄは、基体上にＭＢＥ （分子ビーム
エピタキシ）によって成長される。ＧａＡｓの層１２２
ａＧよ約１００ ｎｍであり、バッファとして働く。層
＋２２ｂｊよ、ＩＯピリオドのＡｌＡｓ／ＧａＡｓ超格
子である。層１２２ｃｊよ、約２００ｎｍの厚さを有す
る別のＧａＡｓ層である。層１２２ｄは、１００−ｎａ
＋の厚さでＡｔＡｓのモル分率が単調ζ；０．１から０
．３５まで増加する組成が順次変化するノくソファ層（
ＣＧＢＬ）である。層１２１は、キャリア閉込め用のｌ
−ｊｍ ３５％のＡｌＧａＡｓノくソファである。層１
３１は、キャリアチャンネル媒体として働く８５０−ｎ
ｍ （２００−ｎｍ）のＧａＡｓバ・ソファである。上
記層は意図的にドープされない。
約３０％乃至５０％間の、好ましくは約３５％のＡｌＡ
ｓのモル分率は、閉込め層とチャンネル間の伝導帯オフ
セットを最大にするように選択される。最適の動作が、
例えば米国特許節３．９０１．７４５号および４．６０
８．５８８号明細書において以前に示された４７％乃至
５０％に代わりに、約３５％乃至３７％のＡｌＡｓのモ
ル分率によって達成されることが発見された。
ｓのモル分率は、閉込め層とチャンネル間の伝導帯オフ
セットを最大にするように選択される。最適の動作が、
例えば米国特許節３．９０１．７４５号および４．６０
８．５８８号明細書において以前に示された４７％乃至
５０％に代わりに、約３５％乃至３７％のＡｌＡｓのモ
ル分率によって達成されることが発見された。
３５％モル分率のＡｌＡｓを使用することは、以前に提
案された４７％乃至５０％のモル分率で達成された動作
と比較して相当な改良が与えられる。製造中に、基体の
温度をＡｌＧａＡｓ成長のために適当な状態（約６（ｉ
０℃）からＧａＡｓ成長に適当な状態（約６３０℃）に
変化させ、およびＡｌＧａＡｓ層の最上部をスムースに
し、非常に急峻な内部層境界または境界面を生じさせる
ように、８０秒の“成長中止“の期間がＡ Ｉ ＧａＡ
ｓ層の成長を終わらせた後にＧａＡｓ層の成長を始める
前に含まれ得る。
案された４７％乃至５０％のモル分率で達成された動作
と比較して相当な改良が与えられる。製造中に、基体の
温度をＡｌＧａＡｓ成長のために適当な状態（約６（ｉ
０℃）からＧａＡｓ成長に適当な状態（約６３０℃）に
変化させ、およびＡｌＧａＡｓ層の最上部をスムースに
し、非常に急峻な内部層境界または境界面を生じさせる
ように、８０秒の“成長中止“の期間がＡ Ｉ ＧａＡ
ｓ層の成長を終わらせた後にＧａＡｓ層の成長を始める
前に含まれ得る。
本発明にしたがったＦＥＴの製造方法は、ＧａＡｓの半
絶縁性の基体＋０１によって始まる。例えばドープされ
ないエピタキシャルＧａＡｓ５ＧａＡｓおよびＡｌＡｓ
の短いピリオドの超格子、および組成的に順次変化する
バッファ層である第１図に示されている任意の前駆層１
２２は基体上に設けられ、それに続いてＡｌＧａＡｓ層
１２１がエピタキシャル層として形成される。前駆層１
２２は、ＡｌＧａＡｓバッファの成長を容易にし、基体
からの不純物の拡散によるバヅファの汚染を阻止する。
絶縁性の基体＋０１によって始まる。例えばドープされ
ないエピタキシャルＧａＡｓ５ＧａＡｓおよびＡｌＡｓ
の短いピリオドの超格子、および組成的に順次変化する
バッファ層である第１図に示されている任意の前駆層１
２２は基体上に設けられ、それに続いてＡｌＧａＡｓ層
１２１がエピタキシャル層として形成される。前駆層１
２２は、ＡｌＧａＡｓバッファの成長を容易にし、基体
からの不純物の拡散によるバヅファの汚染を阻止する。
ＭＢＥはエピタキシャル層の形成のために使用され得る
。ＡｌＧａＡｓ層１２１は、基体からその上にある層の
良好な絶縁を与えるためにドープされない。次に、Ｇａ
Ａｓ層１３１が設けられる。
。ＡｌＧａＡｓ層１２１は、基体からその上にある層の
良好な絶縁を与えるためにドープされない。次に、Ｇａ
Ａｓ層１３１が設けられる。
層１３１のドーピングは、エピタキシャル成長中または
好ましくは後の使用されたイオン注入中に行われる。い
ずれの場合においても、チャンネル層１３１の活性化さ
れたドーパント濃度は、少なくともＬＸ １０”ｃｍ
’であることが好ましい。層１３１に続いて、ＭＢＨに
よって形成された第２のドープされないエピタキシャル
ＡｌＧａＡｓ層１４１が形成される。
好ましくは後の使用されたイオン注入中に行われる。い
ずれの場合においても、チャンネル層１３１の活性化さ
れたドーパント濃度は、少なくともＬＸ １０”ｃｍ
’であることが好ましい。層１３１に続いて、ＭＢＨに
よって形成された第２のドープされないエピタキシャル
ＡｌＧａＡｓ層１４１が形成される。
複合構造上にＦＥＴ構造が続く。ゲート１０９は層１４
１上に設けられ、ソースおよびドレイン領域１０４ 、
１０８は注入および活性化され、ソースおよびドレイン
コンタクト１０３ 、１０５が設けられる。
１上に設けられ、ソースおよびドレイン領域１０４ 、
１０８は注入および活性化され、ソースおよびドレイン
コンタクト１０３ 、１０５が設けられる。
一般に米国特許明細書（名称“５ｅ１１’−Ａｌｉｇｎ
ｅｄＧａｔｅ ＰＥＴ ａｎｄ Ｐｒｏｃｅｓｓ ’で
ある１９８７年１２月２３０の米国出願番号１３７．３
０９号明細書）に開示されるプロセスが、その基体処置
および適当な自己整列（または非対称な自己整列）のた
めに本発明に特に適合することは判っているが、任意の
信頼性のあるプロセスによって、コンタクト１０３ 、
１０５およびゲート１０９が形成できる。
ｅｄＧａｔｅ ＰＥＴ ａｎｄ Ｐｒｏｃｅｓｓ ’で
ある１９８７年１２月２３０の米国出願番号１３７．３
０９号明細書）に開示されるプロセスが、その基体処置
および適当な自己整列（または非対称な自己整列）のた
めに本発明に特に適合することは判っているが、任意の
信頼性のあるプロセスによって、コンタクト１０３ 、
１０５およびゲート１０９が形成できる。
商業上の製造状況において著しく良好である改良された
プロセスが開発されている。改良されたプロセスは、Ｍ
ＢＥがウェハごとの方法で使用されるとき遭遇する異な
ったウェハ間の変化および同一のウェハ内における変化
を回避する。
プロセスが開発されている。改良されたプロセスは、Ｍ
ＢＥがウェハごとの方法で使用されるとき遭遇する異な
ったウェハ間の変化および同一のウェハ内における変化
を回避する。
第３Ａ図を参照にすると、ＧａＡｓ基体１０１はプロセ
スのための基体を形成する。半導体生成物に基礎をおか
れるＧａＡｓを支持することができる任意のその他の基
体は適当であろう。シリコン基体（１，１，１）はその
ような別の１例である。例えばＧａＡｓのバッファ１０
２は、パッチモードＭＢＨによってまたはＭＯＣＶＤに
よって設けられることができる。このバッファは、実質
的な欠点のない上部表面を達成し、注入されたイオンを
全て吸収するのに十分な厚さが両立するように、できる
限り薄く保たれることが好ましい。ＧａＡｓ基体上の約
１０．０００オングストロームの厚さが満足すべきもの
であることが発見された。バッファは必要なものではな
いが、米国特許（１９８８年８月１０日出願番号Ｎｏ、
２３０．８２５号明細書’Ｍｅｔｈｏｄ ｏｒＭａｋｉ
ｎｇ ５ＡＧＦＥＴｓｏｎ Ｂｕｆ’ｆｅｒ Ｌａｙｅ
ｒｓ ）で開示されているようなものは、良好なバッ
ファを提供する。次に、ＡｌＧａＡｓのドープされない
エピタキシャル層１２１はバッチのモードＭＢＥまたは
ＭＯＣＶＤによって設けられ、それに続いて共にドープ
されないおよびＭＢＥまたはＭＯＣＶＤによって設けら
れた真性エピタキシャル層であることが好ましいＧａＡ
ｓ層１３１およびＡｌＧａＡｓ層１４１が設けられる。
スのための基体を形成する。半導体生成物に基礎をおか
れるＧａＡｓを支持することができる任意のその他の基
体は適当であろう。シリコン基体（１，１，１）はその
ような別の１例である。例えばＧａＡｓのバッファ１０
２は、パッチモードＭＢＨによってまたはＭＯＣＶＤに
よって設けられることができる。このバッファは、実質
的な欠点のない上部表面を達成し、注入されたイオンを
全て吸収するのに十分な厚さが両立するように、できる
限り薄く保たれることが好ましい。ＧａＡｓ基体上の約
１０．０００オングストロームの厚さが満足すべきもの
であることが発見された。バッファは必要なものではな
いが、米国特許（１９８８年８月１０日出願番号Ｎｏ、
２３０．８２５号明細書’Ｍｅｔｈｏｄ ｏｒＭａｋｉ
ｎｇ ５ＡＧＦＥＴｓｏｎ Ｂｕｆ’ｆｅｒ Ｌａｙｅ
ｒｓ ）で開示されているようなものは、良好なバッ
ファを提供する。次に、ＡｌＧａＡｓのドープされない
エピタキシャル層１２１はバッチのモードＭＢＥまたは
ＭＯＣＶＤによって設けられ、それに続いて共にドープ
されないおよびＭＢＥまたはＭＯＣＶＤによって設けら
れた真性エピタキシャル層であることが好ましいＧａＡ
ｓ層１３１およびＡｌＧａＡｓ層１４１が設けられる。
ＧａＡｓ層１３１において、チャンネルドーピングは、
ＡｌＧａＡｓ層１４１を通してＳＩのイオン注入によっ
て行われる。Ｓｌのイオン注入は、少なくともＬＸ １
０１７ｃ＋ａ−’の層１３１中のチャンネルドーピング
を与えるよう要求される。チャンネルドーピングは３Ｘ
１０”ｃａｂ−’であることが好ましい。これらのレ
ベルのチャンネルドーピングは、バイアスの与えられな
い状況において、キャリア濃度に実質的に影響を与える
ように層境界に接近しないチャンネル層１３１の部分に
おける活性化ドーパント濃度と呼ばれる。
ＡｌＧａＡｓ層１４１を通してＳＩのイオン注入によっ
て行われる。Ｓｌのイオン注入は、少なくともＬＸ １
０１７ｃ＋ａ−’の層１３１中のチャンネルドーピング
を与えるよう要求される。チャンネルドーピングは３Ｘ
１０”ｃａｂ−’であることが好ましい。これらのレ
ベルのチャンネルドーピングは、バイアスの与えられな
い状況において、キャリア濃度に実質的に影響を与える
ように層境界に接近しないチャンネル層１３１の部分に
おける活性化ドーパント濃度と呼ばれる。
チャンネル注入は、ＡｌＧａＡｓ層１２１および１４１
の両者におい゛Ｃ実質的なドーパント濃度を生じる。
の両者におい゛Ｃ実質的なドーパント濃度を生じる。
しかしながら、ＧａＡｓのシリコンに対してＡｌＧａＡ
ｓのシリコンの実質的な低い活性化能率のために、Ａｌ
ＧａＡｓ層の“活性化″ ドーパント濃度は約ＬＸ １
０Ｉ６ｃ＋ｎ−’よりも小さい。ドーパント注入と活性
化パラメータの選択において、チャンネルの活性化キャ
リア濃度が隣接した層１２１ 、１４１の活性化キャリ
ア濃度の３倍以上である状況を選択することが好ましい
。
ｓのシリコンの実質的な低い活性化能率のために、Ａｌ
ＧａＡｓ層の“活性化″ ドーパント濃度は約ＬＸ １
０Ｉ６ｃ＋ｎ−’よりも小さい。ドーパント注入と活性
化パラメータの選択において、チャンネルの活性化キャ
リア濃度が隣接した層１２１ 、１４１の活性化キャリ
ア濃度の３倍以上である状況を選択することが好ましい
。
チャンネル注入の次に、ゲートが設けられ、自己整列ソ
ース／ドレイン注入が行われる。例えばフォトレジスタ
のような非対称的なマスク２０１は、所望されたゲート
をドレイン間隔ｄ２を得て、その一方ではソースとゲー
トの注入整列を保持するために、ソース／ドレイン注入
の前にゲート上に設けられることができる。この注入の
結果として、ソースおよびドレイン領域１０４ 、１０
８は、３以上の係数で好ましくは少なくとも係数５でチ
ャンネルの濃度を越える不純物濃度を有する。したがっ
て、ソース／ドレイン注入位置でＧａＡｓ層１３１の活
性化キャリア濃度は、約ＩＸ １０１８ｃｃ３以上であ
ることが好ましい。
ース／ドレイン注入が行われる。例えばフォトレジスタ
のような非対称的なマスク２０１は、所望されたゲート
をドレイン間隔ｄ２を得て、その一方ではソースとゲー
トの注入整列を保持するために、ソース／ドレイン注入
の前にゲート上に設けられることができる。この注入の
結果として、ソースおよびドレイン領域１０４ 、１０
８は、３以上の係数で好ましくは少なくとも係数５でチ
ャンネルの濃度を越える不純物濃度を有する。したがっ
て、ソース／ドレイン注入位置でＧａＡｓ層１３１の活
性化キャリア濃度は、約ＩＸ １０１８ｃｃ３以上であ
ることが好ましい。
チャンネル注入およびソース／ドレイン注入の両者の注
入された不純物の活性化は、チャンネルが活性化されそ
の後ゲート形成がされ続いてソース／ドレイン活性化が
される通常の２段階プロセスにおいて実行され得る。し
かしながら、優れた活性化シーケンスは複雑なプロセス
を著しく減少するために見出されている。新しい活性化
シーケンスは、ソース／ドレインおよびゲートコンタク
）３０１ 、３０２ 、３０３形成を完成するために使
用される加熱工程とソース／ドレインおよびチャンネル
注入の活性化を結合させることによって、不純物注入の
後に必要とされる加熱段階の数を減少する。ソースおよ
びドレインへのオームコンタクトが約３８５℃の合金温
度のためのその他の部分では完成された半導体生成物の
加熱を、典型的に必要とする。しかしながら、例えば上
述の米国出願１３７．３０９号明細書に開示されている
、ＧａＡｓのｎ型シリコン活性化を達成するための最適
の焼きなましと適合するより高い温度の使用は、Ｍ、Ｍ
ｕｒａｋａｍｉ等によるＡｐｐｌ、Ｐｈｙｓ、ＬｅＬｔ
、５１．６６４頁（１９８７）によって開示されている
薄膜材料の結合が使用される場合に、コンタクトを焼結
させるために使用され得る。余分な合金加熱段階の除去
は、キャリア活性化の制御における増大した改良を提供
する。
入された不純物の活性化は、チャンネルが活性化されそ
の後ゲート形成がされ続いてソース／ドレイン活性化が
される通常の２段階プロセスにおいて実行され得る。し
かしながら、優れた活性化シーケンスは複雑なプロセス
を著しく減少するために見出されている。新しい活性化
シーケンスは、ソース／ドレインおよびゲートコンタク
）３０１ 、３０２ 、３０３形成を完成するために使
用される加熱工程とソース／ドレインおよびチャンネル
注入の活性化を結合させることによって、不純物注入の
後に必要とされる加熱段階の数を減少する。ソースおよ
びドレインへのオームコンタクトが約３８５℃の合金温
度のためのその他の部分では完成された半導体生成物の
加熱を、典型的に必要とする。しかしながら、例えば上
述の米国出願１３７．３０９号明細書に開示されている
、ＧａＡｓのｎ型シリコン活性化を達成するための最適
の焼きなましと適合するより高い温度の使用は、Ｍ、Ｍ
ｕｒａｋａｍｉ等によるＡｐｐｌ、Ｐｈｙｓ、ＬｅＬｔ
、５１．６６４頁（１９８７）によって開示されている
薄膜材料の結合が使用される場合に、コンタクトを焼結
させるために使用され得る。余分な合金加熱段階の除去
は、キャリア活性化の制御における増大した改良を提供
する。
例えば５ｉＯＮのような、また金属相互連結絶縁用の電
界誘電体として作用する活性化焼きなまし中の生成物の
密封は、通常の構成および厚さであり得る。
界誘電体として作用する活性化焼きなまし中の生成物の
密封は、通常の構成および厚さであり得る。
イオン注入ドーピング分布とＧａＡｓ層 ＡｌＧａＡｓ
バッファ境界面によるキャリア空乏層の組み合わせは、
１６、とＶｇｍ間の非常に直接的な関係となる。Ｉ６゜
対Ｖｇｓの線形は Ｉｄｍが １．６．の２０％よりも
低いとき電流利得であるので特にクラスＢの増幅器のた
めに重要である。増幅器が高い電力つまりクラスＢの動
作を必要とする５０％以上を付加される能率用に設計さ
れたとき、およびＸバンドおよびＫｕバンドの動作が必
要とされる場合に、本発明は特に有用である。Ｘバンド
動作において、８００ｍＷ／ｍ幅を生成するＰＥＴは、
クラスＢ動作のためにバイアスされる時、５３３Ｉ１ｗ
ｌ■を発生するＫｕバンドを存するように、終始一貫し
て達成されている。両方の場合において、５０％ＰＡＥ
は達成される。クラスＢの利得は、１０ＧＨｚで１ワツ
トおよび１８０）ＴＺで０．１６ワツトの全出力電力を
有する６ｄＢを終始一貫して越えている。クラスＢの動
作のためにＰＩＥＴは、１、、−５％！４１．にバイア
スされた。はとんど理想の線形は、−０，２５乃至−１
，ＯｖのＶｇｍに対して本発明によって提供され、これ
は以前には達成されなかった。
バッファ境界面によるキャリア空乏層の組み合わせは、
１６、とＶｇｍ間の非常に直接的な関係となる。Ｉ６゜
対Ｖｇｓの線形は Ｉｄｍが １．６．の２０％よりも
低いとき電流利得であるので特にクラスＢの増幅器のた
めに重要である。増幅器が高い電力つまりクラスＢの動
作を必要とする５０％以上を付加される能率用に設計さ
れたとき、およびＸバンドおよびＫｕバンドの動作が必
要とされる場合に、本発明は特に有用である。Ｘバンド
動作において、８００ｍＷ／ｍ幅を生成するＰＥＴは、
クラスＢ動作のためにバイアスされる時、５３３Ｉ１ｗ
ｌ■を発生するＫｕバンドを存するように、終始一貫し
て達成されている。両方の場合において、５０％ＰＡＥ
は達成される。クラスＢの利得は、１０ＧＨｚで１ワツ
トおよび１８０）ＴＺで０．１６ワツトの全出力電力を
有する６ｄＢを終始一貫して越えている。クラスＢの動
作のためにＰＩＥＴは、１、、−５％！４１．にバイア
スされた。はとんど理想の線形は、−０，２５乃至−１
，ＯｖのＶｇｍに対して本発明によって提供され、これ
は以前には達成されなかった。
製造プロセスが、成長中にドープされた層を形成するた
めに任意の所望された不純物を有する層１２１ 、１３
１の成長を使用する場合に、さらに改良が達成されるこ
とができる。約０．５乃至１．０μｍの厚さまで層１２
１のＭＢＥまたはＭＯＣＶＤ形成に続いて、約５ｘ １
０”ｃｍ−’乃至５ｘ １０１７ｃ１１−’、好ましく
は約５ｘ １０”ｃｍ−’の８１濃度を有する、ドープ
されないおよび好ましくは真性の５０人乃至２００人の
厚さ（好ましくは約５０人）のＡｌＧａＡｓ層１２１ａ
（第３図）が設けられる。約２００乃至４５００人の
厚さであり、約 ＩＸ １０１１０ｌ７’乃至ＩＸ １
０１８ｃｍ−３好ましくは１．５ Ｘ １０”ｃｍ−’
までＳｌをドープされたＧａＡｓ層１３１は、層１２１
ａ上に成長される。この付加した層はスイッチング速度
を改良する。チャンネルがピンチオフに接近するので、
ＡｌＧａＡｓ層 ＧａＡｓ境界面で非常に高いシートキ
ャリア密度がある。ドープされないＡｌＧａＡｓ層１２
１ａは、ＰＥＴがピンチオフに近付くとき、ティリング
オフから導電性曲線を阻止する援助をする。これは、Ｐ
ＥＴをより急峻にオフにすることを容易にし、したがっ
てより高いスイッチング速度が得られるようにする。
めに任意の所望された不純物を有する層１２１ 、１３
１の成長を使用する場合に、さらに改良が達成されるこ
とができる。約０．５乃至１．０μｍの厚さまで層１２
１のＭＢＥまたはＭＯＣＶＤ形成に続いて、約５ｘ １
０”ｃｍ−’乃至５ｘ １０１７ｃ１１−’、好ましく
は約５ｘ １０”ｃｍ−’の８１濃度を有する、ドープ
されないおよび好ましくは真性の５０人乃至２００人の
厚さ（好ましくは約５０人）のＡｌＧａＡｓ層１２１ａ
（第３図）が設けられる。約２００乃至４５００人の
厚さであり、約 ＩＸ １０１１０ｌ７’乃至ＩＸ １
０１８ｃｍ−３好ましくは１．５ Ｘ １０”ｃｍ−’
までＳｌをドープされたＧａＡｓ層１３１は、層１２１
ａ上に成長される。この付加した層はスイッチング速度
を改良する。チャンネルがピンチオフに接近するので、
ＡｌＧａＡｓ層 ＧａＡｓ境界面で非常に高いシートキ
ャリア密度がある。ドープされないＡｌＧａＡｓ層１２
１ａは、ＰＥＴがピンチオフに近付くとき、ティリング
オフから導電性曲線を阻止する援助をする。これは、Ｐ
ＥＴをより急峻にオフにすることを容易にし、したがっ
てより高いスイッチング速度が得られるようにする。
本発明にしたがって作成された装置は、電圧破壊なしに
４０ボルトを終始一貫して耐え、約０、ｌＷ／■Ｗｇ、
を消費するけれども１０ｍａ、７ｍｍ Ｗｇのｌ ｄａ
を示している。典型的なＧａＡｓＦＥＴは、１０ボルト
近くの降伏電圧を有する。
４０ボルトを終始一貫して耐え、約０、ｌＷ／■Ｗｇ、
を消費するけれども１０ｍａ、７ｍｍ Ｗｇのｌ ｄａ
を示している。典型的なＧａＡｓＦＥＴは、１０ボルト
近くの降伏電圧を有する。
本発明は、その構成の一番知られた方法に関して開示さ
れているが、本発明は多くの別の方法で構成されること
が可能であるということが理解される。当業者は、本発
明の原理を容易に理解でき、特許請求の範囲において開
示される本発明の技術的範囲内に全てあり、これらと等
価の多種の応用においてこの原理を使用することができ
ることが理解されよう。
れているが、本発明は多くの別の方法で構成されること
が可能であるということが理解される。当業者は、本発
明の原理を容易に理解でき、特許請求の範囲において開
示される本発明の技術的範囲内に全てあり、これらと等
価の多種の応用においてこの原理を使用することができ
ることが理解されよう。
第１図は、本発明にしたがった高周波用電力ＰＥＴの断
面図である。 第２Ａ図および第２Ｂ図は、第１図で示された不純物の
活性化と電力ＰＥＴにおける多数キャリア濃度を示す。 第３Ａ図乃至第３Ｄ図は、好ましい製造プロセスにした
がった一連のプロセスを示す。 第４図は、本発明の１形態による電力ＰＥＴのへテロ構
造の断面図である。 １０１−・・基体、Ｌ２１−・・第１のＡｌＧａＡｓ層
、１３１−・・ＧａＡｓ層、１４１−・・第２のＡｌＧ
ａＡｓ層、１０３・・・ソースコンタクト、１０５・・
・ドレインコンタクト、１０９・・・ゲート、１０４・
・・ソース領域、１０６・・・ドレイン領域、１３３・
・・チャンネル領域。
面図である。 第２Ａ図および第２Ｂ図は、第１図で示された不純物の
活性化と電力ＰＥＴにおける多数キャリア濃度を示す。 第３Ａ図乃至第３Ｄ図は、好ましい製造プロセスにした
がった一連のプロセスを示す。 第４図は、本発明の１形態による電力ＰＥＴのへテロ構
造の断面図である。 １０１−・・基体、Ｌ２１−・・第１のＡｌＧａＡｓ層
、１３１−・・ＧａＡｓ層、１４１−・・第２のＡｌＧ
ａＡｓ層、１０３・・・ソースコンタクト、１０５・・
・ドレインコンタクト、１０９・・・ゲート、１０４・
・・ソース領域、１０６・・・ドレイン領域、１３３・
・・チャンネル領域。
Claims (11)
- （１）ＧａＡｓ基体上に第１の真性エピタキシャルＡｌ
ＧａＡｓ層を設け、 前記第１の真性エピタキシャルＡｌＧａＡｓ層上に直接
エピタキシャルＧａＡｓ層を設け、 前記エピタキシャルＧａＡｓ層のチャンネル領域を画定
し、 前記エピタキシャルＧａＡｓ層上に直接第２のエピタキ
シャルＡｌＧａＡｓ層を設けて前記チャンネル領域を被
覆し、 前記チャンネル領域において前記第２のエピタキシャル
ＡｌＧａＡｓ層上にゲートを設け、前記エピタキシャル
ＧａＡｓ層内にソースおよびドレイン領域を注入し、前
記ソース領域が前記ゲートによって自己整列され、 ソースおよびドレイン電極を設けることを特徴とするＧ
ａＡｓＦＥＴの製造方法。 - （２）前記チャンネル領域が、１×１０＾１＾７ｃｍ＾
−＾３より大きい活性化ｎ型ドーパント濃度を有する請
求項１記載の方法。 - （３）前記第１のＡｌＧａＡｓ層上に直接エピタキシャ
ルＧａＡｓ層を設ける前記工程が、前記第２のエピタキ
シャルＡｌＧａＡｓ層を通したｎ型を決定するドーパン
ト注入を含む請求項１記載の方法。 - （４）密閉するための材料が、前記第２のエピタキシャ
ルＡｌＧａＡｓ層を通して前記ｎ型を決定するドーパン
トを注入する前に、前記第２のエピタキシャルＡｌＧａ
Ａｓ層上に設けられる請求項３記載の方法。 - （５）前記第１の真性エピタキシャルＡｌＧａＡｓ層、
前記エピタキシャルＧａＡｓ層、および前記第２のエピ
タキシャルＡｌＧａＡｓ層の少なくとも１つが、ＭＯＣ
ＶＤプロセスによって設けられる請求項１記載の方法。 - （６）前記第１の真性エピタキシャルＡｌＧａＡｓ層、
前記エピタキシャルＧａＡｓ層、および前記第２のエピ
タキシャルＡｌＧａＡｓ層の全てが、ＭＯＣＶＤプロセ
スによって設けられる請求項１記載の方法。 - （７）前記真性エピタキシャルＡｌＧａＡｓ層上に直接
エピタキシャルＧａＡｓ層を設ける前記工程が、ドープ
されないＧａＡｓの成長を含み、 前記ＧａＡｓ層のチャンネル領域を画定する前記工程が
、前記エピタキシャルＧａＡｓ層の選択された部分内に
ｎ型を決定するドーパントを導入することを含む請求項
１記載の方法。 - （８）前記第２のエピタキシャルＡｌＧａＡｓ層上にゲ
ートを設ける前記工程が、 前記第２のエピタキシャルＡｌＧａＡｓ層上にＴｉＷＮ
の層を設け、前記ＴｉＷＮの層上にエッチングマスクを
設け、エッチングマスクの長さより短い長さのゲートを
設けるために前記ＴｉＷＮをエッチングする請求項１記
載の方法。 - （９）ソースおよびドレイン領域を注入する前記工程が
前記エッチングマスクが本来の位置に置かれた状態で行
われ、前記エッチングマスクが前記ソース注入の輪郭を
定めるための注入マスクとして働く請求項８記載の方法
。 - （１０）ソースおよびドレイン電極を設ける前記工程が
、前記チャンネル注入および前記ソース注入およびドレ
イン注入のための共通の活性化焼きなましの間に焼結さ
せる電極を具備し、前記活性化焼きなましが少なくとも
５分間８００℃乃至８５０℃の温度まで加熱することを
含む請求項７記載の方法。 - （１１）選択された基体上に第１のドープされないＡｌ
ＧａＡｓ層をＭＯＣＶＤによって設け、前記第１のＡｌ
ＧａＡｓ層上にドープされないＧａＡｓ層をＭＯＣＶＤ
によって設け、 前記ＧａＡｓ層上に第２のドープされないＡｌＧａＡｓ
層をＭＯＣＶＤによって設け、 前記ＧａＡｓ層のチャンネル領域を画定し、前記第２の
ＡｌＧａＡｓ層を通して前記ＧａＡｓ層内にシリコンを
注入し、 前記第２のＡｌＧａＡｓ層上にＴｉＷＮ層を設け、ゲー
トのパターンを画定するエッチングマスクを前記ＴｉＷ
Ｎ層上に形成し、 前記エッチングマスクによって限定されたゲートの長さ
より短い長さのゲートを設けるためにオーバーエッチン
グをし、 ソースおよびドレイン領域を形成するために前記第２の
ＡｌＧａＡｓ層を通して前記ＧａＡｓ層内にシリコンを
注入し、前記ゲートを有する前記ソース領域を自己整列
するように注入マスク素子として前記エッチングマスク
を使用し、 約８００℃乃至８５０℃の温度で前記電極を焼結するた
めの加熱段階とを含む一連の方法によってソースおよび
ドレイン電極を設け、前記注入された領域の用の別個の
活性化焼きなましが必要とされないように前記加熱段階
が前記注入されたソース、ドレイン、およびチャンネル
領域の活性化を行わせる高速ＧａＡｓＦＥＴ用の確実な
繰り返し可能な高値の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US280,780 | 1988-12-06 | ||
| US07/280,780 US4962050A (en) | 1988-12-06 | 1988-12-06 | GaAs FET manufacturing process employing channel confining layers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02201934A true JPH02201934A (ja) | 1990-08-10 |
| JP3040786B2 JP3040786B2 (ja) | 2000-05-15 |
Family
ID=23074618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1315508A Expired - Fee Related JP3040786B2 (ja) | 1988-12-06 | 1989-12-06 | チャンネル限定層を使用するＧａＡｓ ＦＥＴの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4962050A (ja) |
| JP (1) | JP3040786B2 (ja) |
| DE (1) | DE3940200C2 (ja) |
| GB (1) | GB2225898B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2817217B2 (ja) * | 1989-06-30 | 1998-10-30 | 日本電気株式会社 | 金属・半導体接合を有する半導体装置およびその製造方法 |
| US5309006A (en) * | 1991-11-05 | 1994-05-03 | Itt Corporation | FET crossbar switch device particularly useful for microwave applications |
| US5411902A (en) * | 1994-06-06 | 1995-05-02 | The United States Of America As Represented By The Secretary Of The Air Force | Process for improving gallium arsenide field effect transistor performance using an aluminum arsenide or an aluminum gallium arsenide buffer layer |
| JP3169775B2 (ja) * | 1994-08-29 | 2001-05-28 | 株式会社日立製作所 | 半導体回路、スイッチ及びそれを用いた通信機 |
| US7700423B2 (en) * | 2006-07-28 | 2010-04-20 | Iqe Rf, Llc | Process for manufacturing epitaxial wafers for integrated devices on a common compound semiconductor III-V wafer |
| US20080026545A1 (en) | 2006-07-28 | 2008-01-31 | Paul Cooke | Integrated devices on a common compound semiconductor III-V wafer |
| CN112380659A (zh) * | 2020-11-11 | 2021-02-19 | 天津大学 | 基于新型电阻模型的GaN HEMT等效电路拓扑结构 |
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|---|---|---|---|---|
| JPS59207667A (ja) * | 1983-05-11 | 1984-11-24 | Hitachi Ltd | 半導体装置 |
| JPS60189268A (ja) * | 1984-03-08 | 1985-09-26 | Fujitsu Ltd | 半導体装置 |
| JPH088350B2 (ja) * | 1985-04-08 | 1996-01-29 | 日本電気株式会社 | 半導体装置 |
| EP0237029A3 (en) * | 1986-03-10 | 1988-01-27 | Nec Corporation | A heterojunction field effect device operable at a high output current with a high withstand voltage |
| FR2600821B1 (fr) * | 1986-06-30 | 1988-12-30 | Thomson Csf | Dispositif semi-conducteur a heterojonction et double canal, son application a un transistor a effet de champ, et son application a un dispositif de transductance negative |
| US4792531A (en) * | 1987-10-05 | 1988-12-20 | Menlo Industries, Inc. | Self-aligned gate process |
-
1988
- 1988-12-06 US US07/280,780 patent/US4962050A/en not_active Expired - Lifetime
-
1989
- 1989-11-29 GB GB8926928A patent/GB2225898B/en not_active Expired
- 1989-12-05 DE DE3940200A patent/DE3940200C2/de not_active Expired - Fee Related
- 1989-12-06 JP JP1315508A patent/JP3040786B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB2225898A (en) | 1990-06-13 |
| DE3940200A1 (de) | 1990-06-07 |
| US4962050A (en) | 1990-10-09 |
| JP3040786B2 (ja) | 2000-05-15 |
| DE3940200C2 (de) | 2002-10-02 |
| GB2225898B (en) | 1992-09-09 |
| GB8926928D0 (en) | 1990-01-17 |
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