JPH0685286A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- JPH0685286A JPH0685286A JP4235946A JP23594692A JPH0685286A JP H0685286 A JPH0685286 A JP H0685286A JP 4235946 A JP4235946 A JP 4235946A JP 23594692 A JP23594692 A JP 23594692A JP H0685286 A JPH0685286 A JP H0685286A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Abstract
(57)【要約】 （修正有）
【目的】 高いドレイン耐圧と優れた高周波特性をもつ
デュアルゲート型ＭＥＳＦＥＴを提供すること。 【構成】 ノンドープのバッファ層２、不純物濃度の高
い薄層第１パルスドープ層３およびキャップ層７が形成
され、キャップ層は不純物濃度の高い薄層第２パルスド
ープ層５をノンドープ層４および６で挟み、この第２パ
ルスドープ層の厚さおよび不純物濃度は、このキャップ
層表面の界面準位に起因する表面空乏層によってこの第
２パルスドープ層自身が空乏化され、かつ、この表面空
乏層が第１パルスドープ層にまで広がらない半導体基板
と、ソース電極１３、ドレイン電極１６、並びに第１お
よび第２ゲート電極１４、１５と、基板の表面から第１
パルスドープ層に至る深さの不純物高濃度イオン注入領
域１０、１１、１２とを備え、第２ゲート電極と領域１
２とが離隔している。
デュアルゲート型ＭＥＳＦＥＴを提供すること。 【構成】 ノンドープのバッファ層２、不純物濃度の高
い薄層第１パルスドープ層３およびキャップ層７が形成
され、キャップ層は不純物濃度の高い薄層第２パルスド
ープ層５をノンドープ層４および６で挟み、この第２パ
ルスドープ層の厚さおよび不純物濃度は、このキャップ
層表面の界面準位に起因する表面空乏層によってこの第
２パルスドープ層自身が空乏化され、かつ、この表面空
乏層が第１パルスドープ層にまで広がらない半導体基板
と、ソース電極１３、ドレイン電極１６、並びに第１お
よび第２ゲート電極１４、１５と、基板の表面から第１
パルスドープ層に至る深さの不純物高濃度イオン注入領
域１０、１１、１２とを備え、第２ゲート電極と領域１
２とが離隔している。
Description
【０００１】
【産業上の利用分野】本発明は、ショットキバリア型電
界効果トランジスタ（ＭＥＳＦＥＴ）に関するものであ
り、特に、ソース電極・ドレイン電極間に２本のゲート
電極を有するデュアルゲート型電界効果トランジスタ
（ＦＥＴ）に関するものである。
界効果トランジスタ（ＭＥＳＦＥＴ）に関するものであ
り、特に、ソース電極・ドレイン電極間に２本のゲート
電極を有するデュアルゲート型電界効果トランジスタ
（ＦＥＴ）に関するものである。
【０００２】
【従来の技術】近年、情報ネットワークシステムの急速
な展開が図られる中で、衛星通信システムの需要も急増
し、周波数帯も高周波化されつつある。高周波用ＦＥ
Ｔ、特に、ＧａＡｓからなるＭＥＳＦＥＴは、高周波回
路において従来から用いられているシリコンバイポーラ
トランジスタの特性限界を打破し得るトランジスタとし
て実用化されている。
な展開が図られる中で、衛星通信システムの需要も急増
し、周波数帯も高周波化されつつある。高周波用ＦＥ
Ｔ、特に、ＧａＡｓからなるＭＥＳＦＥＴは、高周波回
路において従来から用いられているシリコンバイポーラ
トランジスタの特性限界を打破し得るトランジスタとし
て実用化されている。
【０００３】ところで、ＧａＡｓＭＥＳＦＥＴの高出力
化、高効率化を図るためには、ソース電極とゲート電極
の間の抵抗すなわちソース抵抗（Ｒｓ）を低減させてト
ランスコンダクタンス（ｇｍ）を向上させると共に、ゲ
ート電極・ドレイン電極間におけるドレイン耐圧を増大
させることが重要である。
化、高効率化を図るためには、ソース電極とゲート電極
の間の抵抗すなわちソース抵抗（Ｒｓ）を低減させてト
ランスコンダクタンス（ｇｍ）を向上させると共に、ゲ
ート電極・ドレイン電極間におけるドレイン耐圧を増大
させることが重要である。
【０００４】デュアルゲート型ＭＥＳＦＥＴにおいて、
ドレイン耐圧の増大を図るためには、ドレイン側のゲー
ト電極、すなわち、第２ゲート電極をドレイン電極側の
高濃度不純物イオン注入領域から遠ざけれることが考え
られる。
ドレイン耐圧の増大を図るためには、ドレイン側のゲー
ト電極、すなわち、第２ゲート電極をドレイン電極側の
高濃度不純物イオン注入領域から遠ざけれることが考え
られる。
【０００５】
【発明が解決しようとする課題】しかし、第２ゲート電
極をドレイン電極側の高濃度不純物イオン注入領域から
離隔すると、ｎチャネルＦＥＴを仮定した場合、ゲート
バイアスが浅い領域、すなわち、ゲートバイアスが零ボ
ルトに近い負の値となる領域において、実効ゲート長が
増大する長ゲート効果が生じ、トランスコンダクタンス
ｇｍが低下してしまう。
極をドレイン電極側の高濃度不純物イオン注入領域から
離隔すると、ｎチャネルＦＥＴを仮定した場合、ゲート
バイアスが浅い領域、すなわち、ゲートバイアスが零ボ
ルトに近い負の値となる領域において、実効ゲート長が
増大する長ゲート効果が生じ、トランスコンダクタンス
ｇｍが低下してしまう。
【０００６】そこで、本発明の課題は、デュアルゲート
型ＭＥＳＦＥＴにおいて、トランスコンダクタンスｇｍ
を低下させることなく、ドレイン耐圧の増大を図ること
にある。
型ＭＥＳＦＥＴにおいて、トランスコンダクタンスｇｍ
を低下させることなく、ドレイン耐圧の増大を図ること
にある。
【０００７】
【課題を解決するための手段】本発明のＭＥＳＦＥＴ
は、このような課題を解決するものであり、ノンドープ
のバッファ層、不純物濃度の高い薄層化された第１パル
スドープ層およびキャップ層が下地半導体基板上にエピ
タキシャル成長により順に形成され、前記キャップ層は
不純物濃度の高い薄層化された第２パルスドープ層をノ
ンドープ層で挟んだ構造を有し、この第２パルスドープ
層の厚さおよび不純物濃度は、このキャップ層表面の界
面準位に起因する表面空乏層によってこの第２パルスド
ープ層自身が空乏化され、かつ、この表面空乏層が前記
第１パルスドープ層にまで広がらない値に設定されてい
る半導体基板と、この半導体基板表面に形成されたソー
ス電極、ドレイン電極、並びに第１および第２ゲート電
極と、前記半導体基板の表面から前記第１パルスドープ
層に至る深さまで、前記ソース電極形成部、ドレイン電
極形成部および第１・第２ゲート電極間にそれぞれ形成
された不純物高濃度イオン注入領域と、を備え、前記ド
レイン電極側に設けられた前記第２ゲート電極と前記ド
レイン電極下の不純物高濃度イオン注入領域とが離隔し
ているものである。
は、このような課題を解決するものであり、ノンドープ
のバッファ層、不純物濃度の高い薄層化された第１パル
スドープ層およびキャップ層が下地半導体基板上にエピ
タキシャル成長により順に形成され、前記キャップ層は
不純物濃度の高い薄層化された第２パルスドープ層をノ
ンドープ層で挟んだ構造を有し、この第２パルスドープ
層の厚さおよび不純物濃度は、このキャップ層表面の界
面準位に起因する表面空乏層によってこの第２パルスド
ープ層自身が空乏化され、かつ、この表面空乏層が前記
第１パルスドープ層にまで広がらない値に設定されてい
る半導体基板と、この半導体基板表面に形成されたソー
ス電極、ドレイン電極、並びに第１および第２ゲート電
極と、前記半導体基板の表面から前記第１パルスドープ
層に至る深さまで、前記ソース電極形成部、ドレイン電
極形成部および第１・第２ゲート電極間にそれぞれ形成
された不純物高濃度イオン注入領域と、を備え、前記ド
レイン電極側に設けられた前記第２ゲート電極と前記ド
レイン電極下の不純物高濃度イオン注入領域とが離隔し
ているものである。
【０００８】また、本発明の製造方法は、このようなＭ
ＥＳＦＥＴを製造するものであり、薄層化された不純物
濃度の高いパルスドープ層を２層備えた多層エピタキシ
ャル層を下地半導体基板上に形成する工程と、前記多層
エピタキシャル層の表面に第１および第２ダミーゲート
を形成する工程と、この第１および第２ダミーゲートを
マスクとして前記多層エピタキシャル層表面から不純物
イオンの注入を行い第１および第２ダミーゲートの両側
および第１および第２ダミーゲートの間に不純物高濃度
イオン注入領域を形成する工程と、前記多層エピタキシ
ャル層の表面に絶縁膜を堆積した後、前記第１および第
２ダミーゲートを用いてリフトオフすることにより前記
第１および第２ダミーゲートの反転パターンを有する絶
縁膜を形成する工程と、前記第１および第２ダミーゲー
トの両側に形成された不純物高濃度イオン注入領域上の
前記絶縁膜を除去し、その露出表面にソース電極および
ドレイン電極を形成する工程と、前記前記第１および第
２ダミーゲートの反転パターンで露出した前記多層エピ
タキシャル層の表面に第１および第２ゲート電極を形成
する工程と、を備え、前記第１および第２ゲート電極形
成工程において、前記第２ダミーゲート反転パターンに
よる多層エピタキシャル層の露出部のうちドレイン電極
側が露出したままとなるように、前記第２ゲート電極の
電極パターンを第１ゲート電極側にずらして形成するも
のである。
ＥＳＦＥＴを製造するものであり、薄層化された不純物
濃度の高いパルスドープ層を２層備えた多層エピタキシ
ャル層を下地半導体基板上に形成する工程と、前記多層
エピタキシャル層の表面に第１および第２ダミーゲート
を形成する工程と、この第１および第２ダミーゲートを
マスクとして前記多層エピタキシャル層表面から不純物
イオンの注入を行い第１および第２ダミーゲートの両側
および第１および第２ダミーゲートの間に不純物高濃度
イオン注入領域を形成する工程と、前記多層エピタキシ
ャル層の表面に絶縁膜を堆積した後、前記第１および第
２ダミーゲートを用いてリフトオフすることにより前記
第１および第２ダミーゲートの反転パターンを有する絶
縁膜を形成する工程と、前記第１および第２ダミーゲー
トの両側に形成された不純物高濃度イオン注入領域上の
前記絶縁膜を除去し、その露出表面にソース電極および
ドレイン電極を形成する工程と、前記前記第１および第
２ダミーゲートの反転パターンで露出した前記多層エピ
タキシャル層の表面に第１および第２ゲート電極を形成
する工程と、を備え、前記第１および第２ゲート電極形
成工程において、前記第２ダミーゲート反転パターンに
よる多層エピタキシャル層の露出部のうちドレイン電極
側が露出したままとなるように、前記第２ゲート電極の
電極パターンを第１ゲート電極側にずらして形成するも
のである。
【０００９】
【作用】第２ゲート電極をドレイン電極側の高濃度不純
物イオン注入領域から離隔した場合、第２ゲート電極下
のみならず、その離隔部においても、基板表面の界面準
位に起因する表面空乏層が形成されるが、この表面空乏
層の深さ方向への拡がりは、キャップ層中の第２パルス
ドープ層によって阻止される。したがって、本来のチャ
ネル層である第１パルスドープ層は表面空乏層の影響を
受けなくなり、第２ゲート電極直下の空乏層のみがチャ
ネル層に対する有効な影響力を持つ。すなわち、実効ゲ
ート長の増大化は生じない。これにより、ゲート電圧の
浅い側でのトランスコンダクタンスｇｍの低下がなくな
り、比較的広範囲のゲートバイアスの変化に対して、ト
ランスコンダクタンスｇｍが一定となる。
物イオン注入領域から離隔した場合、第２ゲート電極下
のみならず、その離隔部においても、基板表面の界面準
位に起因する表面空乏層が形成されるが、この表面空乏
層の深さ方向への拡がりは、キャップ層中の第２パルス
ドープ層によって阻止される。したがって、本来のチャ
ネル層である第１パルスドープ層は表面空乏層の影響を
受けなくなり、第２ゲート電極直下の空乏層のみがチャ
ネル層に対する有効な影響力を持つ。すなわち、実効ゲ
ート長の増大化は生じない。これにより、ゲート電圧の
浅い側でのトランスコンダクタンスｇｍの低下がなくな
り、比較的広範囲のゲートバイアスの変化に対して、ト
ランスコンダクタンスｇｍが一定となる。
【００１０】
【実施例】図１は、本発明のデュアルゲート型ＭＥＳＦ
ＥＴの一実施例を示す断面露出斜視図である。以下に、
製造方法と共にこのＭＥＳＦＥＴの構造を説明する。半
絶縁性ＧａＡｓ半導体基板１の上に、ノンドープのＧａ
Ａｓバッファ層２が形成される。このバッファ層の形成
には、ＭＢＥ法（分子線エピタキシー）やＯＭＶＰＥ法
（有機金属気相成長法）などの結晶成長技術が用いら
れ、後述するチャネル層３のキャリア封じ込め性を向上
させるため、Ｖ族原料とＩＩＩ族原料との各供給比が制
御されて導電型はｐに形成される。このＧａＡｓバッフ
ァ層２のキャリア密度は、例えば２．５×１０15ｃｍ-3
に設定されている。
ＥＴの一実施例を示す断面露出斜視図である。以下に、
製造方法と共にこのＭＥＳＦＥＴの構造を説明する。半
絶縁性ＧａＡｓ半導体基板１の上に、ノンドープのＧａ
Ａｓバッファ層２が形成される。このバッファ層の形成
には、ＭＢＥ法（分子線エピタキシー）やＯＭＶＰＥ法
（有機金属気相成長法）などの結晶成長技術が用いら
れ、後述するチャネル層３のキャリア封じ込め性を向上
させるため、Ｖ族原料とＩＩＩ族原料との各供給比が制
御されて導電型はｐに形成される。このＧａＡｓバッフ
ァ層２のキャリア密度は、例えば２．５×１０15ｃｍ-3
に設定されている。
【００１１】このバッファ層２の上には、キャリア密度
が４×１０18ｃｍ-3と高く、厚さが２００オングストロ
ームと薄層化されたＳｉドープの第１ＧａＡｓパルスド
ープ層３が形成されている。そしてさらに、このこのパ
ルスドープ層３上にはノンドープＧａＡｓ層４、第２Ｇ
ａＡｓパルスドープ層５およびノンドープＧａＡｓ層６
からなるキャップ層７がＭＢＥ法やＯＭＶＰＥ法等の結
晶成長技術によって形成されている。ノンドープＧａＡ
ｓ層４は、導電型がｎ型でキャリア密度が１×１０15ｃ
ｍ-3以下であり、厚みは１５０オングストロームであ
る。第２パルスドープ層５は、キャリア密度が第１パル
スドープ層３と同じく４×１０18ｃｍ-3と高く、厚さが
５０オングストロームのＳｉドープ層である。ノンドー
プＧａＡｓ層６は、キャリア密度が１×１０15ｃｍ-3以
下であり、厚みは２００オングストロームである。
が４×１０18ｃｍ-3と高く、厚さが２００オングストロ
ームと薄層化されたＳｉドープの第１ＧａＡｓパルスド
ープ層３が形成されている。そしてさらに、このこのパ
ルスドープ層３上にはノンドープＧａＡｓ層４、第２Ｇ
ａＡｓパルスドープ層５およびノンドープＧａＡｓ層６
からなるキャップ層７がＭＢＥ法やＯＭＶＰＥ法等の結
晶成長技術によって形成されている。ノンドープＧａＡ
ｓ層４は、導電型がｎ型でキャリア密度が１×１０15ｃ
ｍ-3以下であり、厚みは１５０オングストロームであ
る。第２パルスドープ層５は、キャリア密度が第１パル
スドープ層３と同じく４×１０18ｃｍ-3と高く、厚さが
５０オングストロームのＳｉドープ層である。ノンドー
プＧａＡｓ層６は、キャリア密度が１×１０15ｃｍ-3以
下であり、厚みは２００オングストロームである。
【００１２】第２パルスドープ層５の厚さおよび不純物
濃度は、基板表面すなわちノンドープＧａＡｓ層６の表
面の界面準位に起因する表面空乏層によって第２パルス
ドープ層５自身が空乏化され、かつ、この表面空乏層が
第１パルスドープ層３にまで拡がらない値に設定されて
いる。
濃度は、基板表面すなわちノンドープＧａＡｓ層６の表
面の界面準位に起因する表面空乏層によって第２パルス
ドープ層５自身が空乏化され、かつ、この表面空乏層が
第１パルスドープ層３にまで拡がらない値に設定されて
いる。
【００１３】このような積層構造を持つエピタキシャル
ウエハに、セルフアライン技術等を用いてゲート電極お
よび高濃度イオン注入領域が形成されており、また、ソ
ース電極およびドレイン電極が形成されている。高濃度
イオン注入領域１０〜１２は、第１および第２ゲート電
極形成部にフォトレジストによる第１および第２ダミー
ゲート（不図示）を形成し、この第１および第２ダミー
ゲートをマスクとしてＳｉイオンを注入することにより
形成されている。その後、表面全体にＳｉＯ2膜等の無
機絶縁膜を堆積し、このＳｉＯ2 膜を第１および第２ダ
ミーゲートでリフトオフすることにより、第１および第
２ゲート電極形成領域に開口を有するＳｉＯ2 膜８が形
成される。そして、ソース・ドレイン領域のＳｉＯ2 膜
８を部分的に除去し、オーミック金属の蒸着およびリフ
トオフを行うことにより、ソース電極１３およびドレイ
ン電極１６が形成される。さらに、ショットキ金属の蒸
着およびリフトオフが行われ、第１ゲート電極１４、１
５が形成される。
ウエハに、セルフアライン技術等を用いてゲート電極お
よび高濃度イオン注入領域が形成されており、また、ソ
ース電極およびドレイン電極が形成されている。高濃度
イオン注入領域１０〜１２は、第１および第２ゲート電
極形成部にフォトレジストによる第１および第２ダミー
ゲート（不図示）を形成し、この第１および第２ダミー
ゲートをマスクとしてＳｉイオンを注入することにより
形成されている。その後、表面全体にＳｉＯ2膜等の無
機絶縁膜を堆積し、このＳｉＯ2 膜を第１および第２ダ
ミーゲートでリフトオフすることにより、第１および第
２ゲート電極形成領域に開口を有するＳｉＯ2 膜８が形
成される。そして、ソース・ドレイン領域のＳｉＯ2 膜
８を部分的に除去し、オーミック金属の蒸着およびリフ
トオフを行うことにより、ソース電極１３およびドレイ
ン電極１６が形成される。さらに、ショットキ金属の蒸
着およびリフトオフが行われ、第１ゲート電極１４、１
５が形成される。
【００１４】なお、ドレイン側の第２ダミーゲートのゲ
ート長Ｌdg2 はソース側の第１ダミーゲートのゲート長
Ｌdg1 よりも長くしておき、第１ゲート電極１４はＳｉ
Ｏ2膜８に対して両側でオーバーラップさせ、第２ゲー
ト電極１５は片側（反ドレイン側）のみでオーバーラッ
プさせている。これにより、第１ゲート電極１４は、高
濃度イオン注入領域１０、１１に対して、いわゆるセル
フアライン構造となり、ゲート長Ｌg1をダミーゲート形
成の際に用いるリソグラフィ技術の限界まで短くするこ
とができる。また、第２ゲート電極１５は、ドレイン側
の高濃度イオン注入領域１２から十分に離隔させること
ができる。
ート長Ｌdg2 はソース側の第１ダミーゲートのゲート長
Ｌdg1 よりも長くしておき、第１ゲート電極１４はＳｉ
Ｏ2膜８に対して両側でオーバーラップさせ、第２ゲー
ト電極１５は片側（反ドレイン側）のみでオーバーラッ
プさせている。これにより、第１ゲート電極１４は、高
濃度イオン注入領域１０、１１に対して、いわゆるセル
フアライン構造となり、ゲート長Ｌg1をダミーゲート形
成の際に用いるリソグラフィ技術の限界まで短くするこ
とができる。また、第２ゲート電極１５は、ドレイン側
の高濃度イオン注入領域１２から十分に離隔させること
ができる。
【００１５】このように構成されたデュアルゲート型Ｍ
ＥＳＦＥＴは、第２ゲート電極１５とドレイン側の高濃
度イオン注入領域１２とが離れているのでドレイン耐圧
が高く、しかも、その離隔部のキャップ層７には第２パ
ルスドープ層５が存在するので、表面空乏層に起因する
長ゲート効果を抑制することができる。したがって、第
２ゲート電極１５の実効ゲート長はゲート長Ｌg2とほぼ
一致し、セルフアライン構造の第１ゲート電極１５のゲ
ート長に匹敵する程度に十分に短くすることができる。
なお、高周波信号を第１ゲート電極１４のみに入力し、
第２ゲート電極１５を利得制御に用いる場合には、第２
ゲート電極１５のゲート長Ｌg2をそれほど短くする必要
はないので、そのような用途に用いる場合の本実施例の
ＭＥＳＦＥＴの製造歩留まりは非常によくなる。また、
第２ゲート電極１５とドレイン側の高濃度イオン注入領
域１２とが離れていると、ドレインコンダクタンスｇｄ
が小さくなる。ＦＥＴの利得はｇｍ／ｇｄが大きいほど
高くなるので、高い利得のものを作製できる。
ＥＳＦＥＴは、第２ゲート電極１５とドレイン側の高濃
度イオン注入領域１２とが離れているのでドレイン耐圧
が高く、しかも、その離隔部のキャップ層７には第２パ
ルスドープ層５が存在するので、表面空乏層に起因する
長ゲート効果を抑制することができる。したがって、第
２ゲート電極１５の実効ゲート長はゲート長Ｌg2とほぼ
一致し、セルフアライン構造の第１ゲート電極１５のゲ
ート長に匹敵する程度に十分に短くすることができる。
なお、高周波信号を第１ゲート電極１４のみに入力し、
第２ゲート電極１５を利得制御に用いる場合には、第２
ゲート電極１５のゲート長Ｌg2をそれほど短くする必要
はないので、そのような用途に用いる場合の本実施例の
ＭＥＳＦＥＴの製造歩留まりは非常によくなる。また、
第２ゲート電極１５とドレイン側の高濃度イオン注入領
域１２とが離れていると、ドレインコンダクタンスｇｄ
が小さくなる。ＦＥＴの利得はｇｍ／ｇｄが大きいほど
高くなるので、高い利得のものを作製できる。
【００１６】図２〜図７は、それぞれ本発明のデュアル
ゲート型ＭＥＳＦＥＴの第２実施例〜第７実施例を示す
断面図である。第１実施例と同一要素には同一の符号を
付してあり、重複説明は省略すると共に、各実施例を第
１実施例との相違点を中心に説明する。
ゲート型ＭＥＳＦＥＴの第２実施例〜第７実施例を示す
断面図である。第１実施例と同一要素には同一の符号を
付してあり、重複説明は省略すると共に、各実施例を第
１実施例との相違点を中心に説明する。
【００１７】第２実施例（図２）および第３実施例（図
３）は、それぞれ第１ゲート電極形成領域または第２ゲ
ート電極形成領域のいずれかにおいてキャップ層７を掘
り込んだ構成となっている。キャップ層７に掘り込み部
２１あるいは３１を形成して、ゲート電極とチャネル層
との距離を短くすると、しきい値電圧を浅く、すなわ
ち、零ボルトに近づけることができる。これによって、
第１ゲート電極１４と第２ゲート電極１５のしきい値電
圧並びにピンチオフ電圧を互いに異なるものとすること
ができる。掘り込みの深さは、エッチング時間を制御す
ることにより、所望の値にすることができる。
３）は、それぞれ第１ゲート電極形成領域または第２ゲ
ート電極形成領域のいずれかにおいてキャップ層７を掘
り込んだ構成となっている。キャップ層７に掘り込み部
２１あるいは３１を形成して、ゲート電極とチャネル層
との距離を短くすると、しきい値電圧を浅く、すなわ
ち、零ボルトに近づけることができる。これによって、
第１ゲート電極１４と第２ゲート電極１５のしきい値電
圧並びにピンチオフ電圧を互いに異なるものとすること
ができる。掘り込みの深さは、エッチング時間を制御す
ることにより、所望の値にすることができる。
【００１８】第４実施例（図４）、第５実施例（図５）
および第６実施例（図６）は、第１ゲート電極１４も第
２ゲート電極１５と同様に、片側のみ高濃度イオン注入
領域に近接している構造となっている。これにより、ド
レイン耐圧は一層向上する。第５実施例（図５）および
第６実施例（図６）は、第２実施例（図２）および第３
実施例（図３）と同様に、掘り込み部５１および６１を
形成することにより、第１ゲート電極１４と第２ゲート
電極１５のしきい値電圧を互いに異なるようにしたもの
である。
および第６実施例（図６）は、第１ゲート電極１４も第
２ゲート電極１５と同様に、片側のみ高濃度イオン注入
領域に近接している構造となっている。これにより、ド
レイン耐圧は一層向上する。第５実施例（図５）および
第６実施例（図６）は、第２実施例（図２）および第３
実施例（図３）と同様に、掘り込み部５１および６１を
形成することにより、第１ゲート電極１４と第２ゲート
電極１５のしきい値電圧を互いに異なるようにしたもの
である。
【００１９】第７実施例（図７）は、第６実施例のキャ
ップ層７に第３パルスドープ層７１およびノンドープＧ
ａＡｓ層７２をさらに付加して５層にしたものである。
このようにすると、表面空乏層の深さ方向の拡がりを防
止するためのパルスドープ層が２重になっているので、
しきい値電圧調整のための掘り込み７３の深さをさらに
深くすることが可能である。
ップ層７に第３パルスドープ層７１およびノンドープＧ
ａＡｓ層７２をさらに付加して５層にしたものである。
このようにすると、表面空乏層の深さ方向の拡がりを防
止するためのパルスドープ層が２重になっているので、
しきい値電圧調整のための掘り込み７３の深さをさらに
深くすることが可能である。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
デュアルゲート型のＭＥＳＦＥＴにおいて、第２ゲート
電極をドレイン側の高濃度イオン注入領域から離したの
でドレイン耐圧が高くなり、しかも、キャップ層中に表
面空乏層の深さ方向の拡がりを防止するためのパルスド
ープ層を有するので、第２ゲート電極の長ゲート効果が
抑制されてトランスコンダクタンスｇｍのリニアリティ
が改善され、もって、優れた高周波特性を持つことが可
能となる。
デュアルゲート型のＭＥＳＦＥＴにおいて、第２ゲート
電極をドレイン側の高濃度イオン注入領域から離したの
でドレイン耐圧が高くなり、しかも、キャップ層中に表
面空乏層の深さ方向の拡がりを防止するためのパルスド
ープ層を有するので、第２ゲート電極の長ゲート効果が
抑制されてトランスコンダクタンスｇｍのリニアリティ
が改善され、もって、優れた高周波特性を持つことが可
能となる。
【図１】本発明の第１実施例を示す断面露出斜視図。
【図２】本発明の第２実施例を示す断面図。
【図３】本発明の第３実施例を示す断面図。
【図４】本発明の第４実施例を示す断面図。
【図５】本発明の第５実施例を示す断面図。
【図６】本発明の第６実施例を示す断面図。
【図７】本発明の第７実施例を示す断面図。
１…半絶縁性ＧａＡｓ半導体基板、２…バッファ層、３
…第１パルスドープ層、４、６、７２…ノンドープＧａ
Ａｓ層、５…第２パルスドープ層、７…キャップ層、８
…絶縁膜、１０、１１、１２…高濃度イオン注入領域、
１３…ソース電極、１４…第１ゲート電極、１５…第２
ゲート電極、１６…ドレイン電極。
…第１パルスドープ層、４、６、７２…ノンドープＧａ
Ａｓ層、５…第２パルスドープ層、７…キャップ層、８
…絶縁膜、１０、１１、１２…高濃度イオン注入領域、
１３…ソース電極、１４…第１ゲート電極、１５…第２
ゲート電極、１６…ドレイン電極。
Claims (4)
- 【請求項１】 ノンドープのバッファ層、不純物濃度の
高い薄層化された第１パルスドープ層およびキャップ層
が下地半導体基板上にエピタキシャル成長により順に形
成され、前記キャップ層は不純物濃度の高い薄層化され
た第２パルスドープ層をノンドープ層で挟んだ構造を有
し、この第２パルスドープ層の厚さおよび不純物濃度
は、このキャップ層表面の界面準位に起因する表面空乏
層によってこの第２パルスドープ層自身が空乏化され、
かつ、この表面空乏層が前記第１パルスドープ層にまで
広がらない値に設定されている半導体基板と、 この半導体基板表面に形成されたソース電極、ドレイン
電極、並びに第１および第２ゲート電極と、 前記半導体基板の表面から前記第１パルスドープ層に至
る深さまで、前記ソース電極形成部、ドレイン電極形成
部および第１・第２ゲート電極間にそれぞれ形成された
不純物高濃度イオン注入領域と、 を備え、 前記ドレイン電極側に設けられた前記第２ゲート電極と
前記ドレイン電極下の不純物高濃度イオン注入領域とが
離隔している電界効果トランジスタ。 - 【請求項２】 前記半導体基板の第１ゲート電極形成領
域または第２ゲート電極形成領域のいずれか一方が所定
の深さまでエッチング除去されていることを特徴とする
請求項１に記載の電界効果トランジスタ。 - 【請求項３】 薄層化された不純物濃度の高いパルスド
ープ層を２層備えた多層エピタキシャル層を下地半導体
基板上に形成する工程と、 前記多層エピタキシャル層の表面に第１および第２ダミ
ーゲートを形成する工程と、 この第１および第２ダミーゲートをマスクとして前記多
層エピタキシャル層表面から不純物イオンの注入を行い
第１および第２ダミーゲートの両側および第１および第
２ダミーゲートの間に不純物高濃度イオン注入領域を形
成する工程と、 前記多層エピタキシャル層の表面に絶縁膜を堆積した
後、前記第１および第２ダミーゲートを用いてリフトオ
フすることにより前記第１および第２ダミーゲートの反
転パターンを有する絶縁膜を形成する工程と、 前記第１および第２ダミーゲートの両側に形成された不
純物高濃度イオン注入領域上の前記絶縁膜を除去し、そ
の露出表面にソース電極およびドレイン電極を形成する
工程と、 前記前記第１および第２ダミーゲートの反転パターンで
露出した前記多層エピタキシャル層の表面に第１および
第２ゲート電極を形成する工程と、 を備え、 前記第１および第２ゲート電極形成工程において、前記
第２ダミーゲート反転パターンによる多層エピタキシャ
ル層の露出部のうちドレイン電極側が露出したままとな
るように、前記第２ゲート電極の電極パターンを第１ゲ
ート電極側にずらして形成することを特徴とする電界効
果トランジスタの製造方法。 - 【請求項４】 前記多層エピタキシャル層の形成工程に
おいて、前記第１または第２ダミーゲート形成領域のい
ずれか一方を所定の深さまでエッチング除去することを
特徴とする電界効果トランジスタの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4235946A JPH0685286A (ja) | 1992-09-03 | 1992-09-03 | 電界効果トランジスタおよびその製造方法 |
| US08/110,937 US5389807A (en) | 1992-09-03 | 1993-08-24 | Field effect transistor |
| CA002104745A CA2104745A1 (en) | 1992-09-03 | 1993-08-25 | Field effect transistor |
| EP93114146A EP0585942A1 (en) | 1992-09-03 | 1993-09-03 | Dual gate MESFET |
| US08/341,223 US5602501A (en) | 1992-09-03 | 1994-12-05 | Mixer circuit using a dual gate field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4235946A JPH0685286A (ja) | 1992-09-03 | 1992-09-03 | 電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685286A true JPH0685286A (ja) | 1994-03-25 |
Family
ID=16993565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4235946A Pending JPH0685286A (ja) | 1992-09-03 | 1992-09-03 | 電界効果トランジスタおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5389807A (ja) |
| EP (1) | EP0585942A1 (ja) |
| JP (1) | JPH0685286A (ja) |
| CA (1) | CA2104745A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3563093B2 (ja) * | 1993-09-24 | 2004-09-08 | 住友電気工業株式会社 | 半導体装置 |
| JP2757848B2 (ja) * | 1996-01-23 | 1998-05-25 | 日本電気株式会社 | 電界効果型半導体装置 |
| JP2002118122A (ja) * | 2000-10-06 | 2002-04-19 | Nec Corp | ショットキゲート電界効果トランジスタ |
| US10038063B2 (en) | 2014-06-10 | 2018-07-31 | International Business Machines Corporation | Tunable breakdown voltage RF FET devices |
| CN117199137A (zh) * | 2023-09-18 | 2023-12-08 | 先之科半导体科技(东莞)有限公司 | 一种具有脉冲功率放大器的场效应晶体管 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5752174A (en) * | 1980-09-16 | 1982-03-27 | Nec Corp | Multigate field effect transistor |
| JPS5887875A (ja) * | 1981-11-20 | 1983-05-25 | Hitachi Ltd | 双ゲ−ト型ｍｉｓ半導体装置 |
| JPS58201375A (ja) * | 1982-05-20 | 1983-11-24 | Nec Corp | 電界効果トランジスタ |
| JPS58215077A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | 半導体装置 |
| FR2613134B1 (fr) * | 1987-03-24 | 1990-03-09 | Labo Electronique Physique | Dispositif semiconducteur du type transistor a effet de champ |
| JPH01116569A (ja) * | 1987-10-30 | 1989-05-09 | Canon Inc | 画像形成装置 |
| JPH02119145A (ja) * | 1988-10-28 | 1990-05-07 | Toshiba Corp | 金属−酸化物−半導体接合の形成方法 |
| JP2822400B2 (ja) * | 1988-10-28 | 1998-11-11 | ソニー株式会社 | 半導体装置 |
| JP2549206B2 (ja) * | 1990-12-27 | 1996-10-30 | 住友電気工業株式会社 | 電界効果トランジスタ |
-
1992
- 1992-09-03 JP JP4235946A patent/JPH0685286A/ja active Pending
-
1993
- 1993-08-24 US US08/110,937 patent/US5389807A/en not_active Expired - Fee Related
- 1993-08-25 CA CA002104745A patent/CA2104745A1/en not_active Abandoned
- 1993-09-03 EP EP93114146A patent/EP0585942A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US5389807A (en) | 1995-02-14 |
| CA2104745A1 (en) | 1994-03-04 |
| EP0585942A1 (en) | 1994-03-09 |
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