JP2822400B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2822400B2 JP2822400B2 JP63272299A JP27229988A JP2822400B2 JP 2822400 B2 JP2822400 B2 JP 2822400B2 JP 63272299 A JP63272299 A JP 63272299A JP 27229988 A JP27229988 A JP 27229988A JP 2822400 B2 JP2822400 B2 JP 2822400B2
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- semi
- hifet
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ゲート電極の近傍に形成される空乏層によ
りキャリアを制御する半導体装置に関する。
りキャリアを制御する半導体装置に関する。
本発明の第１の発明は、ゲート電極の近傍に形成され
る空乏層によりキャリアを制御する半導体装置におい
て、チャネル深さをＤ、ゲート長をLgとするときLg＜0.
1μｍかつ２≦Lg/D＜５である。これによって、ゲート
長が100Åのオーダーになっても、与えられたチャネル
深さに対してほぼ最大のトランスコンダクタンスを得る
ことができる。
る空乏層によりキャリアを制御する半導体装置におい
て、チャネル深さをＤ、ゲート長をLgとするときLg＜0.
1μｍかつ２≦Lg/D＜５である。これによって、ゲート
長が100Åのオーダーになっても、与えられたチャネル
深さに対してほぼ最大のトランスコンダクタンスを得る
ことができる。
本発明の第２の発明は、チャネル層中にゲート幅方向
に互いに隣接して埋め込まれた複数のゲート電極とゲー
ト長方向におけるこれらのゲート電極の両側にそれぞれ
配置されたソース電極及びドレイン電極とを有し、上記
ゲート電極の近傍に形成される空乏層によりキャリアを
制御する半導体装置において、上記ゲート電極間の距離
をＤ′、ゲート長をLgとするときLg＜0.1μｍかつ１≦L
g/D′＜5/2である。これによって、ゲート長が100Åの
オーダーになっても、与えられたゲート電極間距離に対
してほぼ最大のトランスコンダクタンスを得ることがで
きる。
に互いに隣接して埋め込まれた複数のゲート電極とゲー
ト長方向におけるこれらのゲート電極の両側にそれぞれ
配置されたソース電極及びドレイン電極とを有し、上記
ゲート電極の近傍に形成される空乏層によりキャリアを
制御する半導体装置において、上記ゲート電極間の距離
をＤ′、ゲート長をLgとするときLg＜0.1μｍかつ１≦L
g/D′＜5/2である。これによって、ゲート長が100Åの
オーダーになっても、与えられたゲート電極間距離に対
してほぼ最大のトランスコンダクタンスを得ることがで
きる。
近年、２次元電子ガス（2DEG）の高移動度を利用した
高電子移動度トランジスタ（以下、HIFETと呼ぶ）が商
品化されている。このHIFETは、GaAs/Alx Ga1-x Asヘテ
ロ接合界面に形成される2DEGをチャネルとして用いるも
ので、チャネル深さ（＝Alx Ga1-x As層の厚さ＋2DEGの
平均厚さ）は約500Å程度である。
高電子移動度トランジスタ（以下、HIFETと呼ぶ）が商
品化されている。このHIFETは、GaAs/Alx Ga1-x Asヘテ
ロ接合界面に形成される2DEGをチャネルとして用いるも
ので、チャネル深さ（＝Alx Ga1-x As層の厚さ＋2DEGの
平均厚さ）は約500Å程度である。
ところで、現在開発途上にある最先端の超LSIでも配
線の設計ルールは0.25μｍ程度であるので、そのゲート
長も0.25μｍ程度である。従って、従来のHIFETにおい
ては、ゲート長をLg、チャネル深さをＤとすると Lg/D５ であると言ってよい。
線の設計ルールは0.25μｍ程度であるので、そのゲート
長も0.25μｍ程度である。従って、従来のHIFETにおい
ては、ゲート長をLg、チャネル深さをＤとすると Lg/D５ であると言ってよい。
将来、配線ルールがより小さくなって100Åのオーダ
ーになると、ゲート長Lgも100Åのオーダーになる。こ
の場合には、チャネル深さＤが約500Å程度とすると、L
g/D１となる。ところで、ゲート長Lgが小さいほど大
きなトランスコンダクタンスgmが得られ、特性が向上す
るというのが従来の理論から予想されるところである。
しかし、本発明者の検討によれば、ゲート長Lgが小さく
なってLg/D１となると、ゲート電極に印加する電圧に
よってチャネルを有効に閉じることが困難となり、かえ
ってトランスコンダクタンスgmが低下して特性の劣化を
招いてしまう。
ーになると、ゲート長Lgも100Åのオーダーになる。こ
の場合には、チャネル深さＤが約500Å程度とすると、L
g/D１となる。ところで、ゲート長Lgが小さいほど大
きなトランスコンダクタンスgmが得られ、特性が向上す
るというのが従来の理論から予想されるところである。
しかし、本発明者の検討によれば、ゲート長Lgが小さく
なってLg/D１となると、ゲート電極に印加する電圧に
よってチャネルを有効に閉じることが困難となり、かえ
ってトランスコンダクタンスgmが低下して特性の劣化を
招いてしまう。
本発明の目的は、ゲート長が100Åのオーダーになっ
ても、与えられたチャネル深さに対してほぼ最大のトラ
ンスコンダクタンスを得ることができる半導体装置を提
供することにある。
ても、与えられたチャネル深さに対してほぼ最大のトラ
ンスコンダクタンスを得ることができる半導体装置を提
供することにある。
本発明の他の目的は、チャネル層中にゲート幅方向に
互いに隣接して埋め込まれた複数のゲート電極を有する
場合に、ゲート長が100Åのオーダーになっても、与え
られた電極間距離に対してほぼ最大のトランスコンダク
タンスを得ることができる半導体装置を提供することに
ある。
互いに隣接して埋め込まれた複数のゲート電極を有する
場合に、ゲート長が100Åのオーダーになっても、与え
られた電極間距離に対してほぼ最大のトランスコンダク
タンスを得ることができる半導体装置を提供することに
ある。
第１図は、GaAs/Alx Ga1-x As HIFETのトランスコン
ダクタンスgmとゲート長Lgとの間の関係を示し、本発明
者による測定結果である。第１図において、実線の曲線
は、Drummond,Morkoc,Lee及びShur（IEEE Electron Dev
ice Letters,Vol.EDL−3,No.11,p.338,1982）並びにSch
ubert,Fischer及びPloog（IEEE Transactions on Elect
ron Devices,Vol.ED−33,No.5,p.625,1986）による理論
曲線を示し、破線の曲線は、Das及びRoszak（Solid Sta
te Electronics,Vol.28,No.10,p.997）による理論曲線
を示す。ただし、電子の移動度μ＝5000cm2/V・ｓ、電
子の飽和速度Vs＝1.5×107cm/s、2DEGの濃度Ns＝１×10
12cm-2、Ｄ＝600Å、ゲート電圧Vg＝１である。
ダクタンスgmとゲート長Lgとの間の関係を示し、本発明
者による測定結果である。第１図において、実線の曲線
は、Drummond,Morkoc,Lee及びShur（IEEE Electron Dev
ice Letters,Vol.EDL−3,No.11,p.338,1982）並びにSch
ubert,Fischer及びPloog（IEEE Transactions on Elect
ron Devices,Vol.ED−33,No.5,p.625,1986）による理論
曲線を示し、破線の曲線は、Das及びRoszak（Solid Sta
te Electronics,Vol.28,No.10,p.997）による理論曲線
を示す。ただし、電子の移動度μ＝5000cm2/V・ｓ、電
子の飽和速度Vs＝1.5×107cm/s、2DEGの濃度Ns＝１×10
12cm-2、Ｄ＝600Å、ゲート電圧Vg＝１である。
第１図からわかるように、Lg〜3D（約200nm）付近でg
mは最大となる。Lg＞3Dでは、Lgが小さいほどgmは大き
くなる。ところが、Lg＜3Dでは、Lgが小さくなるとgmは
かえって小さくなってしまう。これは、ゲート長Lgが小
さくなると、ゲート電極の近傍に形成される空乏層はこ
のゲート電極を中心とする円弧状となり、ゲート電極と
チャネルとの間に平行平板近似が成り立たなくなる結
果、ゲート電圧によりチャネルを有効に閉じることが困
難になることによると考えられる。
mは最大となる。Lg＞3Dでは、Lgが小さいほどgmは大き
くなる。ところが、Lg＜3Dでは、Lgが小さくなるとgmは
かえって小さくなってしまう。これは、ゲート長Lgが小
さくなると、ゲート電極の近傍に形成される空乏層はこ
のゲート電極を中心とする円弧状となり、ゲート電極と
チャネルとの間に平行平板近似が成り立たなくなる結
果、ゲート電圧によりチャネルを有効に閉じることが困
難になることによると考えられる。
Lg3Dで、Lgが小さくなるとgmが小さくなるのは上述
の通りであるが、第１図より、Lgが約120nmから300nmの
範囲、すなわち２≦Lg/D＜５の範囲では、200mS/mm以上
の大きなトランスコンダクタンスgmが得られる。第１図
はＤ＝600Åの場合のデータであるが、このことはＤの
値が600Åと異なる場合でも言えることである。
の通りであるが、第１図より、Lgが約120nmから300nmの
範囲、すなわち２≦Lg/D＜５の範囲では、200mS/mm以上
の大きなトランスコンダクタンスgmが得られる。第１図
はＤ＝600Åの場合のデータであるが、このことはＤの
値が600Åと異なる場合でも言えることである。
本発明は、以上の検討に基づいてなされたものであ
る。
る。
すなわち、本発明の第１の発明は、ゲート電極（６）
の近傍に形成される空乏層によりキャリアを制御する半
導体装置において、チャネル深さをＤ、ゲート長をLgと
するときLg＜0.1μｍかつ２≦Lg/D＜５である。 ここ
で、Lg/D〜３であるのが最も好ましい。
の近傍に形成される空乏層によりキャリアを制御する半
導体装置において、チャネル深さをＤ、ゲート長をLgと
するときLg＜0.1μｍかつ２≦Lg/D＜５である。 ここ
で、Lg/D〜３であるのが最も好ましい。
本発明の第２の発明は、チャネル層中にゲート幅方向
に互いに隣接して埋め込まれた複数のゲート電極（６）
とゲート長方向におけるこれらのゲート電極（６）の両
側にそれぞれ配置されたソース電極（７）及びドレイン
電極（８）とを有し、ゲート電極（６）の近傍に形成さ
れる空乏層によりキャリアを制御する半導体装置におい
て、ゲート電極（６）間の距離をＤ′、ゲート長をLgと
するときLg＜0.1μｍかつ１≦Lg/D′＜5/2である。
に互いに隣接して埋め込まれた複数のゲート電極（６）
とゲート長方向におけるこれらのゲート電極（６）の両
側にそれぞれ配置されたソース電極（７）及びドレイン
電極（８）とを有し、ゲート電極（６）の近傍に形成さ
れる空乏層によりキャリアを制御する半導体装置におい
て、ゲート電極（６）間の距離をＤ′、ゲート長をLgと
するときLg＜0.1μｍかつ１≦Lg/D′＜5/2である。
ここでLg/D′〜3/2であるのが最も好ましい。
第１図の発明によれば、２≦Lg/D＜５の場合には、ゲ
ート電極（６）とチャネルとの間に平行平板近似が成り
立ち、ゲート電圧によりチャネルを有効に閉じることが
できる。このため、ゲート長Lgが100Åのオーダーにな
っても、与えられたチャネル深さＤに対してほぼ最大の
トランスコンダクタンスを得ることができる。
ート電極（６）とチャネルとの間に平行平板近似が成り
立ち、ゲート電圧によりチャネルを有効に閉じることが
できる。このため、ゲート長Lgが100Åのオーダーにな
っても、与えられたチャネル深さＤに対してほぼ最大の
トランスコンダクタンスを得ることができる。
第２の発明によれば、チャネル層中にゲート幅方向に
複数のゲート電極（６）が互いに隣接して埋め込まれて
いる場合には、隣接するゲート電極（６）間の領域には
両側から空乏層が伸びるので、この場合には第１の発明
における２≦Lg/D＜５の式のＤの代わりにＤ′/2を入れ
た式、すなわち１≦Lg/D′＜5/2成立するときに、ゲー
ト長Lgが100Åのオーダーになっても、与えらえた電極
間距離Ｄ′に対してほぼ最大のトランスコンダクタンス
を得ることができる。
複数のゲート電極（６）が互いに隣接して埋め込まれて
いる場合には、隣接するゲート電極（６）間の領域には
両側から空乏層が伸びるので、この場合には第１の発明
における２≦Lg/D＜５の式のＤの代わりにＤ′/2を入れ
た式、すなわち１≦Lg/D′＜5/2成立するときに、ゲー
ト長Lgが100Åのオーダーになっても、与えらえた電極
間距離Ｄ′に対してほぼ最大のトランスコンダクタンス
を得ることができる。
以下、本発明の実施例について図面を参照しながら説
明する。なお、実施例の全図において同一機能を有する
部分には同一の符号を付す。
明する。なお、実施例の全図において同一機能を有する
部分には同一の符号を付す。
実施例Ｉ 第２図は本発明の実施例ＩによるGaAs/Alx Ga1-x As
HIFETを示す。
HIFETを示す。
第２図に示すように、この実施例ＩによるHIFETにお
いては、半絶縁性GaAs基板１の上に例えば数千Å程度の
厚さの半絶縁性GaAs層２が形成され、この半絶縁性GaAs
層２の上に例えば100Å程度の厚さのAlx Ga1-x As層３
が形成されている。このAlx Ga1-x As層３中には２層の
ディラック−デルタドープ層（２次元的な広がりを持っ
た単原子層の不純物ドープ層であり、以下、δドープ層
と呼ぶ）４、５が形成されている。これらのδドープ層
４、５の不純物としては例えばシリコン（Si）のような
ドナー不純物が用いられる。この場合、上層のδドープ
層４の深さd1はデバイ（Debye）長と同程度もしくはそ
れ以下の深さに選ばれる。デバイ長をｄで表わすと である。ここで、εは半導体（ここではAlx Ga1-x As
層）の誘電率、ｋはボルツマン定数、Ｔは絶対温度、ｑ
は単位電荷（電子電荷の絶対値）、Ｎはδドープ層の不
純物濃度である。このデバイ長ｄは、例えばδドープ層
中の不純物がドナー不純物であるとすると、このδドー
プ層の位置を中心として形成される2DEGの厚さを示すも
のであり、その典型的な値は数十Åである。d1は具体的
には例えば10Å程度に選ばれ、従って上層のδドープ層
４はAlx Ga1-x As層３の表面近傍に形成されている。ま
た、下層のδドープ層５の深さd2は例えば30Å程度に選
ばれる。
いては、半絶縁性GaAs基板１の上に例えば数千Å程度の
厚さの半絶縁性GaAs層２が形成され、この半絶縁性GaAs
層２の上に例えば100Å程度の厚さのAlx Ga1-x As層３
が形成されている。このAlx Ga1-x As層３中には２層の
ディラック−デルタドープ層（２次元的な広がりを持っ
た単原子層の不純物ドープ層であり、以下、δドープ層
と呼ぶ）４、５が形成されている。これらのδドープ層
４、５の不純物としては例えばシリコン（Si）のような
ドナー不純物が用いられる。この場合、上層のδドープ
層４の深さd1はデバイ（Debye）長と同程度もしくはそ
れ以下の深さに選ばれる。デバイ長をｄで表わすと である。ここで、εは半導体（ここではAlx Ga1-x As
層）の誘電率、ｋはボルツマン定数、Ｔは絶対温度、ｑ
は単位電荷（電子電荷の絶対値）、Ｎはδドープ層の不
純物濃度である。このデバイ長ｄは、例えばδドープ層
中の不純物がドナー不純物であるとすると、このδドー
プ層の位置を中心として形成される2DEGの厚さを示すも
のであり、その典型的な値は数十Åである。d1は具体的
には例えば10Å程度に選ばれ、従って上層のδドープ層
４はAlx Ga1-x As層３の表面近傍に形成されている。ま
た、下層のδドープ層５の深さd2は例えば30Å程度に選
ばれる。
この実施例においては、上層のδドープ層４から供給
される電子によりAlx Ga1-x As層３の表面準位がほぼ完
全に満たされるため、下層のδドープ層５から半絶縁性
GaAs層２に供給される電子により、このAlx Ga1-x As層
３と半絶縁性GaAs層２とのヘテロ接合界面における半絶
縁性GaAs層２側に2DEGを有効に形成することができる。
される電子によりAlx Ga1-x As層３の表面準位がほぼ完
全に満たされるため、下層のδドープ層５から半絶縁性
GaAs層２に供給される電子により、このAlx Ga1-x As層
３と半絶縁性GaAs層２とのヘテロ接合界面における半絶
縁性GaAs層２側に2DEGを有効に形成することができる。
上述のAlx Ga1-x As層３の上には、ショットキーゲー
ト電極６が形成されている。このショットキーゲート電
極６は、例えばタングステン（Ｗ）のような金属から成
る。また、符号７、８はそれぞれソース及びドレインを
示す。これらのソース７及びドレイン８は、例えばAuGe
/Niのようなオーミック金属の膜をAlx Ga1-x As層３の
上に形成した後、熱処理を行うことによりこのAuGe/Ni
をAlx Ga1-x As層３及び半絶縁性GaAs層２と合金化する
ことにより形成されたものである。
ト電極６が形成されている。このショットキーゲート電
極６は、例えばタングステン（Ｗ）のような金属から成
る。また、符号７、８はそれぞれソース及びドレインを
示す。これらのソース７及びドレイン８は、例えばAuGe
/Niのようなオーミック金属の膜をAlx Ga1-x As層３の
上に形成した後、熱処理を行うことによりこのAuGe/Ni
をAlx Ga1-x As層３及び半絶縁性GaAs層２と合金化する
ことにより形成されたものである。
第３図はこの実施例ＩによるHIFETのエネルギーバン
ド構造を示す。第３図に示すように、このHIFETにおい
ては、半絶縁性CaAs層２とAlx Ga1-x As層３とのヘテロ
接合界面における半絶縁性GaAs層２側に2DEGが形成さ
れ、この2DEGがチャネルとなる。
ド構造を示す。第３図に示すように、このHIFETにおい
ては、半絶縁性CaAs層２とAlx Ga1-x As層３とのヘテロ
接合界面における半絶縁性GaAs層２側に2DEGが形成さ
れ、この2DEGがチャネルとなる。
この実施例Ｉにおいては、ショットキーゲート電極20
の幅、すなわちゲート長LgはLg/D〜３になるように選ば
れている。例えば、Alx Ga1-x As層３の厚さが約100Å
程度とすると、チャネル深さＤは約200Å程度となるの
で、Lgは約600Åに選ばれる。
の幅、すなわちゲート長LgはLg/D〜３になるように選ば
れている。例えば、Alx Ga1-x As層３の厚さが約100Å
程度とすると、チャネル深さＤは約200Å程度となるの
で、Lgは約600Åに選ばれる。
次に、上述のように構成されたHIFETの製造方法の一
例について説明する。
例について説明する。
第２図に示すように、まず半絶縁性GaAs基板１の上に
例えば分子線エピタキシー（MBE）法により半絶縁性GaA
s層２をエピタキシャル成長させる。次に、この半絶縁
性GaAs層２上に例えば同じくMBE法によりAlx Ga1-x As
層３をエピタキシャル成長させる。この場合、途中で成
長を一旦中断し、例えばSiのよなドナー不純物を単原子
層エピタキシャル成長させ、これによって下層のδドー
プ層５を形成する。次に、このδドープ層５の上に再び
Alx Ga1-x As層を例えば20Å程度成長させた後、その上
に上層のδドープ層４を形成する。この後、このδドー
プ層４の上に再びAlx Ga1-x As層を例えば10Å程度の厚
さだけ成長させて目的とする厚さのAlx Ga1-x As層３を
得る。
例えば分子線エピタキシー（MBE）法により半絶縁性GaA
s層２をエピタキシャル成長させる。次に、この半絶縁
性GaAs層２上に例えば同じくMBE法によりAlx Ga1-x As
層３をエピタキシャル成長させる。この場合、途中で成
長を一旦中断し、例えばSiのよなドナー不純物を単原子
層エピタキシャル成長させ、これによって下層のδドー
プ層５を形成する。次に、このδドープ層５の上に再び
Alx Ga1-x As層を例えば20Å程度成長させた後、その上
に上層のδドープ層４を形成する。この後、このδドー
プ層４の上に再びAlx Ga1-x As層を例えば10Å程度の厚
さだけ成長させて目的とする厚さのAlx Ga1-x As層３を
得る。
次に、例えばAuGe/Ni膜を例えば蒸着法により全面に
形成し、これをエッチングにより所定形状にパターンニ
ングした後、熱処理を行うことによりこのAuGe/Ni膜とA
lx Ga1-x As層３及び半絶縁性AuGe層２とを合金化して
ソース７及びドレイン８を形成する。次に、Alx Ga1-x
As層３の上に例えばスパッタ法や蒸着法により例えばＷ
のような金属膜を形成する。この後、図示省略した電子
ビーム照射装置の高真空に排気された試料室内に例えば
アルキルナフタレンのような原料ガスを導入し、この試
料室内においてこの原料ガス雰囲気中で上記金属膜にビ
ーム径を細く絞った電子ビームを所定パターンで照射す
る。この電子ビームの加速電圧は例えば6kV程度であ
り、ビーム電流は例えば20μＡ程度である。また、上記
原料ガス雰囲気の圧力は例えば10-5〜10-8Torrであり、
標準的には10-7Torrである。この電子ビームの照射によ
り上記原料ガスが分解して非晶質炭化水素系の物質が上
記金属膜膜上に生成し、これによってこの生成物質から
成る極微細幅のレジストが形成される。このレジストは
優れた耐ドライエッチング性を有する。
形成し、これをエッチングにより所定形状にパターンニ
ングした後、熱処理を行うことによりこのAuGe/Ni膜とA
lx Ga1-x As層３及び半絶縁性AuGe層２とを合金化して
ソース７及びドレイン８を形成する。次に、Alx Ga1-x
As層３の上に例えばスパッタ法や蒸着法により例えばＷ
のような金属膜を形成する。この後、図示省略した電子
ビーム照射装置の高真空に排気された試料室内に例えば
アルキルナフタレンのような原料ガスを導入し、この試
料室内においてこの原料ガス雰囲気中で上記金属膜にビ
ーム径を細く絞った電子ビームを所定パターンで照射す
る。この電子ビームの加速電圧は例えば6kV程度であ
り、ビーム電流は例えば20μＡ程度である。また、上記
原料ガス雰囲気の圧力は例えば10-5〜10-8Torrであり、
標準的には10-7Torrである。この電子ビームの照射によ
り上記原料ガスが分解して非晶質炭化水素系の物質が上
記金属膜膜上に生成し、これによってこの生成物質から
成る極微細幅のレジストが形成される。このレジストは
優れた耐ドライエッチング性を有する。
次に、このレジストをマスクとして上記金属膜を例え
ば反応性イオンエッチング（RIE）法により基板表面と
垂直方向に異方性エッチングして、第２図に示すような
極微細幅のショットキーゲート電極６を形成する。この
後、レジストをエッチング除去する。これによって、第
２図に示すように、目的とするHIFETが完成される。
ば反応性イオンエッチング（RIE）法により基板表面と
垂直方向に異方性エッチングして、第２図に示すような
極微細幅のショットキーゲート電極６を形成する。この
後、レジストをエッチング除去する。これによって、第
２図に示すように、目的とするHIFETが完成される。
この実施例Ｉによれば、与えられたチャネル深さＤに
対して最大のトランスコンダクタンスgmを得ることがで
きる。
対して最大のトランスコンダクタンスgmを得ることがで
きる。
実施例II 第４図は本発明の実施例IIを示す。この実施例IIは、
半絶縁性GaAs層２とAlx Ga1-x As層３との積層順序が実
施例Ｉと逆であるいわゆる逆HIFETに本発明を適用した
実施例である。
半絶縁性GaAs層２とAlx Ga1-x As層３との積層順序が実
施例Ｉと逆であるいわゆる逆HIFETに本発明を適用した
実施例である。
第４図に示すように、この実施例IIによるGaAs/Alx G
a1-x As HIFETにおいては、半絶縁性GaAs基板１の上にA
lx Ga1-x As層３が形成され、このAlx Ga1-x As層３の
上に半絶縁性GaAs層２が形成されている。この半絶縁性
GaAs層２中には、表面からデバイ長ｄと同程度もしくは
それ以下の深さ、例えば表面から10Å程度の深さの所に
δドープ層４が形成されている。また、Alx Ga1-x As層
３中には、このAlx Ga1-x As層３と半絶縁性GaAs層２と
のヘテロ接合界面に比較的近い所にδドープ層５が形成
されている。このδドープ層５は具体的には例えば半絶
縁性GaAs層２の表面から測って100Å程度の深さの所に
形成される。
a1-x As HIFETにおいては、半絶縁性GaAs基板１の上にA
lx Ga1-x As層３が形成され、このAlx Ga1-x As層３の
上に半絶縁性GaAs層２が形成されている。この半絶縁性
GaAs層２中には、表面からデバイ長ｄと同程度もしくは
それ以下の深さ、例えば表面から10Å程度の深さの所に
δドープ層４が形成されている。また、Alx Ga1-x As層
３中には、このAlx Ga1-x As層３と半絶縁性GaAs層２と
のヘテロ接合界面に比較的近い所にδドープ層５が形成
されている。このδドープ層５は具体的には例えば半絶
縁性GaAs層２の表面から測って100Å程度の深さの所に
形成される。
第５図はこの実施例IIによるHIFETのエネルギーバン
ド構造を示す。第５図に示すように、この実施例IIにお
いては、Alx Ga1-x As層３中のδドープ層５から半絶縁
性GaAs層２に供給される電子によりこのAlx Ga1-x As層
３と半絶縁性GaAs層２とのヘテロ接合界面における半絶
縁性GaAs層２側に2DEGが形成され、これがチャネルとな
る。
ド構造を示す。第５図に示すように、この実施例IIにお
いては、Alx Ga1-x As層３中のδドープ層５から半絶縁
性GaAs層２に供給される電子によりこのAlx Ga1-x As層
３と半絶縁性GaAs層２とのヘテロ接合界面における半絶
縁性GaAs層２側に2DEGが形成され、これがチャネルとな
る。
この実施例IIにおいては、ゲート長Lgは、実施例Ｉと
同様にLg/D〜３になるように選ばれている。例えば、δ
ドープ層５の深さが半絶縁性GaAs層２の表面から測って
100Å程度とすると、チャネル深さＤも約100Å程度とな
るので、Lgは約300Åに選ばれる。
同様にLg/D〜３になるように選ばれている。例えば、δ
ドープ層５の深さが半絶縁性GaAs層２の表面から測って
100Å程度とすると、チャネル深さＤも約100Å程度とな
るので、Lgは約300Åに選ばれる。
この実施例IIによるHIFETの製造方法は、Alx Ga1-x A
s層３の成長の途中でδドープ層５を形成し、半絶縁性G
aAs層２の成長の途中でδドープ層４を形成することを
除いて実施例ＩによるHIFETの製造方法と同様であるの
で、説明を省略する。
s層３の成長の途中でδドープ層５を形成し、半絶縁性G
aAs層２の成長の途中でδドープ層４を形成することを
除いて実施例ＩによるHIFETの製造方法と同様であるの
で、説明を省略する。
この実施例IIによっても、実施例Ｉと同様に、与えら
れたチャネル深さＤに対して最大のトランスコンダクタ
ンスgmを得ることができる。さらに、この実施例IIによ
れば、半絶縁性GaAs基板１側への電子のしみだしがAlx
Ga1-x As層３により防止されるので、チャネル深さＤを
小さくすることができるという利点もある。
れたチャネル深さＤに対して最大のトランスコンダクタ
ンスgmを得ることができる。さらに、この実施例IIによ
れば、半絶縁性GaAs基板１側への電子のしみだしがAlx
Ga1-x As層３により防止されるので、チャネル深さＤを
小さくすることができるという利点もある。
実施例III 第６図は本発明の実施例IIIを示す。
上述の実施例IIにおいては2DEGの電子供給源としてδ
ドープ層５が用いられたのに対し、この実施例IIIにお
いては、第６図に示すように、Alx Ga1-x As層３中に例
えばSiのようなドナー不純物をドープすることにより形
成された不純物ドープ層3aが2DEGの電子供給源となって
いる。
ドープ層５が用いられたのに対し、この実施例IIIにお
いては、第６図に示すように、Alx Ga1-x As層３中に例
えばSiのようなドナー不純物をドープすることにより形
成された不純物ドープ層3aが2DEGの電子供給源となって
いる。
この実施例IIIにおいても、ゲート長Lgは、実施例
Ｉ、IIと同様にLg/D〜３になるように選ばれている。Lg
は具体的には例えば約300Åに選ばれる。
Ｉ、IIと同様にLg/D〜３になるように選ばれている。Lg
は具体的には例えば約300Åに選ばれる。
第７図はこの実施例IIIによるHIFETのエネルギーバン
ド構造を示す。第７図に示すように、この実施例IIIに
おいては、Alx Ga1-x As層３中の不純物ドープ層3aから
半絶縁性GaAs層２に供給される電子によりこのAlx Ga
1-x As層３と半絶縁性GaAs層２とのヘテロ接合界面にお
ける半絶縁性GaAs層２側に2DEGが形成され、これがチャ
ネルとなる。
ド構造を示す。第７図に示すように、この実施例IIIに
おいては、Alx Ga1-x As層３中の不純物ドープ層3aから
半絶縁性GaAs層２に供給される電子によりこのAlx Ga
1-x As層３と半絶縁性GaAs層２とのヘテロ接合界面にお
ける半絶縁性GaAs層２側に2DEGが形成され、これがチャ
ネルとなる。
この実施例IIIによっても、実施例Ｉ、IIと同様に、
与えられたチャネル深さＤに対して最大のトランスコン
ダクタンスgmを得ることができる。
与えられたチャネル深さＤに対して最大のトランスコン
ダクタンスgmを得ることができる。
実施例IV 第８図は本発明の実施例IVを示す。この実施例IVは複
数のゲート電極を有するFETに本発明を適用した実施例
である。
数のゲート電極を有するFETに本発明を適用した実施例
である。
第８図に示すように、この実施例IVにおいては、例え
ばｎ型のGaAs基板９中にその表面に対して垂直に複数の
ショットキーゲート電極６が埋め込まれている。この場
合、ゲート長Lgは隣接するショットキーゲート電極６間
の距離Ｄ′に対し、Lg/D′〜3/2となるように選ばれて
いる。
ばｎ型のGaAs基板９中にその表面に対して垂直に複数の
ショットキーゲート電極６が埋め込まれている。この場
合、ゲート長Lgは隣接するショットキーゲート電極６間
の距離Ｄ′に対し、Lg/D′〜3/2となるように選ばれて
いる。
この実施例IVによれば、与えらえた電極間距離Ｄ′に
対して最大のトランスコンダクタンスgmを得るとができ
る。さらに、ショートチャネル効果をほぼ完全に防止す
ることができるという利点もある。
対して最大のトランスコンダクタンスgmを得るとができ
る。さらに、ショートチャネル効果をほぼ完全に防止す
ることができるという利点もある。
以上、本発明の実施例につき具体的に説明したが、本
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
例えば、ショットキーゲート電極６の材料としては、
Ｗ以外の材料、例えばタングステンシリサイド（WSi2）
や白金（Pt）を用いることも可能である。また、上述の
実施例においては、GaAs/Alx Ga1-x As HIFETに本発明
を適用した場合について説明したが、本発明は、GaAs/A
lx Ga1-x As以外の半導体ヘテロ接合を用いたHIFETに適
用することも可能である。さらに、本発明は、例えばGa
As MESFETやJFETに適用することも可能である。
Ｗ以外の材料、例えばタングステンシリサイド（WSi2）
や白金（Pt）を用いることも可能である。また、上述の
実施例においては、GaAs/Alx Ga1-x As HIFETに本発明
を適用した場合について説明したが、本発明は、GaAs/A
lx Ga1-x As以外の半導体ヘテロ接合を用いたHIFETに適
用することも可能である。さらに、本発明は、例えばGa
As MESFETやJFETに適用することも可能である。
以上述べたように、本発明の第１の発明による半導体
装置によれば、Lg＜0.1μｍかつ２≦Lg/D＜５であるの
で、ゲート長が100Åのオーダーになっても、与えられ
たチャネル深さに対してほぼ最大のトランスコンダクタ
ンスを得ることができる。
装置によれば、Lg＜0.1μｍかつ２≦Lg/D＜５であるの
で、ゲート長が100Åのオーダーになっても、与えられ
たチャネル深さに対してほぼ最大のトランスコンダクタ
ンスを得ることができる。
また、本発明の第２の発明によれば、Lg＜0.1μｍか
つ１≦Lg/D′＜5/2であるので、ゲート長が100Åのオー
ダ−になっても、与えられた電極間距離に対してほぼ最
大のトランスコンダクタンスを得ることができる。
つ１≦Lg/D′＜5/2であるので、ゲート長が100Åのオー
ダ−になっても、与えられた電極間距離に対してほぼ最
大のトランスコンダクタンスを得ることができる。
第１図はGaAs/Alx Ga1-x As HIFETのトランスコンダク
タンスgmとゲート長Lgとの関係を示すグラフ、第２図は
本発明の実施例ＩによるGaAs/Alx Ga1-x As HIFETを示
す断面図、第３図は第２図に示すGaAs/Alx Ga1-x As HI
FETのエネルギーバンド構造を示すエネルギーバンド
図、第４図は本発明の実施例IIによりGaAs/Alx Ga1-x A
s HIFETを示す断面図、第５図は第４図に示すGaAs/Alx
Ga1-x As HIFETのエネルギーバンド構造を示すエネルギ
ーバンド図、第６図は本発明の実施例IIIによるGaAs/Al
x Ga1-x As HIFETを示す断面図、第７図は第６図に示す
GaAs/Alx Ga1-x As HIFETのエネルギーバンド構造を示
すエネルギーバンド図、第８図は本発明の実施例IVによ
るFETを示す斜視図である。 図面における主要な符号の説明 1:半絶縁性CaAs基板、2:半絶縁性CaAs層、3:Alx Ga1-x
As層、４、5:δドープ層、6:ショットキーゲート電極、
7:ソース、8:ドレイン。
タンスgmとゲート長Lgとの関係を示すグラフ、第２図は
本発明の実施例ＩによるGaAs/Alx Ga1-x As HIFETを示
す断面図、第３図は第２図に示すGaAs/Alx Ga1-x As HI
FETのエネルギーバンド構造を示すエネルギーバンド
図、第４図は本発明の実施例IIによりGaAs/Alx Ga1-x A
s HIFETを示す断面図、第５図は第４図に示すGaAs/Alx
Ga1-x As HIFETのエネルギーバンド構造を示すエネルギ
ーバンド図、第６図は本発明の実施例IIIによるGaAs/Al
x Ga1-x As HIFETを示す断面図、第７図は第６図に示す
GaAs/Alx Ga1-x As HIFETのエネルギーバンド構造を示
すエネルギーバンド図、第８図は本発明の実施例IVによ
るFETを示す斜視図である。 図面における主要な符号の説明 1:半絶縁性CaAs基板、2:半絶縁性CaAs層、3:Alx Ga1-x
As層、４、5:δドープ層、6:ショットキーゲート電極、
7:ソース、8:ドレイン。
フロントページの続き (56)参考文献 特開 平２−82653（ＪＰ，Ａ) 特開 昭63−164475（ＪＰ，Ａ) 特開 昭63−133767（ＪＰ，Ａ) 特開 平２−3249（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (2)
- 【請求項１】ゲート電極の近傍に形成される空乏層によ
りキャリアを制御する半導体装置において、 チャネル深さをＤ、ゲート長をLgとするとき Lg＜0.1μｍかつ２≦Lg/D＜５ であることを特徴とする半導体装置。 - 【請求項２】チャネル層中にゲート幅方向に互いに隣接
して埋め込まれた複数のゲート電極とゲート長方向にお
けるこれらのゲート電極の両側にそれぞれ配置されたソ
ース電極及びドレイン電極とを有し、上記ゲート電極の
近傍に形成される空乏層によりキャリアを制御する半導
体装置において、 上記ゲート電極間の距離をＤ′、ゲート長をLgとすると
き Lg＜0.1μｍかつ１≦Lg/D′＜5/2 であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63272299A JP2822400B2 (ja) | 1988-10-28 | 1988-10-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63272299A JP2822400B2 (ja) | 1988-10-28 | 1988-10-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02119146A JPH02119146A (ja) | 1990-05-07 |
| JP2822400B2 true JP2822400B2 (ja) | 1998-11-11 |
Family
ID=17511934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63272299A Expired - Lifetime JP2822400B2 (ja) | 1988-10-28 | 1988-10-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822400B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH081955B2 (ja) * | 1991-08-21 | 1996-01-10 | ヒューズ・エアクラフト・カンパニー | 反転変調ドープされたヘテロ構造の製造方法 |
| US5602501A (en) * | 1992-09-03 | 1997-02-11 | Sumitomo Electric Industries, Ltd. | Mixer circuit using a dual gate field effect transistor |
| JPH0685286A (ja) * | 1992-09-03 | 1994-03-25 | Sumitomo Electric Ind Ltd | 電界効果トランジスタおよびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023249A (ja) * | 1988-06-20 | 1990-01-08 | Sanyo Electric Co Ltd | 半導体装置 |
-
1988
- 1988-10-28 JP JP63272299A patent/JP2822400B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02119146A (ja) | 1990-05-07 |
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Legal Events
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