JP3441968B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タの製造方法に関し、特にＳｉ基板上に設けた化合物半
導体層を活性層とする電界効果トランジスタの製造方法
に関する。 【０００２】 【従来の技術】化合物半導体を用いた半導体装置は、Ｓ
ｉ半導体に比べて、高速、高周波域で動作することが可
能であり、その利用分野が急速に広がりつつある。にも
かかわらず、化合物半導体のみによるバルク基板の口径
は未だ３〜４インチ程度であり、大口径化が達成されて
いるＳｉ基板と比較して、それを用いて形成される半導
体装置の量産化が困難な一因となっている。 【０００３】そこで、Ｓｉ基板上にＧａＡｓなどの化合
物半導体をエピタキシャル成長させる方法が注目されて
いる。ＭＯＣＶＤ（Metal Organic ChemicalVapor Depo
sition）法によるいわゆる二段階成長法、またその改良
法では、Ｓｉ基板の表面部を８００℃以上で熱処理した
後に、４００〜４５０℃でＧａＡｓ初期化膜を数１００
Å程度成長し、その後通常のエピタキシャル成長温度
（７００℃程度）でＧａＡｓなどの化合物半導体膜をエ
ピタキシャル成長させる。 【０００４】このような温度履歴のため、化合物半導体
膜の成長中に、Ｓｉ基板中のＳｉ元素が化合物半導体膜
に侵入拡散し、またＳｉ基板には化合物半導体膜の一構
成元素であるＡｓが侵入拡散するという現象が起こる。 【０００５】ＳｉはＩＩＩ−Ｖ族化合物半導体に対して
ｎ型のドーパントとなり、ＡｓはＳｉに対してｎ型のド
ーパントとなる。このような相互拡散によって、Ｓｉ基
板とＩＩＩ−Ｖ族化合物半導体層の界面に低抵抗領域が
形成される。 【０００６】このような低抵抗領域が形成されたエピタ
キシャルウェハを用いてＭＥＳＦＥＴ（Metal Semicond
uctor Field Effect Transistor）などを形成する場
合、Ｓｉが侵入拡散したバッファ層の上にＭＥＳＦＥＴ
のチャネルとなるｎ−ＧａＡｓ活性層が形成され、さら
にその上に、必要に応じてｎ＋−ＧａＡｓコンタクト層
が形成されることになる。 【０００７】つまり、図４に示すように、高抵抗Ｓｉ基
板１１上に、ＧａＡｓバッファ層１２、ｎ−ＧａＡｓ活
性層１３、およびｎ＋−ＧａＡｓコンタクト層１４を形
成して、ｎ−ＧａＡｓ活性層１３の一部が露出するよう
に、ｎ＋−ＧａＡｓ層１４とｎ−ＧａＡｓ活性層１３の
一部をリセスエッチングしてゲート電極１５を形成する
と共に、その両側のｎ＋−ＧａＡｓ層１４上にソース電
極１６とドレイン電極１７を形成したものである。 【０００８】また、図５に示すように、高抵抗Ｓｉ基板
１１上にＧａＡｓバッファ層１２とｎ−ＧａＡｓ層１３
を形成して、このｎ−ＧａＡｓ活性層１３の一部をリセ
スエッチングしてゲート電極１５を形成すると共に、こ
のゲート電極１５の両側のｎ−ＧａＡｓ活性層１３中に
ｎ＋コンタクト領域１４′をイオン注入法で形成してｎ
＋コンタクト領域１４′上にソース電極１６とドレイン
電極１７を形成したものである。 【０００９】 【発明が解決しようとする課題】ところが、Ｓｉ基板１
１とＧａＡｓ層１２との界面のＧａＡｓ層１２側にＳｉ
がオートドープして低抵抗領域１２ａが形成されたエピ
タキシャルウェハを用いてＭＥＳＦＥＴを形成すると、
この低抵抗領域１２ａのわずかな電位変動がトランジス
タの電流の変動の要因となり、これが高周波域ではドレ
インコンダクタンスＧｄｓの周波数分散やドレイン電極
１７のパッド部（不図示）の寄生容量Ｃｄｐの周波数分
散として観察される。これらの現象は、複数の周波数や
広帯域の信号を扱う場合には、特にノイズマージンの減
少や誤動作などの原因となる。 【００１０】また、このようなＦＥＴ系デバイスで集積
回路を形成した場合、サイドゲート効果やバックゲート
効果といった素子間の特性干渉現象が現れる。これはＧ
ａＡｓ層１２のＳｉ基板１１との界面に形成される低抵
抗領域１２ａの電位変動がトランジスタのドレイン電流
の変動を誘発するためである。 【００１１】そこで、低抵抗領域１２ａの電位をドレイ
ン電圧とほぼ等しい電圧に固定する駆動方法をとること
により、上述のようなドレイン電流の変動を回避する方
法が提案されている（例えば特開平６−３４９８５８号
公報参照）。つまり、図６に示すように、Ｓｉ基板１１
の裏面側に電極１８を設けて、この電極１８にドレイン
電極１７に印加される固定電圧のうちの最大電圧と同一
の電圧を印加し、もってＦＥＴに流れる電流を安定さ
せ、バックゲート効果によるドレイン電流の変動を抑制
するものである。 【００１２】一方、ＧａＡｓＦＥＴの高周波特性を向上
させるには、ゲート・ソース間の寄生抵抗を下げる必要
がある。ゲート・ソース間の大きな寄生抵抗は相互コン
ダクタンス（ｇｍ）の劣化の原因となるからである。そ
のため、図５に示す従来例のように、ゲート電極１５の
直下部のみをリセスエッチングで除去して、ゲート・ソ
ース間の活性層１３の厚みやゲート・ソース間のｎ＋−
ＧａＡｓ層１４の膜厚を大きく保っておく方法がとられ
ていた。つまり、ソース抵抗低減のために、ゲート電極
１５とリセス領域を同時に形成するのであるが、この方
法ではゲート電極１５とドレイン側のｎ＋−ＧａＡｓ層
１４との距離を確保することができず、ゲート耐圧が劣
化するという新たな問題を誘発する。 【００１３】一方、図６に示す従来例では、ゲート電極
１５とドレイン側のｎ＋−ＧａＡｓ領域１４′との距離
を確保することは容易であるが、それと共にゲート電極
１５とソース間の距離も増大し、それに起因してゲート
・ソース間の寄生抵抗が増大し、高周波特性が劣化する
という問題があった。 【００１４】本発明はこのような従来装置の問題点に鑑
みてなされたものであり、Ｓｉとの界面部分のＧａＡｓ
層に形成される低抵抗領域による周波数分散とゲート・
ソース間の寄生抵抗を下げるために発生するゲート耐圧
の劣化を解消した電界効果トランジスタとその製造方法
を提供することを目的とする。 【００１５】 【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る電界効果トランジスタの製造方法で
は、Ｓｉ基板上にバッファ層、活性層、およびコンタク
ト層となる化合物半導体層を形成してメサエッチングし
た後に、前記コンタクト層の一部をリセスエッチングし
て前記活性層の一部を露出させ、この活性層の露出部分
にゲート電極を形成すると共に、このゲート電極の両側
のコンタクト層上にソース電極とドレイン電極を形成す
る電界効果トランジスタの製造方法において、前記Ｓｉ
基板上に前記化合物半導体層を形成した後、この化合物
半導体層の表面部分から前記Ｓｉ基板との界面近傍に達
する領域まで不純物をイオン注入して導電領域を形成
し、この導電領域上に前記ドレイン電極を形成する。 【００１６】 【発明の実施の形態】以下、本発明に係る電界効果トラ
ンジスタの製造方法の一実施形態を添付図面に基づき詳
細に説明する。図１は本発明に係る電界効果トランジス
タの製造方法によって製造される電界効果トランジスタ
の一例を示す断面図であり、１は高抵抗Ｓｉ基板、２は
ＧａＡｓバッファ層、３はｎ−ＧａＡｓ活性層、４はｎ
＋−ＧａＡｓコンタクト層、５はゲート電極、６はソー
ス電極、７はドレイン電極、８は導電領域である。 【００１７】Ｓｉ基板１は、面方位が（１００）または
これに数度のオフ角のついた比抵抗が１×１０２〜１０
３Ω・ｃｍ程度の高抵抗基板が好適に用いられる。 【００１８】バッファ層２は、ＧａＡｓなどから成り、
１〜３μｍ程度の厚みに形成される。このバッファ層２
のＳｉ基板１との界面部分には、バッファ層２を形成す
る際にＳｉ基板からＳｉがオートドープした低抵抗領域
２ａが形成される。 【００１９】活性層３は、ｎ−ＧａＡｓなどから成り、
０．１〜０．２μｍ程度の厚みに形成され、Ｓｉなどの
ｎ型不純物を１×１０１７ａｔｏｍｓ・ｃｍ−３程度含
有する。 【００２０】コンタクト層４は、ｎ＋−ＧａＡｓなどか
ら成り、０．１〜０．２μｍ程度の厚みに形成され、Ｓ
ｉなどのｎ型不純物を１×１０１８〜１０１９ａｔｏｍ
ｓ・ｃｍ−３程度含有する。このコンタク層４は、後述
するソース電極６の下部のみに形成されている。なお、
後述するゲート電極５とドレイン電極７の間のｎ−Ｇａ
Ａｓ活性層３上にも、このｎ＋−ＧａＡｓコンタクト層
６の一部が残るように形成してもよい。この場合、ゲー
ト・ドレイン領域間に残存するｎ＋−ＧａＡｓ層は、ド
レイン領域から隔離されているため、ゲート・ドレイン
耐圧を低下させることはない。 【００２１】前記活性層３の表面部分からバッファ層２
の低抵抗領域２ａにかけて縦方向に導電領域８が形成さ
れている。この導電領域８は、例えばＳｉなどのｎ型不
純物を１×１０１８ａｔｏｍｓ・ｃｍ−２程度含有させ
ることにより構成される。 【００２２】活性層３上には、Ｔｉ／Ｐｔ／Ａｕ、また
はＴｉ／Ａｌなどからなるゲート電極５が形成されてい
る。また、ｎ＋−ＧａＡｓコンタクト層４上に、ソース
電極６が形成されており、導電領域８上にドレイン電極
８が形成されている。 【００２３】このように、活性層３の表面部からＳｉ基
板１との界面近傍の低抵抗層２ａに達する導電領域８を
設け、この導電領域８上にドレイン電極７を設けると、
低抵抗領域２ａの電位がドレイン電極とほぼ等しい電位
に固定されるため、深い準位の充放電によって起こるド
レイン電流の変動や周波数分散が軽減できる。上記実施
例では、電界効果トランジスタのうちのＭＥＳＦＥＴを
例に説明したが、ＨＥＭＴでも同様である。 【００２４】次に、本発明に係る電界効果トランジスタ
の製造方法の一実施形態を説明する。 【００２５】まず、高抵抗Ｓｉ基板１を９００〜９５０
℃で熱処理の後、４００〜４５０℃に温度を下げて保持
し、ＭＯＣＶＤ法などでＧａＡｓ膜を１００〜２００Å
成長した後、６５０℃まで昇温して１〜３μｍの高抵抗
バッファ層２を成長させ、その後ドーピング密度が１×
１０１７ａｔｏｍｓ・ｃｍ−３程度のｎ−ＧａＡｓ活性
層３を０．１〜０．２μｍ、ドーピング密度が１×１０
１８〜１０１９ａｔｏｍｓ・ｃｍ−３のｎ＋−ＧａＡｓ
オーミックコンタクト層４を０．１〜０．２μｍ形成す
る（図２（ａ））。 【００２６】次に、素子間分離のメサエッチングの後、
レジスト９などをマスクとして、加速エネルギー１００
ＫｅＶ、ドーズ量１×１０１４ａｔｏｍｓ・ｃｍ−２で
Ｓｉのイオン注入を行ない、導電領域８を形成する。こ
のイオン注入は、基板１との界面の低抵抗領域２ａに達
するまで、注入条件が制御され、深めに注入される（図
２（ｂ））。 【００２７】次に、フォトレジスト（不図示）などをエ
ッチングマスクとして、酸系のエッチャントを用いた等
方性のウエットエッチングにより、ドレイン領域の結晶
成長によって形成したｎ＋−ＧａＡｓ層４を除去した
後、エッチングマスクを除去する（図４（ｃ））。 【００２８】次に、ゲート電極形成用のフォトレジスト
開口パターン（不図示）をｎ＋−ＧａＡｓオーミックコ
ンタクト層４上に形成し、これをマスクとしてオーミッ
クコンタクト層４、および必要に応じて活性層３の一部
をリセスエッチングした後、活性層３上に、Ｔｉ／Ｐｔ
／ＡｕまたはＴｉ／Ａｌなどから成るゲート電極５を蒸
着とリフトオフで形成し、ＡｕＧｅ／Ｎｉ／Ａｕなどか
ら成るソース・ドレイン電極６、７を、ソース電極がコ
ンタクト層４上に、ドレイン電極７が導電領域８上にく
るように形成する。この結果、ゲート電極から導電領域
８までの距離が、ゲート電極からソース電極までの距離
より小さく形成される。 【００２９】図３は請求項２に係る電界効果トランジス
タの一実施形態を示す図である。この電界効果トランジ
スタでは、バッファ層２中に、ＩｎＧａＡｓ、ＡｌＧａ
Ａｓ、ＧａＡｓＰなどのエネルギーバンドギャップの異
なる層９を挿入している。このようにバッファ層２中
に、このバッファ層２の材料とはエネルギーバンドギャ
ップの異なる層９を挿入すると、基板１へのリーク電流
が低減し、バッファ層２の耐圧が向上する。また、ドレ
イン領域は、ゲート電極５から十分離れたところに形成
されるため、ゲート耐圧はバッファ層２の耐圧に等し
い。そのため、これらの層１０を挿入することにより、
さらに大きなゲート耐圧が得られる。なお、このエネル
ギーバンドギャップの異なる層９は、一層挿入する場合
に限らず、数百Åずつ数回層挿入して、超格子層を形成
するようにしてもよい。また、このエネルギーバンドギ
ャップの異なる層９に、Ｏ２、Ｃｒ、Ｆｅなどの深い準
位となる不純物を入れてもよい。 【００３０】 【発明の効果】以上のように、請求項１に係る電界効果
トランジスタの製造方法によれば、Ｓｉ基板上に化合物
半導体層を形成した後に、この化合物半導体層の表面部
分からＳｉ基板との界面近傍に達する領域まで不純物を
イオン注入して導電領域を形成し、この導電領域上にド
レイン電極を形成し、ゲート電極から導電領域までの距
離は、ゲート電極からソース電極までの距離よりも大き
く保つことができ、バッファ層の耐圧とほぼ等しい大き
なゲート耐圧が得られる。このことから、各種、高抵抗
バッファ層を用いることにより、ゲート耐圧をさらに大
きくとることができる。したがって、ＦＥＴの高出力
化、高効率化が可能となる。また、ソース領域はエピタ
キシャル成長法によって形成され、ゲート電極と同時に
形成されるため、ゲート・ソース間の寄生抵抗を低減す
ることができる。そのため、高周波帯での相互コンダク
タンスｇｍを大きくすることができる。
タの製造方法に関し、特にＳｉ基板上に設けた化合物半
導体層を活性層とする電界効果トランジスタの製造方法
に関する。 【０００２】 【従来の技術】化合物半導体を用いた半導体装置は、Ｓ
ｉ半導体に比べて、高速、高周波域で動作することが可
能であり、その利用分野が急速に広がりつつある。にも
かかわらず、化合物半導体のみによるバルク基板の口径
は未だ３〜４インチ程度であり、大口径化が達成されて
いるＳｉ基板と比較して、それを用いて形成される半導
体装置の量産化が困難な一因となっている。 【０００３】そこで、Ｓｉ基板上にＧａＡｓなどの化合
物半導体をエピタキシャル成長させる方法が注目されて
いる。ＭＯＣＶＤ（Metal Organic ChemicalVapor Depo
sition）法によるいわゆる二段階成長法、またその改良
法では、Ｓｉ基板の表面部を８００℃以上で熱処理した
後に、４００〜４５０℃でＧａＡｓ初期化膜を数１００
Å程度成長し、その後通常のエピタキシャル成長温度
（７００℃程度）でＧａＡｓなどの化合物半導体膜をエ
ピタキシャル成長させる。 【０００４】このような温度履歴のため、化合物半導体
膜の成長中に、Ｓｉ基板中のＳｉ元素が化合物半導体膜
に侵入拡散し、またＳｉ基板には化合物半導体膜の一構
成元素であるＡｓが侵入拡散するという現象が起こる。 【０００５】ＳｉはＩＩＩ−Ｖ族化合物半導体に対して
ｎ型のドーパントとなり、ＡｓはＳｉに対してｎ型のド
ーパントとなる。このような相互拡散によって、Ｓｉ基
板とＩＩＩ−Ｖ族化合物半導体層の界面に低抵抗領域が
形成される。 【０００６】このような低抵抗領域が形成されたエピタ
キシャルウェハを用いてＭＥＳＦＥＴ（Metal Semicond
uctor Field Effect Transistor）などを形成する場
合、Ｓｉが侵入拡散したバッファ層の上にＭＥＳＦＥＴ
のチャネルとなるｎ−ＧａＡｓ活性層が形成され、さら
にその上に、必要に応じてｎ＋−ＧａＡｓコンタクト層
が形成されることになる。 【０００７】つまり、図４に示すように、高抵抗Ｓｉ基
板１１上に、ＧａＡｓバッファ層１２、ｎ−ＧａＡｓ活
性層１３、およびｎ＋−ＧａＡｓコンタクト層１４を形
成して、ｎ−ＧａＡｓ活性層１３の一部が露出するよう
に、ｎ＋−ＧａＡｓ層１４とｎ−ＧａＡｓ活性層１３の
一部をリセスエッチングしてゲート電極１５を形成する
と共に、その両側のｎ＋−ＧａＡｓ層１４上にソース電
極１６とドレイン電極１７を形成したものである。 【０００８】また、図５に示すように、高抵抗Ｓｉ基板
１１上にＧａＡｓバッファ層１２とｎ−ＧａＡｓ層１３
を形成して、このｎ−ＧａＡｓ活性層１３の一部をリセ
スエッチングしてゲート電極１５を形成すると共に、こ
のゲート電極１５の両側のｎ−ＧａＡｓ活性層１３中に
ｎ＋コンタクト領域１４′をイオン注入法で形成してｎ
＋コンタクト領域１４′上にソース電極１６とドレイン
電極１７を形成したものである。 【０００９】 【発明が解決しようとする課題】ところが、Ｓｉ基板１
１とＧａＡｓ層１２との界面のＧａＡｓ層１２側にＳｉ
がオートドープして低抵抗領域１２ａが形成されたエピ
タキシャルウェハを用いてＭＥＳＦＥＴを形成すると、
この低抵抗領域１２ａのわずかな電位変動がトランジス
タの電流の変動の要因となり、これが高周波域ではドレ
インコンダクタンスＧｄｓの周波数分散やドレイン電極
１７のパッド部（不図示）の寄生容量Ｃｄｐの周波数分
散として観察される。これらの現象は、複数の周波数や
広帯域の信号を扱う場合には、特にノイズマージンの減
少や誤動作などの原因となる。 【００１０】また、このようなＦＥＴ系デバイスで集積
回路を形成した場合、サイドゲート効果やバックゲート
効果といった素子間の特性干渉現象が現れる。これはＧ
ａＡｓ層１２のＳｉ基板１１との界面に形成される低抵
抗領域１２ａの電位変動がトランジスタのドレイン電流
の変動を誘発するためである。 【００１１】そこで、低抵抗領域１２ａの電位をドレイ
ン電圧とほぼ等しい電圧に固定する駆動方法をとること
により、上述のようなドレイン電流の変動を回避する方
法が提案されている（例えば特開平６−３４９８５８号
公報参照）。つまり、図６に示すように、Ｓｉ基板１１
の裏面側に電極１８を設けて、この電極１８にドレイン
電極１７に印加される固定電圧のうちの最大電圧と同一
の電圧を印加し、もってＦＥＴに流れる電流を安定さ
せ、バックゲート効果によるドレイン電流の変動を抑制
するものである。 【００１２】一方、ＧａＡｓＦＥＴの高周波特性を向上
させるには、ゲート・ソース間の寄生抵抗を下げる必要
がある。ゲート・ソース間の大きな寄生抵抗は相互コン
ダクタンス（ｇｍ）の劣化の原因となるからである。そ
のため、図５に示す従来例のように、ゲート電極１５の
直下部のみをリセスエッチングで除去して、ゲート・ソ
ース間の活性層１３の厚みやゲート・ソース間のｎ＋−
ＧａＡｓ層１４の膜厚を大きく保っておく方法がとられ
ていた。つまり、ソース抵抗低減のために、ゲート電極
１５とリセス領域を同時に形成するのであるが、この方
法ではゲート電極１５とドレイン側のｎ＋−ＧａＡｓ層
１４との距離を確保することができず、ゲート耐圧が劣
化するという新たな問題を誘発する。 【００１３】一方、図６に示す従来例では、ゲート電極
１５とドレイン側のｎ＋−ＧａＡｓ領域１４′との距離
を確保することは容易であるが、それと共にゲート電極
１５とソース間の距離も増大し、それに起因してゲート
・ソース間の寄生抵抗が増大し、高周波特性が劣化する
という問題があった。 【００１４】本発明はこのような従来装置の問題点に鑑
みてなされたものであり、Ｓｉとの界面部分のＧａＡｓ
層に形成される低抵抗領域による周波数分散とゲート・
ソース間の寄生抵抗を下げるために発生するゲート耐圧
の劣化を解消した電界効果トランジスタとその製造方法
を提供することを目的とする。 【００１５】 【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る電界効果トランジスタの製造方法で
は、Ｓｉ基板上にバッファ層、活性層、およびコンタク
ト層となる化合物半導体層を形成してメサエッチングし
た後に、前記コンタクト層の一部をリセスエッチングし
て前記活性層の一部を露出させ、この活性層の露出部分
にゲート電極を形成すると共に、このゲート電極の両側
のコンタクト層上にソース電極とドレイン電極を形成す
る電界効果トランジスタの製造方法において、前記Ｓｉ
基板上に前記化合物半導体層を形成した後、この化合物
半導体層の表面部分から前記Ｓｉ基板との界面近傍に達
する領域まで不純物をイオン注入して導電領域を形成
し、この導電領域上に前記ドレイン電極を形成する。 【００１６】 【発明の実施の形態】以下、本発明に係る電界効果トラ
ンジスタの製造方法の一実施形態を添付図面に基づき詳
細に説明する。図１は本発明に係る電界効果トランジス
タの製造方法によって製造される電界効果トランジスタ
の一例を示す断面図であり、１は高抵抗Ｓｉ基板、２は
ＧａＡｓバッファ層、３はｎ−ＧａＡｓ活性層、４はｎ
＋−ＧａＡｓコンタクト層、５はゲート電極、６はソー
ス電極、７はドレイン電極、８は導電領域である。 【００１７】Ｓｉ基板１は、面方位が（１００）または
これに数度のオフ角のついた比抵抗が１×１０２〜１０
３Ω・ｃｍ程度の高抵抗基板が好適に用いられる。 【００１８】バッファ層２は、ＧａＡｓなどから成り、
１〜３μｍ程度の厚みに形成される。このバッファ層２
のＳｉ基板１との界面部分には、バッファ層２を形成す
る際にＳｉ基板からＳｉがオートドープした低抵抗領域
２ａが形成される。 【００１９】活性層３は、ｎ−ＧａＡｓなどから成り、
０．１〜０．２μｍ程度の厚みに形成され、Ｓｉなどの
ｎ型不純物を１×１０１７ａｔｏｍｓ・ｃｍ−３程度含
有する。 【００２０】コンタクト層４は、ｎ＋−ＧａＡｓなどか
ら成り、０．１〜０．２μｍ程度の厚みに形成され、Ｓ
ｉなどのｎ型不純物を１×１０１８〜１０１９ａｔｏｍ
ｓ・ｃｍ−３程度含有する。このコンタク層４は、後述
するソース電極６の下部のみに形成されている。なお、
後述するゲート電極５とドレイン電極７の間のｎ−Ｇａ
Ａｓ活性層３上にも、このｎ＋−ＧａＡｓコンタクト層
６の一部が残るように形成してもよい。この場合、ゲー
ト・ドレイン領域間に残存するｎ＋−ＧａＡｓ層は、ド
レイン領域から隔離されているため、ゲート・ドレイン
耐圧を低下させることはない。 【００２１】前記活性層３の表面部分からバッファ層２
の低抵抗領域２ａにかけて縦方向に導電領域８が形成さ
れている。この導電領域８は、例えばＳｉなどのｎ型不
純物を１×１０１８ａｔｏｍｓ・ｃｍ−２程度含有させ
ることにより構成される。 【００２２】活性層３上には、Ｔｉ／Ｐｔ／Ａｕ、また
はＴｉ／Ａｌなどからなるゲート電極５が形成されてい
る。また、ｎ＋−ＧａＡｓコンタクト層４上に、ソース
電極６が形成されており、導電領域８上にドレイン電極
８が形成されている。 【００２３】このように、活性層３の表面部からＳｉ基
板１との界面近傍の低抵抗層２ａに達する導電領域８を
設け、この導電領域８上にドレイン電極７を設けると、
低抵抗領域２ａの電位がドレイン電極とほぼ等しい電位
に固定されるため、深い準位の充放電によって起こるド
レイン電流の変動や周波数分散が軽減できる。上記実施
例では、電界効果トランジスタのうちのＭＥＳＦＥＴを
例に説明したが、ＨＥＭＴでも同様である。 【００２４】次に、本発明に係る電界効果トランジスタ
の製造方法の一実施形態を説明する。 【００２５】まず、高抵抗Ｓｉ基板１を９００〜９５０
℃で熱処理の後、４００〜４５０℃に温度を下げて保持
し、ＭＯＣＶＤ法などでＧａＡｓ膜を１００〜２００Å
成長した後、６５０℃まで昇温して１〜３μｍの高抵抗
バッファ層２を成長させ、その後ドーピング密度が１×
１０１７ａｔｏｍｓ・ｃｍ−３程度のｎ−ＧａＡｓ活性
層３を０．１〜０．２μｍ、ドーピング密度が１×１０
１８〜１０１９ａｔｏｍｓ・ｃｍ−３のｎ＋−ＧａＡｓ
オーミックコンタクト層４を０．１〜０．２μｍ形成す
る（図２（ａ））。 【００２６】次に、素子間分離のメサエッチングの後、
レジスト９などをマスクとして、加速エネルギー１００
ＫｅＶ、ドーズ量１×１０１４ａｔｏｍｓ・ｃｍ−２で
Ｓｉのイオン注入を行ない、導電領域８を形成する。こ
のイオン注入は、基板１との界面の低抵抗領域２ａに達
するまで、注入条件が制御され、深めに注入される（図
２（ｂ））。 【００２７】次に、フォトレジスト（不図示）などをエ
ッチングマスクとして、酸系のエッチャントを用いた等
方性のウエットエッチングにより、ドレイン領域の結晶
成長によって形成したｎ＋−ＧａＡｓ層４を除去した
後、エッチングマスクを除去する（図４（ｃ））。 【００２８】次に、ゲート電極形成用のフォトレジスト
開口パターン（不図示）をｎ＋−ＧａＡｓオーミックコ
ンタクト層４上に形成し、これをマスクとしてオーミッ
クコンタクト層４、および必要に応じて活性層３の一部
をリセスエッチングした後、活性層３上に、Ｔｉ／Ｐｔ
／ＡｕまたはＴｉ／Ａｌなどから成るゲート電極５を蒸
着とリフトオフで形成し、ＡｕＧｅ／Ｎｉ／Ａｕなどか
ら成るソース・ドレイン電極６、７を、ソース電極がコ
ンタクト層４上に、ドレイン電極７が導電領域８上にく
るように形成する。この結果、ゲート電極から導電領域
８までの距離が、ゲート電極からソース電極までの距離
より小さく形成される。 【００２９】図３は請求項２に係る電界効果トランジス
タの一実施形態を示す図である。この電界効果トランジ
スタでは、バッファ層２中に、ＩｎＧａＡｓ、ＡｌＧａ
Ａｓ、ＧａＡｓＰなどのエネルギーバンドギャップの異
なる層９を挿入している。このようにバッファ層２中
に、このバッファ層２の材料とはエネルギーバンドギャ
ップの異なる層９を挿入すると、基板１へのリーク電流
が低減し、バッファ層２の耐圧が向上する。また、ドレ
イン領域は、ゲート電極５から十分離れたところに形成
されるため、ゲート耐圧はバッファ層２の耐圧に等し
い。そのため、これらの層１０を挿入することにより、
さらに大きなゲート耐圧が得られる。なお、このエネル
ギーバンドギャップの異なる層９は、一層挿入する場合
に限らず、数百Åずつ数回層挿入して、超格子層を形成
するようにしてもよい。また、このエネルギーバンドギ
ャップの異なる層９に、Ｏ２、Ｃｒ、Ｆｅなどの深い準
位となる不純物を入れてもよい。 【００３０】 【発明の効果】以上のように、請求項１に係る電界効果
トランジスタの製造方法によれば、Ｓｉ基板上に化合物
半導体層を形成した後に、この化合物半導体層の表面部
分からＳｉ基板との界面近傍に達する領域まで不純物を
イオン注入して導電領域を形成し、この導電領域上にド
レイン電極を形成し、ゲート電極から導電領域までの距
離は、ゲート電極からソース電極までの距離よりも大き
く保つことができ、バッファ層の耐圧とほぼ等しい大き
なゲート耐圧が得られる。このことから、各種、高抵抗
バッファ層を用いることにより、ゲート耐圧をさらに大
きくとることができる。したがって、ＦＥＴの高出力
化、高効率化が可能となる。また、ソース領域はエピタ
キシャル成長法によって形成され、ゲート電極と同時に
形成されるため、ゲート・ソース間の寄生抵抗を低減す
ることができる。そのため、高周波帯での相互コンダク
タンスｇｍを大きくすることができる。
【図面の簡単な説明】
【図１】本発明に係る電界効果トランジスタの製造方法
で製造される電界効果トランジスタを示す断面図であ
る。 【図２】本発明に係る電界効果トランジタの製造方法を
示す断面図である。 【図３】本発明に係る電界効果トランジスタの製造方法
で製造される電界効果トランジスタの他の例を示す断面
図である。 【図４】従来の電界効果トランジスタを示す断面図であ
る。 【図５】従来の他の電界効果トランジスタを示す断面図
である。 【図６】従来のその他の電界効果トランジスタを示す断
面図である。 【符号の説明】 １‥‥‥高抵抗Ｓｉ基板、２‥‥‥ＧａＡｓバッファ
層、３‥‥‥ｎ−ＧａＡｓ活性層、４‥‥‥ｎ＋−Ｇａ
Ａｓコンタクト層、２〜４‥‥‥化合物半導体層、５‥
‥‥ゲート電極、６‥‥‥ソース電極、７‥‥‥ドレイ
ン電極、８‥‥‥導電領域
で製造される電界効果トランジスタを示す断面図であ
る。 【図２】本発明に係る電界効果トランジタの製造方法を
示す断面図である。 【図３】本発明に係る電界効果トランジスタの製造方法
で製造される電界効果トランジスタの他の例を示す断面
図である。 【図４】従来の電界効果トランジスタを示す断面図であ
る。 【図５】従来の他の電界効果トランジスタを示す断面図
である。 【図６】従来のその他の電界効果トランジスタを示す断
面図である。 【符号の説明】 １‥‥‥高抵抗Ｓｉ基板、２‥‥‥ＧａＡｓバッファ
層、３‥‥‥ｎ−ＧａＡｓ活性層、４‥‥‥ｎ＋−Ｇａ
Ａｓコンタクト層、２〜４‥‥‥化合物半導体層、５‥
‥‥ゲート電極、６‥‥‥ソース電極、７‥‥‥ドレイ
ン電極、８‥‥‥導電領域
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 Ｓｉ基板上にバッファ層、活性層、およ
びコンタクト層となる化合物半導体層を形成してメサエ
ッチングした後に、前記コンタクト層の一部をリセスエ
ッチングして前記活性層の一部を露出させ、この活性層
の露出部分にゲート電極を形成すると共に、このゲート
電極の両側のコンタクト層上にソース電極とドレイン電
極を形成する電界効果トランジスタの製造方法におい
て、前記Ｓｉ基板上に前記化合物半導体層を形成した
後、この化合物半導体層の表面部分から前記Ｓｉ基板と
の界面近傍に達する領域まで不純物をイオン注入して導
電領域を形成し、この導電領域上に前記ドレイン電極を
形成することを特徴とする電界効果トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18316698A JP3441968B2 (ja) | 1998-06-30 | 1998-06-30 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18316698A JP3441968B2 (ja) | 1998-06-30 | 1998-06-30 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000021899A JP2000021899A (ja) | 2000-01-21 |
| JP3441968B2 true JP3441968B2 (ja) | 2003-09-02 |
Family
ID=16130952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18316698A Expired - Fee Related JP3441968B2 (ja) | 1998-06-30 | 1998-06-30 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3441968B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4691060B2 (ja) * | 2007-03-23 | 2011-06-01 | 古河電気工業株式会社 | ＧａＮ系半導体素子 |
| WO2009101870A1 (ja) * | 2008-02-12 | 2009-08-20 | Nec Corporation | 半導体装置 |
| WO2009110254A1 (ja) * | 2008-03-04 | 2009-09-11 | 日本電気株式会社 | 電界効果トランジスタ及びその製造方法 |
-
1998
- 1998-06-30 JP JP18316698A patent/JP3441968B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000021899A (ja) | 2000-01-21 |
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