WO2009110254A1 - 電界効果トランジスタ及びその製造方法 - Google Patents

電界効果トランジスタ及びその製造方法 Download PDF

Info

Publication number
WO2009110254A1
WO2009110254A1 PCT/JP2009/050837 JP2009050837W WO2009110254A1 WO 2009110254 A1 WO2009110254 A1 WO 2009110254A1 JP 2009050837 W JP2009050837 W JP 2009050837W WO 2009110254 A1 WO2009110254 A1 WO 2009110254A1
Authority
WO
WIPO (PCT)
Prior art keywords
type
layer
field effect
effect transistor
substrate
Prior art date
Application number
PCT/JP2009/050837
Other languages
English (en)
French (fr)
Inventor
一樹 大田
岡本　康宏
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to US12/919,467 priority Critical patent/US8378387B2/en
Priority to JP2010501815A priority patent/JP5383652B2/ja
Publication of WO2009110254A1 publication Critical patent/WO2009110254A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7781—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with inverted single heterostructure, i.e. with active layer formed on top of wide bandgap layer, e.g. IHEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7788—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material

Definitions

  • the present invention relates to a field effect transistor using a nitride semiconductor and a manufacturing method thereof. More particularly, the present invention relates to a normally-off (enhancement) type field effect transistor and a method for manufacturing the normally-off field type transistor, and a method for manufacturing the field effect transistor having a configuration capable of realizing low on-resistance.
  • Nitride-based semiconductors such as GaN, AlGaN, InGaN, InAlN, and InAlGaN have the characteristics of having high dielectric breakdown strength, high thermal conductivity, and high electron saturation speed. Because of this feature, nitride-based semiconductor materials are promising as semiconductor materials for use in the production of power devices for power control such as high-frequency devices or switching elements. In recent years, field effect transistors using nitride-based semiconductor materials The development of practical use is actively underway.
  • FIG. 8 shows an example of a structure proposed as a normally-off (enhancement) type field effect transistor using a nitride-based semiconductor material (see Patent Document 1).
  • a configuration of a normally-off type field effect transistor using a nitride semiconductor according to the technique illustrated in FIG. 8 will be briefly described.
  • a buffer layer 12 and a channel layer 13 made of, for example, i-GaN are sequentially stacked on the semi-insulating substrate 11.
  • a first electron supply layer 14a and a second electron supply layer 14b made of, for example, AlGaN having a larger band gap than the channel layer 13 are formed so as to be separated from each other.
  • a pair of contact layers 16a and 16b made of, for example, n-GaN doped with an n-type impurity such as Si at a high concentration of 5 ⁇ 10 17 cm ⁇ 3 or more are formed on both sides.
  • a source electrode S is formed on the contact layer 16a, and a drain electrode D is formed on the contact layer 16b.
  • a gate electrode G made of, for example, Ta-Si on the insulating layer 15 is formed, constitute a gate portion G 0.
  • the electron supply layer under portions of the gate electrode G is not present, directly under the gate electrode G, i.e. the channel layer located between the first and second electron supply layer 14a, 14b No two-dimensional electron gas is generated in 13.
  • a predetermined bias voltage is applied to the gate electrode G, an electron inversion distribution layer is generated at the channel layer 13 located immediately below the insulating layer 15.
  • the inversion distribution layer connects the two-dimensional electron gas 6 generated under the first and second electron supply layers 14a and 14b, whereby a drain current flows between the source electrode S and the drain electrode D.
  • the transistor is turned on.
  • the normally-off (enhancement) type field effect transistor having the configuration shown in FIG. 8 has a plurality of configuration problems as described below.
  • the first problem is the structure of the gate portion G 0 shown in FIG. 8, for utilizing the inversion layer of electrons to the transistor in the on state, the source in the on state - drain resistance, the so-called There is a problem that the on-resistance becomes high.
  • a two-dimensional electron gas is formed by an AlGaN / GaN heterojunction using a currently manufactured relatively good quality epitaxial layer, a high mobility of 1500 cm 2 / Vs or more can be obtained.
  • the two-dimensional electron gas is a carrier responsible for current transport, a field effect transistor having a low on-resistance can be realized by the high mobility of the two-dimensional electron gas. Since the two-dimensional electron gas 6 is formed in the channel layer 13 below the first and second electron supply layers 14a and 14b shown in FIG. 8, the resistance in this region is relatively small.
  • the gate portion G 0 of Figure 8 in the configuration using the inversion layer of electrons, when the transistor is turned on, the resistance of the gate immediately below, so-called channel resistance, use of 2-dimensional electron gas This is 30 times as large as that of the configuration, and causes a significant increase in on-resistance.
  • the channel resistance occupies most of the on-resistance, and therefore the field effect transistor having the configuration of FIG. Not suitable for manufacturing pressure-resistant products.
  • the gate length (Lg) can be shortened and the channel resistance can be reduced by reducing the distance between the first and second electron supply layers 14a and 14b.
  • the gate length (Lg) is shortened, there is a trade-off relationship that the channel resistance is reduced while the drain withstand voltage is lowered.
  • the on-resistance cannot be reduced while maintaining a high withstand voltage. . That is, with the configuration shown in FIG. 8, it is extremely difficult to achieve a low on-resistance while maintaining a sufficient breakdown voltage.
  • the second problem is that it is a lateral surface device in which both the source electrode S and the drain electrode D are formed on the semiconductor surface, so that it is difficult to reduce the on-resistance per device area.
  • the source ⁇ The region between the gates and between the gate and the drain is a low resistance region.
  • the gate-drain region is formed of such a low resistance region, it is necessary to increase the distance in order to maintain a high gate breakdown voltage.
  • a gate-drain distance of about 20 ⁇ m is required.
  • source electrode 10 ⁇ m Source-gate distance 2 ⁇ m
  • gate length (Lg) 3 ⁇ m gate length 3 ⁇ m
  • drain electrode 10 ⁇ m drain electrode 10 ⁇ m
  • the distance (20 ⁇ m) and the drain electrode (10 ⁇ m) occupy 2/3.
  • the lateral surface device as shown in FIG. 8 requires a large gate-drain distance because it is necessary to maintain a high gate breakdown voltage, and the drain electrode must also be disposed on the semiconductor surface.
  • the area of these drain regions occupying is extremely large. Since the on-resistance of a device is normally defined per device area, an increase in area means an increase in on-resistance per device area. That is, in the configuration as shown in FIG. 8, it is difficult to reduce the on-resistance of the transistor.
  • the present invention solves the above-mentioned problems.
  • the object of the present invention is to realize a low on-resistance and low power consumption while maintaining a high breakdown voltage even in a normally-off (enhancement) type configuration of a field effect transistor using a nitride semiconductor and a manufacturing method thereof. It is an object to provide a field effect transistor having a simple structure and a method of manufacturing the same.
  • the main factors that make it difficult to reduce the on-resistance are firstly that an inversion distribution layer having low mobility is used in the channel of the gate part, and secondly.
  • the lateral surface device is difficult to reduce the device area.
  • the field effect transistor according to the present invention has a drift layer formed of at least n-type or i-type Al X Ga 1-X N (0 ⁇ X ⁇ 0.3) on the substrate through an appropriate buffer layer from the substrate side.
  • An epitaxially grown nitride-based semiconductor multilayer structure a gate electrode formed on part of the surface of the channel layer via an insulating film, and at least adjacent to one side in the plane direction of the region where the gate electrode is formed, and the n + -type connections area over a portion of the drift layer is n-type impurity doped at a concentration of at least 1 ⁇ 10 18 cm -3 from a portion of the channel layer, the relative to the gate electrode n + Type contact It has a source electrode formed on the surface of the semiconductor layer opposite to the connecting region and a drain electrode formed on the back surface of the substrate.
  • the field effect transistor according to the present invention has a drift layer formed of at least n-type or i-type Al X Ga 1-X N (0 ⁇ X ⁇ 0.3) on the substrate through an appropriate buffer layer from the substrate side.
  • a nitride-based semiconductor multilayer structure is formed, a gate electrode is formed on part of the surface of the channel layer via an insulating film, and adjacent to one side in the plane direction of the region where the gate electrode is formed.
  • the gate electrode to form a doped n + type connection regions from a part at a concentration n-type impurity of 1 ⁇ 10 of 18 cm -3 or more over a portion of the drift layer of at least the channel layer, the gate electrode
  • the n + -type connected to form a source electrode on the opposite side of the semiconductor layer surface area, and forms a drain electrode on the substrate back surface against.
  • a field effect transistor using a nitride semiconductor has a structure capable of realizing low on-resistance and low power consumption while maintaining a high breakdown voltage even in a normally-off (enhancement) type configuration.
  • a field effect transistor and its manufacturing method can be obtained.
  • the field effect transistor according to the present invention has a nitride-based semiconductor multilayer structure epitaxially grown on a substrate through an appropriate buffer layer.
  • the nitride-based semiconductor multilayer structure includes, from the substrate side, at least a drift layer made of n-type or i-type Al X Ga 1-X N (0 ⁇ X ⁇ 0.3), and i-type Al Y Ga 1 ⁇
  • an electron supply layer made of n-type Al Y Ga 1 -YN, and a channel layer made of i-type GaN or InGaN are sequentially stacked.
  • a gate electrode is formed on a part of the surface of the channel layer through an insulating film.
  • the n-type impurity is doped at a concentration of 1 ⁇ 10 18 cm ⁇ 3 or more from at least a part of the channel layer to a part of the drift layer.
  • An n + type connection region is formed.
  • a source electrode is formed on the surface of the semiconductor layer opposite to the n + -type connection region with respect to the gate electrode. Further, a drain electrode is formed on the back surface of the substrate.
  • the electron supply layer is formed on the opposite side to the gate electrode formed on the surface of the channel layer via the insulating film, that is, below the channel layer. For this reason, when a predetermined bias voltage is applied to the gate electrode to turn on the transistor, the channel layer / electron is added directly below the gate in addition to the inversion distribution layer of electrons formed at the insulating film / channel layer interface. A two-dimensional electron gas having a high mobility is accumulated at the supply layer interface. That is, in the normally-off type field effect transistor shown in FIG. 8, current transport directly under the gate electrode was carried out only by the inversion distribution layer of electrons having a low mobility, whereas in the present invention, current transport directly under the gate electrode was performed.
  • the inversion distribution layer and the two-dimensional electron gas are assumed. Further, the channel resistance can be greatly reduced by two points: the increase in carriers due to the addition of the two-dimensional electron gas to the inversion distribution layer and the high mobility of the newly added two-dimensional electron gas. .
  • the breakdown voltage of the transistor is determined by the thickness of the drift layer and the n-type impurity concentration.
  • the thickness of the drift layer is increased in order to ensure a high breakdown voltage.
  • the area of the device does not change.
  • the drain electrode is formed on the back surface of the substrate, the device area is less than half that of the lateral surface device, so that the on-resistance per device area can be greatly reduced.
  • the vertical transistor structure according to the present invention makes it possible to increase the resistance of the drift region compared to the lateral surface device. As a result, the on-resistance can be reduced.
  • the field effect transistor according to the present invention has a structure capable of realizing a low on-resistance and low power consumption while maintaining a high breakdown voltage even in a normally-off (enhancement) type configuration.
  • the present invention will be described in more detail with reference to specific examples. The following specific examples are examples of the best embodiments of the present invention, but the present invention is not limited to these embodiments.
  • FIG. 1 is a cross-sectional view schematically showing the structure of the field effect transistor according to the first embodiment.
  • the nitride semiconductor used in the field effect transistor according to the first embodiment has the following layered structure.
  • a buffer layer 102 On the substrate 101, a buffer layer 102, a drain contact layer 103 made of n-type GaN doped with Si of 2 ⁇ 10 19 cm ⁇ 3 with a thickness of 0.1 ⁇ m, a drift layer 104 made of GaN with a thickness of 2.5 ⁇ m, Barrier layer 105 made of undoped Al 0.15 Ga 0.85 N with a thickness of 15 nm, electron made of n-type Al 0.15 Ga 0.85 N doped with 1 ⁇ 10 19 cm ⁇ 3 of Si with a thickness of 5 nm Supply layer 106, channel layer 107 made of undoped GaN having a thickness of 10 nm, and source contact layer 108 made of n-type Al 0.2 Ga 0.8 N doped with 1 ⁇ 10 18 cm ⁇ 3 of Si having a thickness of 15 nm.
  • the source contact layer 108 is formed of n-type Al 0.2 Ga 0.8 N, but may be formed of n-type or i-type Al Z Ga 1-Z N (Z> Y).
  • a part of the source contact layer 108 on the surface is removed by etching, and a source electrode 109 and a protective film 110 are formed in a region where the source contact layer 108 remains.
  • a gate insulating film 112 is formed so as to cover the region where the source contact layer 108 is removed by etching and the protection film 110.
  • a gate electrode 111 is formed on the gate insulating film 112 so as to cover an end portion of the source contact layer 108.
  • Si as an n-type impurity is doped by 1 ⁇ 10 19 cm ⁇ 3 or more from a part of the channel layer 107 to a part of the drift layer 104.
  • An n + -type connection region 113 is formed.
  • a trench groove reaching the drain contact layer 103 is formed from the back surface of the substrate 101, and a drain electrode 115 is formed so as to cover the trench groove and the back surface of the substrate 101.
  • FIGS. 2A to 2F are cross-sectional views schematically showing manufacturing steps of the field effect transistor according to the first embodiment of the present invention.
  • a buffer layer 102 is formed on a substrate 101 made of SiC, and Si is 2 ⁇ 10 19 cm ⁇ 3 doped with a thickness of 0.1 ⁇ m. Further, the drain contact layer 103 made of n-type GaN, the drift layer 104 made of GaN having a thickness of 2.5 ⁇ m, the barrier layer 105 made of undoped Al 0.15 Ga 0.85 N having a thickness of 15 nm, and Si having a thickness of 5 nm.
  • MOVPE metal organic vapor phase epitaxy
  • n + type connection region 113 is formed using a photoresist mask in which an opening pattern is formed in a region where the n + type connection region 113 is to be formed.
  • 1 ⁇ 10 15 cm ⁇ 2 of Si is implanted into a predetermined place with an energy of 70 keV by an ion implantation method. To do. Thereafter, the photoresist mask is removed, and annealing at 1200 ° C. is performed to form the n + type connection region 113.
  • a Ti / Al (30/180 nm) electrode is formed at a predetermined location on the surface of the source contact layer 108 by vapor deposition / lift-off method, and then RTA (Rapid Thermal Anneal) is performed at 700 ° C. for 60 seconds.
  • a source electrode 109 is obtained (FIG. 2B).
  • a protective film 110 made of SiN having a thickness of 100 nm is formed by plasma CVD (Chemical Vapor Deposition). Thereafter, the protective film 110 is etched by using a RIE (Reactive Ion Etching) method using a photoresist mask in which an opening pattern is formed in a region where the source contact layer 108 is removed. After removing the photoresist mask, the source contact layer 108 is removed by etching using an ICP (Inductively Coupled Plasma) dry etching method using the protective film 110 as an etching mask (FIG. 2C).
  • RIE Reactive Ion Etching
  • a gate insulating film 112 made of Al 2 O 3 having a thickness of 30 nm is formed by an ALD (Atomic Layer Deposition) method. Thereafter, Ni / Au (30/300 nm) is formed at a predetermined location by using a vapor deposition / lift-off method to obtain the gate electrode 111 (FIG. 2D).
  • an ICP (Inductively Coupled Plasma) dry etching method is performed using a metal mask made of Ni in which an opening pattern is formed at a predetermined location. As a result, a trench groove that penetrates the substrate 101 and the buffer layer 102 and reaches the drain contact layer 103 is formed (FIG. 2E). Finally, a drain electrode 115 is formed on the entire back surface of the substrate 101 by vapor deposition to complete a field effect transistor (FIG. 2F).
  • FIGS. 3 and 4 are energy potential distribution diagrams of a cross section taken along line III (IV) -III '(IV') in FIG.
  • FIG. 4 shows an energy potential distribution when a positive bias voltage equal to or higher than a predetermined threshold voltage (Vt) is applied to the gate electrode 111 (Vg> Vt> 0 V).
  • the energy (EC) of the conduction band is lowered as shown in FIG.
  • the energy (EC) of the conduction band is Fermi at three locations: the interface between the channel layer 107 and the gate insulating film 112, the interface between the channel layer 107 and the electron supply layer 106, and the interface between the barrier layer 105 and the drift layer 104.
  • EF the level
  • the inversion distribution layer 116 generated in the channel layer 107 and the two-dimensional electron gas 114 connects the two-dimensional electron gas 114 generated in the region where the source contact layer 108 is formed and the n + -type connection region 113, so that the field effect transistor has the source electrode 109. And the drain electrode 115 are turned on.
  • the field effect transistor of the present invention configured as shown in FIG. 1 is a vertical field effect transistor in which the electron flow (current) in the ON state is in the vertical direction from the source electrode 109 on the front surface to the drain electrode 115 on the back surface. Function as.
  • the channel layer 107 in the region below the gate electrode 111 includes the channel layer 107 and the electron supply layer 106 in addition to the inversion distribution layer 116 accumulated at the interface between the channel layer 107 and the gate insulating film 112.
  • the two-dimensional electron gas 114 having a high mobility accumulates at the interface. That is, in the normally-off type field effect transistor shown in FIG.
  • the channel layer 107 passes through the n + -type connection region 113 and the drift layer 104, and the back surface of the substrate.
  • a vertical transistor structure in which electrons flow to the drain electrode 115 is employed. Therefore, the breakdown voltage of the transistor is determined by the thickness of the drift layer 104 and the n-type impurity concentration. In order to sufficiently increase the breakdown voltage of the transistor, it is necessary to increase the distance between the gate and the drain. In the lateral surface device, when the gate-drain distance is increased, the area of the device increases.
  • the thickness of the drift layer 104 is increased in order to ensure a high breakdown voltage. Even so, the area of the device does not change. Furthermore, since the drain electrode 115 is formed on the back surface of the substrate, the device area can be reduced as compared with the lateral surface device. For example, in the field effect transistor according to the present embodiment, a breakdown voltage of 600 V can be obtained by configuring the drift layer 104 with undoped GaN having a thickness of 2.5 ⁇ m.
  • each region is 18 ⁇ m in total including a source electrode 10 ⁇ m, a source-gate distance 2 ⁇ m, a gate length (Lg) 3 ⁇ m, and an n + type connection region 3 ⁇ m.
  • the device area can be reduced by 60% with respect to the dimension (45 ⁇ m) of the lateral surface device.
  • the barrier layer 105 and the drift layer below the gate electrode 111 are formed.
  • the two-dimensional electron gas 114 is also accumulated at the interface with 104.
  • the vertical transistor structure according to the present invention makes it possible to increase the resistance of the drift region compared to the lateral surface device. As a result, the on-resistance can be reduced.
  • the field effect transistor according to the present invention configured as shown in FIG. 1 has the effect of reducing three of the channel resistance, device area, and drift region resistance as compared with the field effect transistor shown in FIG. As a result, the on-resistance was able to obtain a very small value of 3 m ⁇ cm 2 for a withstand voltage of 600V.
  • the materials and manufacturing processes shown in this embodiment are merely examples, and the present invention is not limited thereto.
  • the substrate 101 not only SiC but also any substrate that can be used for epitaxial growth of a nitride-based semiconductor such as sapphire, GaN, Si, etc. can be used.
  • the gate insulating film 112 not only Al 2 O 3 but also SiO 2 , SiN, SiON, AlN, MgO, Sc 2 O 3 , ZrO 2 , HfO 2 , or a stacked structure thereof can be used.
  • a method of forming the n + -type connection region 113 not only an ion implantation method but also an impurity addition method such as solid layer diffusion can be used.
  • FIG. 6 is a cross-sectional view schematically showing the structure of the field effect transistor according to the second embodiment.
  • the nitride semiconductor used in the field effect transistor according to the second embodiment has the following layered structure.
  • a buffer layer 202 On the substrate 201, a buffer layer 202, a drift layer 204 made of Al 0.03 Ga 0.97 N having a thickness of 1 ⁇ m, a barrier layer 205 made of undoped Al 0.2 Ga 0.8 N having a thickness of 15 nm, a thickness
  • An electron supply layer 206 made of n-type Al 0.2 Ga 0.8 N doped with 1 ⁇ 10 19 cm ⁇ 3 of Si at 5 nm, and a channel layer made of undoped In 0.05 Ga 0.95 N with a thickness of 10 nm 207 is epitaxially grown in this order to form a laminated structure.
  • a source contact region 216 doped with 2 ⁇ 10 19 cm ⁇ 3 or more of Si as an n-type dopant is formed in part of the surface channel layer 207.
  • the source contact region 216 is doped with Si as an n-type impurity at a concentration of 2 ⁇ 10 19 cm ⁇ 3 or more, but is doped with an n-type impurity at a concentration of 2 ⁇ 10 18 cm ⁇ 3 or more. It only has to be done.
  • a source electrode 209 is formed on the source contact region 216.
  • a gate insulating film 212 is formed on the surface of the channel layer 207.
  • a gate electrode 211 is formed on the surface of the gate insulating film 212 so as to be adjacent to the source contact region 216.
  • FIGS. 7A to 7F are cross-sectional views schematically showing manufacturing steps of the field effect transistor according to the second embodiment of the present invention.
  • a buffer layer 202 is formed on a substrate 201 made of n-type Si, and Si is doped by 1 ⁇ 10 16 cm ⁇ 3 with a thickness of 1 ⁇ m.
  • MOVPE metal organic vapor phase epitaxy
  • drift layer 204 made of n-type Al 0.03 Ga 0.97 N
  • barrier layer 205 made of undoped Al 0.2 Ga 0.8 N having a thickness of 15 nm
  • Si having a thickness of 5 nm and 1 ⁇ 10 19 cm ⁇
  • An electron supply layer 206 made of 3- doped n-type Al 0.2 Ga 0.8 N and a channel layer 207 made of undoped In 0.05 Ga 0.95 N having a thickness of 10 nm were epitaxially grown in this order for the production.
  • a stacked structure of nitride semiconductors to be used is obtained (FIG. 7A).
  • a protective film 210 made of SiO 2 having a thickness of 200 nm is formed by thermal CVD (Chemical Vapor Deposition).
  • the protective film 210 is etched by RIE (Reactive Ion Etching) using a photoresist mask in which an opening pattern is formed in a region where the n + type connection region 213 is formed.
  • RIE Reactive Ion Etching
  • a part of the channel layer 207, the electron supply layer 206, the barrier layer 205, and the drift layer 204 using the protective film 210 as a mask and using an ICP (Inductively Coupled Plasma) dry etching method. Is removed by etching.
  • ICP Inductively Coupled Plasma
  • the gap removed by the etching by selective growth using a metal organic chemical vapor deposition method is filled with n + type GaN doped with Si 2 ⁇ 10 19 cm ⁇ 3 , thereby forming an n + type connection region 213. Is obtained (FIG. 7B).
  • a diffusion source 217 made of SiON having a thickness of 100 nm is formed by plasma CVD (Chemical Vapor Deposition). Then, the diffusion source 217 is removed by etching using the RIE method using a photoresist mask in which an opening pattern is formed in a region other than the region where the source contact region 216 is formed. Subsequently, Si is diffused from the diffusion source 217 into the channel layer 207 by annealing at 1000 ° C. for 30 minutes to obtain the source contact region 216 (FIG. 7C).
  • a Ti / Al (30/180 nm) electrode is formed at a predetermined position on the surface of the source contact region 216 by using a deposition / lift-off method, and then RTA (Rapid Thermal) at 650 ° C. for 30 seconds. Annealing is performed to obtain the source electrode 209 (FIG. 7D).
  • a gate insulating film 212 made of Al 2 O 3 having a thickness of 50 nm is formed by an ALD (Atomic Layer Deposition) method.
  • a gate electrode 211 is obtained by forming Pt / Au (20/400 nm) at a predetermined location by using an evaporation / lift-off method (FIG. 7E). Finally, the back surface of the substrate 201 is polished to a thickness of 150 ⁇ m, and then a drain electrode 215 is formed on the entire back surface of the substrate 201 by vapor deposition to complete a field effect transistor (FIG. 7F).
  • the field effect transistor having the configuration of FIG. 6 functions as a normally-off type field effect transistor.
  • a vertical field effect transistor in which the electron flow (current) is in the vertical direction from the source electrode 209 on the front surface to the drain electrode 215 on the back surface when it is turned on. Function as.
  • the electron flow (current) is in the vertical direction from the source electrode 209 on the front surface to the drain electrode 215 on the back surface when it is turned on.
  • a source contact layer made of AlGaN is not used as a region for forming the source electrode 209 as in the first embodiment, and a large amount of n-type dopant is formed by solid layer diffusion.
  • a source contact region 216 to which (Si) is added is formed.
  • doping with a high concentration of 10 20 cm ⁇ 3 or more can be easily performed, the surface side can have a higher concentration of dopant, and the source electrode 209 can be formed on the surface of the GaN layer instead of AlGaN. Therefore, the contact resistance of the source electrode 209 can be greatly reduced as compared with the first embodiment.
  • the solid contact diffusion method is used to form the source contact region 216, but it goes without saying that the source contact region 216 can be formed using other methods such as an ion implantation method.
  • the n + type connection region 213 is made of n + type GaN using selective growth without using the ion implantation method as in the first embodiment. .
  • the n + -type connection region 113 is doped with a high concentration of n-type dopant, but the interface between the channel layer 107 and the electron supply layer 106, and between the barrier layer 105 and the drift layer 104. Since the interface is formed of an AlGaN / GaN heterojunction, a potential barrier corresponding to the conduction band discontinuity ( ⁇ EC) exists, which causes the resistance to increase.
  • ⁇ EC conduction band discontinuity
  • the entire n + type connection region 213 is made of n + type GaN and does not include a heterojunction, the resistance of this region can be reduced.
  • the drain contact layer and the trench groove from the back surface of the substrate 201 are not used to form the drain electrode 215.
  • a conductive substrate such as n-type Si or n-type SiC is used as the substrate 201, and the buffer layer 202 that connects the substrate 201 and the drift layer 204 with a relatively low resistance is provided. It becomes possible by using it.
  • the substrate price is 1/10 or less compared to SiC, sapphire, and GaN, which are generally used as substrates for nitride-based semiconductor devices. Can be greatly reduced.
  • the strength is reduced in the trench groove portion, which causes a decrease in yield due to cracking during manufacturing and in the completed device chip, but the trench groove is not used. In the second embodiment, such a problem does not occur.
  • the drain electrode 115 is formed on the drain contact layer 103 made of GaN, which is a wide gap semiconductor, in the trench groove.
  • the drain electrode 215 is formed with respect to the n-type Si, so that a low contact resistance can be easily realized as compared with the first embodiment.
  • the second embodiment can be said to be a configuration suitable for realizing a lower on-resistance. Furthermore, in this embodiment, as a result of reducing the on-resistance by adding an n-type dopant to the drift layer 204, an extremely low on-resistance of 0.5 m ⁇ cm 2 with respect to a withstand voltage of 200 V is obtained, and the field effect according to the present invention It was confirmed that the transistor has a structure suitable for manufacturing a low withstand voltage product.
  • Source electrode formed on the channel layer via a source contact layer made of AlGaN, or formed via a source contact region doped with n-type impurities on the surface side of the channel layer.
  • N + -type connection region N-type dopant addition by ion implantation method or solid layer diffusion method, or selective growth of n + -type GaN
  • drain electrode contact the drain contact layer through the trench groove from the back of the substrate, or conductive substrate and low resistance Contact with the back surface of the substrate using a buffer
  • the object of the present invention is a no-conductor using a nitride semiconductor that can realize low on-resistance and low power consumption. It is possible to configure the Riofu (enhancement) type field effect transistor. While the present invention has been described with reference to the embodiments, the present invention is not limited to the above embodiments. Various changes that can be understood by those skilled in the art can be made to the configuration and details of the present invention within the scope of the present invention.
  • a normally-off (enhancement) type field effect transistor using a nitride semiconductor according to the present invention has the advantage of having a low on-resistance and a structure that can reduce power consumption.
  • the present invention can be applied to a transistor constituting a high-power microwave amplifier used in the present invention and a transistor used in a power control device such as a PC power supply or an automobile power steering.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

　本発明に係る電界効果トランジスタは、適当なバッファ層を介して基板上において、基板側から、少なくともｎ型またはｉ型ＡｌＸＧａ１－ＸＮ（０≦Ｘ≦０．３）よりなるドリフト層と、ｉ型ＡｌＹＧａ１－ＹＮ（Ｙ＞Ｘ）よりなるバリア層と、ｎ型ＡｌＹＧａ１－ＹＮよりなる電子供給層と、ｉ型ＧａＮまたはＩｎＧａＮよりなるチャネル層とが順にエピタキシャル成長された窒化物系半導体多層構造を有する。さらに、チャネル層表面の一部に絶縁膜を介して形成されたゲート電極と、ゲート電極が形成されている領域の平面方向片側に隣接して、少なくともチャネル層の一部からドリフト層の一部に亘ってｎ型不純物が１×１０１８ｃｍ－３以上の濃度でドーピングされたｎ＋型接続領域と、ゲート電極に対してｎ＋型接続領域の反対側の半導体層表面に形成されたソース電極と、基板裏面に形成されたドレイン電極とを有する。

Description

電界効果トランジスタ及びその製造方法
　本発明は、窒化物系半導体を用いた電界効果トランジスタ及びその製造方法に関する。特に、ノーマリオフ（エンハンスメント）型電界効果トランジスタ及びその製造方法において、低オン抵抗を実現できる構成を有する電界効果トランジスタ及びその製造方法に関する。
　ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮなどの窒化物系半導体は、高い絶縁破壊強度、高い熱伝導率、高い電子飽和速度を有しているという特長を有する。この特長のため、窒化物系半導体材料は、高周波デバイス、あるいはスイッチング素子などの電力制御用パワーデバイスの作製に利用する半導体材料として有望であり、近年、窒化物系半導体材料を用いた電界効果トランジスタの実用化開発が盛んに行われている。
　これらの応用に対しては、電界効果トランジスタのゲート電極への負の直流バイアス電源を必要としないノーマリオフ（エンハンスメント）型であることが要求されている。図８に、窒化物系半導体材料を用いたノーマリオフ（エンハンスメント）型電界効果トランジスタとして提案されている構造の一例を示す（特許文献１を参照）。以下、図８に例示される技術に係る、窒化物系半導体を用いたノーマリオフ型電界効果トランジスタの構成を簡単に説明する。
　半絶縁性基板１１上にバッファ層１２と、例えばｉ－ＧａＮからなるチャネル層１３が順次積層されている。チャネル層１３の上には、チャネル層１３よりもバンドギャップの大きい、例えばＡｌＧａＮからなる第１の電子供給層１４ａと第２の電子供給層１４ｂが互いに隔離して形成されている。そして、その両側にはＳｉのようなｎ型不純物が５×１０１７ｃｍ－３以上の高濃度でドーピングされた例えばｎ－ＧａＮからなる一対のコンタクト層１６ａ、１６ｂが形成されている。コンタクト層１６ａ上にはソース電極Ｓが、コンタクト層１６ｂ上にはドレイン電極Ｄが形成されている。一方、第１および第２の電子供給層１４ａ、１４ｂの間から露出しているチャネル層１３の表面は絶縁層１５で被覆されている。さらに、絶縁層１５の上に例えばＴａ－Ｓｉからなるゲート電極Ｇが形成されて、ゲート部Ｇ０を構成している。
　ゲート部Ｇ０においては、ゲート電極Ｇの下方箇所に電子供給層が存在していないため、ゲート電極Ｇの直下、すなわち第１及び第２の電子供給層１４ａ、１４ｂの間に位置するチャネル層１３には２次元電子ガスは発生しない。ゲート電極Ｇに所定のバイアス電圧を印加すると、絶縁層１５の直下に位置するチャネル層１３の箇所に電子の反転分布層が発生する。この反転分布層が第１および第２の電子供給層１４ａ、１４ｂ下に発生している２次元電子ガス６の間を接続することによって、ソース電極Ｓとドレイン電極Ｄの間にドレイン電流が流れ、トランジスタはオン状態となる。
　一方、ゲート電圧をバイアスしない状態（Ｖｇ＝０Ｖ）では、ゲート電極Ｇの直下には２次元電子ガスも反転分布層も形成されず、第１および第２の電子供給層１４ａ、１４ｂ下に発生している２次元電子ガス６は互いに断絶される。このため、Ｖｇ＝０Ｖの状態では、ソース電極Ｓとドレイン電極Ｄの間にドレイン電流は流れない。すなわち、図８に例示される電界効果トランジスタは、Ｖｇ＝０Ｖの状態でドレイン電流の流れない、所謂ノーマリオフ型のトランジスタとして機能する。
ＷＯ２００３／０７１６０７号公報（再公表公報）
　一方、図８に示す構成を有するノーマリオフ（エンハンスメント）型電界効果トランジスタには、以下に示すような構成上の課題が複数ある。
　第一の課題は、図８に示すゲート部Ｇ０の構成では、トランジスタをオン状態にするのに電子の反転分布層を利用しているため、オン状態でのソース－ドレイン間の抵抗、所謂オン抵抗が高くなってしまうという問題がある。
　一般に、現在製造されている比較的良質なエピタキシャル層を用いて、ＡｌＧａＮ／ＧａＮヘテロ接合により２次元電子ガスを形成すると、１５００ｃｍ２／Ｖｓ以上の高い移動度が得られる。この２次元電子ガスが電流輸送を担うキャリアとなるデバイスでは、２次元電子ガスの高移動度により低いオン抵抗の電界効果トランジスタを実現できる。図８に示す第１および第２の電子供給層１４ａ、１４ｂ下のチャネル層１３には２次元電子ガス６が形成されているため、この領域の抵抗は比較的小さい。
　しかしながら、ゲート部Ｇ０の直下では電子供給層が存在しないため、２次元電子ガスは発生せず、電子の反転分布層が電流輸送を担うことになる。窒化物系半導体で構成されるチャネル層１３と絶縁層１５との界面には、多数の界面準位が存在し、その影響で反転分布層の電子移動度が低下してしまうことが知られている。現在の技術ではこの界面準位を低減することは困難で、報告されている反転分布層の電子移動度はせいぜい５０ｃｍ２／Ｖｓと２次元電子ガスの１／３０程度に留まる。すなわち、図８のゲート部Ｇ０に示すような、電子の反転分布層を利用する構成では、トランジスタをオン状態としたときに、ゲート直下の抵抗、所謂チャネル抵抗が、２次元電子ガスを利用する構成に比べて３０倍になり、大幅なオン抵抗の増加を引き起こす。特に、電力用パワーデバイスにおいて低耐圧品と呼ばれる耐圧２００Ｖ以下の製品においては、オン抵抗の大部分をチャネル抵抗が占めるため、チャネル抵抗が高くなってしまう図８の構成になる電界効果トランジスタは低耐圧品の製造には適さない。
　この問題に対し、第１および第２の電子供給層１４ａ、１４ｂの間の距離を小さくすることによってゲート長（Ｌｇ）を短くし、チャネル抵抗を低減することができる。しかしながら、ゲート長（Ｌｇ）を短縮すると、チャネル抵抗が低減する一方で、ドレイン耐圧が低下するというトレードオフの関係があり、この方法では高い耐圧を維持したまま、オン抵抗を低減することはできない。すなわち、図８に示す構成では、十分な耐圧を維持したまま低いオン抵抗を実現することは極めて困難である。
　第二の課題は、ソース電極Ｓとドレイン電極Ｄが共に半導体表面に形成される横型表面デバイスであるため、デバイス面積あたりのオン抵抗の低減が難しいという問題がある。
　図８に示す構成では、前述のように、第１および第２の電子供給層１４ａ、１４ｂ下のチャネル層１３には移動度の高い２次元電子ガス６が形成されているために、ソース－ゲート間、ゲート－ドレイン間は抵抗の低い領域となっている。ゲート－ドレイン間をこのような抵抗の低い領域で構成する場合、高いゲート耐圧を維持するために、その距離を長くする必要がある。例えば、図８に例示される構成の電界効果トランジスタで、ゲート耐圧６００Ｖ以上を確保するためには、２０μｍ程度のゲート－ドレイン間距離が必要となる。また、その他の領域の代表的な寸法を列挙すると、ソース電極１０μｍ、ソース－ゲート間距離２μｍ、ゲート長（Ｌｇ）３μｍ、ドレイン電極１０μｍであり、デバイス全体（４５μｍ）のうち、ゲート－ドレイン間距離（２０μｍ）とドレイン電極（１０μｍ）が２／３を占めることになる。
　このように、図８のような横型表面デバイスでは、高いゲート耐圧を維持する必要から大きなゲート－ドレイン間距離が必要であり、かつドレイン電極も半導体表面に配置しなければならないことから、デバイス全体に占めるこれらドレイン領域の面積が極めて大きくなってしまう。デバイスのオン抵抗は、通常デバイス面積あたりで定義されるため、面積が大きくなってしまうことは、デバイス面積あたりのオン抵抗が増加してしまうことを意味する。すなわち、図８のような構成では、トランジスタのオン抵抗を低減することは困難である。
　本発明は前記の課題を解決するものである。本発明の目的は、窒化物半導体を用いた電界効果トランジスタ及びその製造方法に関して、ノーマリオフ（エンハンスメント）型の構成であっても、高い耐圧を維持しつつ、低オン抵抗、低消費電力を実現可能な構造を有する電界効果トランジスタ及びその製造方法を提供することにある。
　図８に示すノーマリオフ（エンハンスメント）型電界効果トランジスタにおいて、オン抵抗の低減が難しい主な要因は、第１にゲート部のチャネルに移動度の低い反転分布層を利用していること、第２にデバイス面積の低減が難しい横型表面デバイスであること、にある。
　これらの課題を解決する手段として、下記の構成を選択することが有効であることを見出し、本発明を完成するに至った。
　本発明による電界効果トランジスタは、適当なバッファ層を介して基板上において、該基板側から、少なくともｎ型またはｉ型ＡｌＸＧａ１－ＸＮ（０≦Ｘ≦０．３）よりなるドリフト層と、ｉ型ＡｌＹＧａ１－ＹＮ（Ｙ＞Ｘ）よりなるバリア層と、ｎ型ＡｌＹＧａ１－ＹＮよりなる電子供給層と、ｉ型ＧａＮまたはＩｎＧａＮよりなるチャネル層とが順にエピタキシャル成長された窒化物系半導体多層構造と、該チャネル層表面の一部に絶縁膜を介して形成されたゲート電極と、該ゲート電極が形成されている領域の平面方向片側に隣接して、少なくとも該チャネル層の一部から該ドリフト層の一部に亘ってｎ型不純物が１×１０１８ｃｍ－３以上の濃度でドーピングされたｎ＋型接続領域と、該ゲート電極に対して該ｎ＋型接続領域の反対側の半導体層表面に形成されたソース電極と、該基板裏面に形成されたドレイン電極とを有するものである。
　本発明による電界効果トランジスタは、適当なバッファ層を介して基板上において、該基板側から、少なくともｎ型またはｉ型ＡｌＸＧａ１－ＸＮ（０≦Ｘ≦０．３）よりなるドリフト層と、ｉ型ＡｌＹＧａ１－ＹＮ（Ｙ＞Ｘ）よりなるバリア層と、ｎ型ＡｌＹＧａ１－ＹＮよりなる電子供給層と、ｉ型ＧａＮまたはＩｎＧａＮよりなるチャネル層とが順にエピタキシャル成長することにより、窒化物系半導体多層構造を形成し、該チャネル層表面の一部に絶縁膜を介してゲート電極を形成し、該ゲート電極が形成されている領域の平面方向片側に隣接して、少なくとも該チャネル層の一部から該ドリフト層の一部に亘ってｎ型不純物が１×１０１８ｃｍ－３以上の濃度でドーピングされたｎ＋型接続領域を形成し、該ゲート電極に対して該ｎ＋型接続領域の反対側の半導体層表面にソース電極を形成し、該基板裏面にドレイン電極を形成するものである。
　本発明によれば、窒化物半導体を用いた電界効果トランジスタに関して、ノーマリオフ（エンハンスメント）型の構成であっても、高い耐圧を維持しつつ、低オン抵抗、低消費電力を実現可能な構造を有する電界効果トランジスタ及びその製造方法を得ることができる。
本発明の第一の実施形態にかかる電界効果トランジスタの構成の一例を模式的に示す断面図である。 本発明の第一の実施形態にかかる電界効果トランジスタの製造工程中、エピタキシャル成長工程を模式的に説明する断面図である。 本発明の第一の実施形態にかかる電界効果トランジスタの製造工程中、ｎ＋型接続領域およびソース電極の形成工程を模式的に説明する断面図である。 本発明の第一の実施形態にかかる電界効果トランジスタの製造工程中、ソースコンタクト層のエッチング工程を模式的に説明する断面図である。 本発明の第一の実施形態にかかる電界効果トランジスタの製造工程中、ゲート絶縁膜およびゲート電極の形成工程を模式的に説明する断面図である。 本発明の第一の実施形態にかかる電界効果トランジスタの製造工程中、基板裏面よりトレンチ溝を形成する工程を模式的に説明する断面図である。 本発明の第一の実施形態にかかる電界効果トランジスタの製造工程中、ドレイン電極の形成工程を模式的に説明する断面図である。 本発明の第一の実施形態にかかる電界効果トランジスタの、オフ状態での、ゲート電極下の伝導帯エネルギーを模式的に示すエネルギーポテンシャル分布図である。 本発明の第一の実施形態にかかる電界効果トランジスタの、オン状態での、ゲート電極下の伝導帯エネルギーを模式的に示すエネルギーポテンシャル分布図である。 本発明の第一の実施形態にかかる電界効果トランジスタの、オン状態での、キャリアである電子の流れを説明する断面図である。 本発明の第二の実施形態にかかる電界効果トランジスタの構成の一例を模式的に示す断面図である。 本発明の第二の実施形態にかかる電界効果トランジスタの製造工程中、エピタキシャル成長工程を模式的に説明する断面図である。 本発明の第二の実施形態にかかる電界効果トランジスタの製造工程中、ｎ＋型接続領域の形成工程を模式的に説明する断面図である。 本発明の第二の実施形態にかかる電界効果トランジスタの製造工程中、ソースコンタクト領域の形成工程を模式的に説明する断面図である。 本発明の第一の実施形態にかかる電界効果トランジスタの製造工程中、ソース電極の形成工程を模式的に説明する断面図である。 本発明の第一の実施形態にかかる電界効果トランジスタの製造工程中、ゲート絶縁膜およびゲート電極の形成工程を模式的に説明する断面図である。 本発明の第一の実施形態にかかる電界効果トランジスタの製造工程中、ドレイン電極の形成工程を模式的に説明する断面図である。 関連するノーマリオフ（エンハンスメント）型電界効果トランジスタの構成の一例を模式的に示す断面図である。
符号の説明
１１　半絶縁性基板
１２　バッファ層
１３　チャネル層
１４ａ、１４ｂ　電子供給層
１５　絶縁層
１６ａ、１６ｂ　コンタクト層
６　２次元電子ガス
１０１、２０１　基板
１０２、２０２　バッファ層
１０３　ドレインコンタクト層
１０４、２０４　ドリフト層
１０５、２０５　バリア層
１０６、２０６　電子供給層
１０７、２０７　チャネル層
１０８　ソースコンタクト層
１０９、２０９　ソース電極
１１０、２１０　保護膜
１１１、２１１　ゲート電極
１１２、２１２　ゲート絶縁膜
１１３、２１３　ｎ＋型接続領域
１１４　２次元電子ガス
１１５、２１５　ドレイン電極
１１６　反転分布層
２１６　ソースコンタクト領域
２１７　拡散源
　本発明にかかる電界効果トランジスタは、適当なバッファ層を介して基板上にエピタキシャル成長された窒化物系半導体多層構造を有する。また、窒化物系半導体多層構造は、基板側から、少なくとも、ｎ型またはｉ型ＡｌＸＧａ１－ＸＮ（０≦Ｘ≦０．３）よりなるドリフト層と、ｉ型ＡｌＹＧａ１－ＹＮ（Ｙ＞Ｘ）よりなるバリア層と、ｎ型ＡｌＹＧａ１－ＹＮよりなる電子供給層と、ｉ型ＧａＮまたはＩｎＧａＮよりなるチャネル層とが順次積層されたものである。チャネル層表面の一部には、絶縁膜を介して、ゲート電極が形成される。そして、ゲート電極が形成されている領域の平面方向片側に隣接して、少なくともチャネル層の一部からドリフト層の一部に亘ってｎ型不純物が１×１０１８ｃｍ－３以上の濃度でドーピングされたｎ＋型接続領域が形成される。ゲート電極に対してｎ＋型接続領域の反対側の半導体層表面にソース電極が形成される。さらに、基板裏面には、ドレイン電極が形成される。
　このように、本発明にかかる電界効果トランジスタは、チャネル層表面に絶縁膜を介して形成されるゲート電極に対して、電子供給層が反対側、すなわちチャネル層の下方に形成されている。このため、ゲート電極に所定のバイアス電圧を印加してトランジスタをオン状態にした時、ゲート直下には、絶縁膜／チャネル層界面に形成される電子の反転分布層に加えて、チャネル層／電子供給層界面に移動度の大きい２次元電子ガスが蓄積される。すなわち、図８に示すノーマリオフ型電界効果トランジスタでは、ゲート電極直下の電流輸送を移動度の小さい電子の反転分布層のみで担っていたのに対して、本発明では、ゲート電極直下の電流輸送を反転分布層及び２次元電子ガスが担うことになる。そして、反転分布層に２次元電子ガスが加わることによりキャリアが増加すること、および新たに加わった２次元電子ガスの移動度が大きいこと、の２点によりチャネル抵抗を大幅に低減することができる。
　また、本発明によれば、ゲート－ドレイン間において、チャネル層からｎ＋型接続領域、ドリフト層を通って基板裏面のドレイン電極に電子が流れる縦型トランジスタ構造を採っている。このため、トランジスタの耐圧は、ドリフト層の厚さとｎ型不純物濃度で決まる。トランジスタの耐圧を十分高くするためには、ゲート－ドレイン間距離を大きくする必要がある。横型表面デバイスでは、ゲート－ドレイン間距離を大きくするとデバイスの面積が増加してしまうのに対して、本発明による縦型トランジスタでは、高い耐圧を確保するために例えばドリフト層の厚さを増やしたとしても、デバイスの面積は変わらない。さらに、ドレイン電極を基板裏面に形成していることも考えると、横型表面デバイスに対してデバイス面積は半分以下になることから、デバイス面積あたりのオン抵抗を大幅に低減することができる。
　さらに、本発明によれば、ゲート電極に所定のバイアス電圧を印加してトランジスタをオン状態にした時、ゲート電極直下のＡｌＧａＮバリア層とＧａＮドリフト層の界面にも２次元電子ガスが蓄積される。これにより、ｎ＋型接続領域からドリフト層に電子が注入される際、バリア層／ドリフト層界面の２次元電子ガスを介して電流が横方向に広がるという効果が得られる。横型表面デバイスでは、ゲート－ドレイン間のドリフト領域で、このように電流経路の断面積が広がらないことから、本発明による縦型トランジスタ構造を採ることにより、横型表面デバイスに比べてドリフト領域の抵抗が低減し、結果としてオン抵抗を低減することができる。
　以上のように、本発明にかかる電界効果トランジスタは、ノーマリオフ（エンハンスメント）型の構成であっても、高い耐圧を維持しつつ、低オン抵抗、低消費電力を実現可能な構造を有する。
　以下に、具体例を示して、本発明をより詳しく説明する。下記の具体例は、本発明の最良の実施形態の一例であるが、本発明は、これらの実施形態に限定されるものではない。
　（第一の実施形態）
　本発明の第一の実施形態にかかる電界効果トランジスタの実施例を、図を参照して詳細に説明する。図１は、該第一の実施形態にかかる電界効果トランジスタの構造を模式的に示す断面図である。
　本第一の実施形態にかかる電界効果トランジスタにおいて利用される窒化物半導体は、下記の層状構造を有している。基板１０１上に、バッファ層１０２、厚さ０．１μｍでＳｉが２×１０１９ｃｍ－３ドーピングされたｎ型ＧａＮからなるドレインコンタクト層１０３、厚さ２．５μｍのＧａＮからなるドリフト層１０４、厚さ１５ｎｍのアンドープＡｌ０．１５Ｇａ０．８５Ｎからなるバリア層１０５、厚さ５ｎｍでＳｉが１×１０１９ｃｍ－３ドープされたｎ型Ａｌ０．１５Ｇａ０．８５Ｎからなる電子供給層１０６、厚さ１０ｎｍのアンドープＧａＮからなるチャネル層１０７、厚さ１５ｎｍでＳｉが１×１０１８ｃｍ－３ドープされたｎ型Ａｌ０．２Ｇａ０．８Ｎからなるソースコンタクト層１０８がこの順にエピタキシャル成長され、積層構造を形成している。なお、ソースコンタクト層１０８は、ｎ型Ａｌ０．２Ｇａ０．８Ｎから形成されるが、ｎ型またはｉ型ＡｌＺＧａ１－ＺＮ（Ｚ＞Ｙ）から形成されていればよい。表面のソースコンタクト層１０８の一部はエッチング除去されており、ソースコンタクト層１０８が残っている領域にはソース電極１０９および保護膜１１０が形成されている。ソースコンタクト層１０８がエッチング除去された領域および保護膜１１０上を覆うようにゲート絶縁膜１１２が形成されている。ゲート絶縁膜１１２上には、ソースコンタクト層１０８の端部を覆うようにゲート電極１１１が形成されている。ゲート電極１１１に対してソース電極１０９の反対側の領域には、チャネル層１０７の一部からドリフト層１０４の一部に亘って、ｎ型不純物としてのＳｉが１×１０１９ｃｍ－３以上ドーピングされたｎ＋型接続領域１１３が形成されている。基板１０１の裏面からは、ドレインコンタクト層１０３に達するトレンチ溝が形成され、このトレンチ溝と基板１０１裏面を覆うようにドレイン電極１１５が形成されている。
　図１の構成になる電界効果トランジスタの製造方法の一例を、図２Ａ～図２Ｆを参照して説明する。図２Ａ～図２Ｆは、本発明の第一の実施形態にかかる電界効果トランジスタの製造工程を模式的に示した断面図である。
　始めに、有機金属気相成長法（ＭＯＶＰＥ：　Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｖａｐｏｒ　Ｐｈａｓｅ　Ｅｐｉｔａｘｙ）を用いて、ＳｉＣからなる基板１０１上にバッファ層１０２、厚さ０．１μｍでＳｉが２×１０１９ｃｍ－３ドーピングされたｎ型ＧａＮからなるドレインコンタクト層１０３、厚さ２．５μｍのＧａＮからなるドリフト層１０４、厚さ１５ｎｍのアンドープＡｌ０．１５Ｇａ０．８５Ｎからなるバリア層１０５、厚さ５ｎｍでＳｉが１×１０１９ｃｍ－３ドープされたｎ型Ａｌ０．１５Ｇａ０．８５Ｎからなる電子供給層１０６、厚さ１０ｎｍのアンドープＧａＮからなるチャネル層１０７、厚さ１５ｎｍでＳｉが１×１０１８ｃｍ－３ドープされたｎ型Ａｌ０．２Ｇａ０．８Ｎからなるソースコンタクト層１０８を、この順にエピタキシャル成長し、作製に利用される窒化物半導体の積層構造を得る（図２Ａ）。
　次にｎ＋型接続領域１１３が形成される領域に開口パターンを形成したフォトレジスト・マスクを利用し、イオン注入法により１×１０１５ｃｍ－２のＳｉを７０ｋｅＶのエネルギーで所定の場所に注入する。その後、フォトレジスト・マスクを除去し、１２００℃のアニールを行うことでｎ＋型接続領域１１３を形成する。次いで、蒸着・リフトオフ法を用いて、Ｔｉ／Ａｌ（３０／１８０ｎｍ）電極を、ソースコンタクト層１０８表面の所定場所に形成した後、７００℃、６０秒のＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）を行って、ソース電極１０９を得る（図２Ｂ）。
　プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、厚さ１００ｎｍのＳｉＮからなる保護膜１１０を成膜する。その後、ソースコンタクト層１０８が除去される領域に開口パターンを形成したフォトレジスト・マスクを利用し、ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）法を用いて、保護膜１１０をエッチングする。フォトレジスト・マスクを除去した後、保護膜１１０をエッチングマスクとして、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）ドライエッチ法を用いてソースコンタクト層１０８をエッチング除去する（図２Ｃ）。
　ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、厚さ３０ｎｍのＡｌ２Ｏ３からなるゲート絶縁膜１１２を成膜する。その後、蒸着・リフトオフ法を用いて、所定の場所にＮｉ／Ａｕ（３０／３００ｎｍ）を形成することにより、ゲート電極１１１を得る（図２Ｄ）。基板１０１を裏面研磨して１２０μｍの厚さにした後、所定の場所に開口パターンを形成したＮｉからなる金属マスクを利用し、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）ドライエッチ法を実施する。これにより、基板１０１、バッファ層１０２を貫通し、ドレインコンタクト層１０３に達するトレンチ溝を形成する（図２Ｅ）。最後に基板１０１裏面全体に蒸着法によりドレイン電極１１５を形成することで電界効果トランジスタが完成する（図２Ｆ）。
　次に、図１の構成になる電界効果トランジスタの動作を図３～５を参照して説明する。図３および図４は、図１のＩＩＩ（ＩＶ）－ＩＩＩ’（ＩＶ’）線に沿った断面のエネルギーポテンシャル分布図である。図３は、ゲート電極１１１にバイアス電圧を印加していない（Ｖｇ＝０Ｖ）時のエネルギーポテンシャル分布を示している。図４は、ゲート電極１１１に所定の閾値電圧（Ｖｔ）以上の正のバイアス電圧を印加（Ｖｇ＞Ｖｔ＞０Ｖ）した時のエネルギーポテンシャル分布を示している。
　図１の構成になる電界効果トランジスタでは、ゲート電極１１１にバイアス電圧を印加していない（Ｖｇ＝０Ｖ）時、図３に示す如く、チャネル層１０７全体に亘って、伝導帯のエネルギー（ＥＣ）がフェルミ準位（ＥＦ）の下になることがなく、キャリアとなる電子がない状態である。すなわち、図１において、Ｖｇ＝０Ｖでは、ソースコンタクト層１０８が形成されている領域に発生している２次元電子ガス１１４と、ｎ＋型接続領域１１３との間が断絶しているため、この電界効果トランジスタは、ソース電極１０９とドレイン電極１１５との間には電流の流れないオフ状態となる。
　一方、ゲート電極１１１に所定の閾値電圧（Ｖｔ）以上の正のバイアス電圧を印加（Ｖｇ＞Ｖｔ＞０Ｖ）した場合には、図４に示す如く伝導帯のエネルギー（ＥＣ）が引き下げられる。そして、チャネル層１０７とゲート絶縁膜１１２との界面、チャネル層１０７と電子供給層１０６との界面、バリア層１０５とドリフト層１０４との界面の３箇所で、伝導帯のエネルギー（ＥＣ）がフェルミ準位（ＥＦ）の下になる。このことから、これらの界面にはキャリアとなる電子が、チャネル層１０７とゲート絶縁膜１１２との界面には反転分布層１１６として、他の２つの界面には２次元電子ガス１１４として蓄積される。すなわち、ゲート電極１１１に所定の閾値電圧（Ｖｔ）以上の正のバイアス電圧を印加（Ｖｇ＞Ｖｔ＞０Ｖ）した場合には、チャネル層１０７内に発生したこれら反転分布層１１６と２次元電子ガス１１４とが、ソースコンタクト層１０８が形成されている領域に発生している２次元電子ガス１１４と、ｎ＋型接続領域１１３との間を接続することにより、この電界効果トランジスタは、ソース電極１０９とドレイン電極１１５との間に電流が流れるオン状態となる。
　図５は、図１の構成になる電界効果トランジスタのゲート電極１１１に所定の閾値電圧（Ｖｔ）以上の正のバイアス電圧を印加（Ｖｇ＞Ｖｔ＞０Ｖ）して、電界効果トランジスタをオン状態にした時の、キャリアである電子の流れを説明する断面図である。上述したように、電界効果トランジスタをオン状態とした時には、ゲート電極１１１直下のチャネル層１０７内に反転分布層１１６、２次元電子ガス１１４が発生する。このため、これらにより、ソースコンタクト層１０８が形成されている領域に発生している２次元電子ガス１１４と、ｎ＋型接続領域１１３との間が接続された状態になる。従って、表面のソース電極１０９から半導体層内に注入された電子は、図４中の点線矢印で示したように、ソースコンタクト層１０８、チャネル層１０７からｎ＋型接続領域１１３を通り、ここから縦方向にドリフト層１０４、ドレインコンタクト層１０３から裏面のドレイン電極１１５へと流れる。
　以上説明してきたように、図１の構成になる本発明の電界効果トランジスタは、ゲート電極１１１にバイアス電圧を印加しない時（Ｖｇ＝０Ｖ）には、ソース電極１０９とドレイン電極１１５の間に電流の流れないオフ状態である。そして、所定の閾値電圧（Ｖｔ）以上の正バイアス電圧を印加した時（Ｖｇ＞Ｖｔ＞０Ｖ）のみオン状態となってソース電極１０９とドレイン電極１１５の間に電流が流れる。すなわち、図１の構成になる本発明の電界効果トランジスタは、ノーマリオフ（エンハンスメント）型電界効果トランジスタとして機能する。また、図１の構成になる本発明の電界効果トランジスタは、オン状態での電子の流れ（電流）が、表面のソース電極１０９から裏面のドレイン電極１１５への縦方向となる縦型電界効果トランジスタとして機能する。
　図１の構成になる本発明の電界効果トランジスタでは、ゲート電極１１１に所定の閾値電圧（Ｖｔ）以上の正バイアス電圧を印加して（Ｖｇ＞Ｖｔ＞０Ｖ）オン状態とした時、図４および図５に示す如く、ゲート電極１１１下の領域のチャネル層１０７には、チャネル層１０７とゲート絶縁膜１１２との界面に蓄積される反転分布層１１６に加えて、チャネル層１０７と電子供給層１０６との界面に移動度の大きい２次元電子ガス１１４が蓄積する。すなわち、図８に示すノーマリオフ型電界効果トランジスタでは、ゲート電極直下の電流輸送を移動度の小さい電子の反転分布層のみで担っていたのに対して、本発明では、ゲート電極１１１直下の電流輸送を反転分布層１１６及び２次元電子ガス１１４で担うことになる。従って、本発明では、反転分布層１１６に２次元電子ガス１１４が加わることによりキャリアが増加すること、および新たに加わった２次元電子ガス１１４の移動度が大きいこと、の２点によりチャネル抵抗を大幅に低減することができる。
　また、本発明の電界効果トランジスタでは、ゲート電極１１１下の領域からドレイン電極１１５に向けては、図５に示す如く、チャネル層１０７からｎ＋型接続領域１１３、ドリフト層１０４を通って基板裏面のドレイン電極１１５に電子が流れる縦型トランジスタ構造を採っている。従って、トランジスタの耐圧は、ドリフト層１０４の厚さとｎ型不純物濃度で決まる。また、トランジスタの耐圧を十分高くするためには、ゲート－ドレイン間距離を大きくする必要がある。横型表面デバイスでは、ゲート－ドレイン間距離を大きくするとデバイスの面積が増加してしまうのに対して、本発明による縦型トランジスタでは、高い耐圧を確保するために例えばドリフト層１０４の厚さを増やしたとしても、デバイスの面積は変わらない。さらに、ドレイン電極１１５を基板裏面に形成しているため、横型表面デバイスに対してデバイス面積を削減することができる。例えば、本実施の形態になる電界効果トランジスタでは、ドリフト層１０４を２．５μｍ厚のアンドープＧａＮで構成することにより６００Ｖの耐圧を得られる。また、本実施の形態になる電界効果トランジスタでは、各領域の代表的な寸法は、ソース電極１０μｍ、ソース－ゲート間距離２μｍ、ゲート長（Ｌｇ）３μｍ、ｎ＋型接続領域３μｍの計１８μｍであり、横型表面デバイスでの寸法（４５μｍ）に対して、デバイス面積を６０％低減することができる。
　さらに、本発明の電界効果トランジスタでは、ゲート電極１１１に所定のバイアス電圧を印加してトランジスタをオン状態にした時、図４および図５に示す如く、ゲート電極１１１下のバリア層１０５とドリフト層１０４との界面にも２次元電子ガス１１４が蓄積される。これにより、ｎ＋型接続領域１１３からドリフト層１０４に電子が注入される際、バリア層１０５とドリフト層１０４との界面の２次元電子ガス１１４を介して電子の流れ（電流）が横方向に広がるという効果が得られる。横型表面デバイスでは、ゲート－ドレイン間のドリフト領域で、このように電流経路の断面積が広がらないことから、本発明による縦型トランジスタ構造を採ることにより、横型表面デバイスに比べてドリフト領域の抵抗が低減し、結果としてオン抵抗を低減することができる。
　以上説明してきたように、図１の構成になる本発明の電界効果トランジスタは、図８に示した電界効果トランジスタと比べて、チャネル抵抗、デバイス面積、ドリフト領域の抵抗の３つを低減する効果が得られ、その結果としてオン抵抗は、耐圧６００Ｖに対して３ｍΩｃｍ２という非常に小さい値を得ることができた。
　なお、本実施例に示した材料や製造工程は、一例を示したものであってこれに限定されるものではない。例えば、基板１０１には、ＳｉＣだけでなく、サファイア、ＧａＮ、Ｓｉ等、窒化物系半導体をエピタキシャル成長できる基板として用いられているものはいずれも利用可能である。また、ゲート絶縁膜１１２には、Ａｌ２Ｏ３だけでなく、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＡｌＮ、ＭｇＯ、Ｓｃ２Ｏ３、ＺｒＯ２、ＨｆＯ２、あるいはこれらの積層構造を用いることができる。また、ｎ＋型接続領域１１３の形成方法としては、イオン注入法だけでなく、固層拡散などの不純物添加法を用いることも可能である。
　（第二の実施形態）
　本発明の第二の実施形態にかかる電界効果トランジスタの実施例を、図を参照して詳細に説明する。図６は、該第二の実施形態にかかる電界効果トランジスタの構造を模式的に示す断面図である。
　本第二の実施形態にかかる電界効果トランジスタにおいて利用される窒化物半導体は、下記の層状構造を有している。基板２０１上に、バッファ層２０２、厚さ１μｍのＡｌ０．０３Ｇａ０．９７Ｎからなるドリフト層２０４、厚さ１５ｎｍのアンドープＡｌ０．２Ｇａ０．８Ｎからなるバリア層２０５、厚さ５ｎｍでＳｉが１×１０１９ｃｍ－３ドープされたｎ型Ａｌ０．２Ｇａ０．８Ｎからなる電子供給層２０６、厚さ１０ｎｍのアンドープＩｎ０．０５Ｇａ０．９５Ｎからなるチャネル層２０７がこの順にエピタキシャル成長され、積層構造を形成している。表面のチャネル層２０７の一部には、ｎ型ドーパントとしてＳｉが２×１０１９ｃｍ－３以上ドープされたソースコンタクト領域２１６が形成されている。ここでは、ソースコンタクト領域２１６には、ｎ型不純物としてのＳｉが２×１０１９ｃｍ－３以上の濃度でドープされているが、ｎ型不純物が２×１０１８ｃｍ－３以上の濃度でドープされていればよい。そして、ソースコンタクト領域２１６の上にソース電極２０９が形成されている。チャネル層２０７表面にはゲート絶縁膜２１２が形成されている。ゲート絶縁膜２１２の表面にはソースコンタクト領域２１６に隣接するようにゲート電極２１１が形成されている。ゲート電極２１１に対してソース電極２０９の反対側の領域には、チャネル層２０７からドリフト層２０４の一部に亘って、Ｓｉが２×１０１９ｃｍ－３以上ドーピングされたｎ＋型接続領域２１３が形成されている。基板２０１の裏面には、ドレイン電極２１５が形成されている。
　図６の構成になる電界効果トランジスタの製造方法の一例を、図７Ａ～図７Ｆを参照して説明する。図７Ａ～図７Ｆは、本発明の第二の実施形態にかかる電界効果トランジスタの製造工程を模式的に示した断面図である。
　始めに、有機金属気相成長法（ＭＯＶＰＥ：　Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｖａｐｏｒ　Ｐｈａｓｅ　Ｅｐｉｔａｘｙ）を用いて、ｎ型Ｓｉからなる基板２０１上にバッファ層２０２、厚さ１μｍでＳｉが１×１０１６ｃｍ－３ドープされたｎ型Ａｌ０．０３Ｇａ０．９７Ｎからなるドリフト層２０４、厚さ１５ｎｍのアンドープＡｌ０．２Ｇａ０．８Ｎからなるバリア層２０５、厚さ５ｎｍでＳｉが１×１０１９ｃｍ－３ドープされたｎ型Ａｌ０．２Ｇａ０．８Ｎからなる電子供給層２０６、厚さ１０ｎｍのアンドープＩｎ０．０５Ｇａ０．９５Ｎからなるチャネル層２０７を、この順にエピタキシャル成長し、作製に利用される窒化物半導体の積層構造を得る（図７Ａ）。
　次に熱ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、厚さ２００ｎｍのＳｉＯ２からなる保護膜２１０を成膜する。ｎ＋型接続領域２１３が形成される領域に開口パターンを形成したフォトレジスト・マスクを利用し、ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）法を用いて、保護膜２１０をエッチングする。そして、フォトレジスト・マスクを除去した後、保護膜２１０をマスクとして、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）ドライエッチ法を用いてチャネル層２０７、電子供給層２０６、バリア層２０５、およびドリフト層２０４の一部をエッチング除去する。続いて、有機金属気相成長法を用いた選択成長により、上記エッチング除去した空隙を、Ｓｉが２×１０１９ｃｍ－３ドープされたｎ＋型ＧａＮで埋めることにより、ｎ＋型接続領域２１３を得る（図７Ｂ）。
　保護膜２１０をエッチング除去した後、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、厚さ１００ｎｍのＳｉＯＮからなる拡散源２１７を成膜する。そして、ソースコンタクト領域２１６が形成される領域以外に開口パターンを形成したフォトレジスト・マスクを利用して、ＲＩＥ法を用いて拡散源２１７をエッチング除去する。続いて１０００℃、３０分のアニールにより、拡散源２１７からＳｉがチャネル層２０７内へ固層拡散し、ソースコンタクト領域２１６を得る（図７Ｃ）。
　拡散源２１７をエッチング除去した後、蒸着・リフトオフ法を用いてＴｉ／Ａｌ（３０／１８０ｎｍ）電極を、ソースコンタクト領域２１６表面の所定場所に形成した後、６５０℃、３０秒のＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）を行って、ソース電極２０９を得る（図７Ｄ）。続いて、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、厚さ５０ｎｍのＡｌ２Ｏ３からなるゲート絶縁膜２１２を成膜する。その後、蒸着・リフトオフ法を用いて、所定の場所にＰｔ／Ａｕ（２０／４００ｎｍ）を形成することにより、ゲート電極２１１を得る（図７Ｅ）。最後に、基板２０１を裏面研磨して１５０μｍの厚さにした後、基板２０１裏面全体に蒸着法によりドレイン電極２１５を形成することで電界効果トランジスタが完成する（図７Ｆ）。
　以下、本発明の第二の実施形態による図６の構成の電界効果トランジスタの動作を説明する。
　まず、ゲート電極２１１下の構造は、層厚やＡｌ組成などに多少の違いはあるものの、第一の実施形態と類似である。従って、ゲート電極２１１にバイアス電圧を印加しない（Ｖｇ＝０Ｖ）とき、および所定の閾値電圧（Ｖｔ）以上の正のバイアス電圧を印加した（Ｖｇ＞Ｖｔ＞０Ｖ）とき、それぞれのエネルギーポテンシャル分布は、それぞれ図３、および図４に示したものと同様になる。すなわち、ゲート電極２１１にバイアス電圧を印加しない（Ｖｇ＝０Ｖ）ときには、チャネル層２０７内にキャリアとなる電子は発生せず、電界効果トランジスタはオフ状態となる。そして、所定の閾値電圧（Ｖｔ）以上の正のバイアス電圧を印加した（Ｖｇ＞Ｖｔ＞０Ｖ）ときのみチャネル層２０７内にキャリアとなる電子が発生してオン状態となる。このように、図６の構成の電界効果トランジスタは、ノーマリオフ型の電界効果トランジスタとして機能する。
　また、図６の構成になる電界効果トランジスタにおいても、オン状態としたとき、電子の流れ（電流）が、表面のソース電極２０９から裏面のドレイン電極２１５への縦方向となる縦型電界効果トランジスタとして機能する。ゲート電極２１１下の領域で、チャネル層２０７とゲート絶縁膜２１２との界面に発生する反転分布層に加えて、チャネル層２０７と電子供給層２０６との界面に２次元電子ガスが発生することにより、チャネル抵抗が低減される。そして、バリア層２０５とドリフト層２０４との界面にも発生する２次元電子ガスを介して電子の流れ（電流）が横方向に広がることによってドリフト領域の抵抗を低減できる。これらの点に関しても、第一の実施形態と同様の効果が得られる。
　次に、図６の構成になる電界効果トランジスタでは、ソース電極２０９を形成する領域として、第一の実施形態のようにＡｌＧａＮからなるソースコンタクト層を用いず、固層拡散により多量のｎ型ドーパント（Ｓｉ）を添加したソースコンタクト領域２１６を形成している。これにより、１０２０ｃｍ－３以上の高濃度のドーピングが容易になること、表面側ほどドーパント濃度の高い不均一な分布にできること、ソース電極２０９をＡｌＧａＮではなくＧａＮ層表面に形成できること、が可能となることから、第一の実施形態に比べてソース電極２０９の接触抵抗を大きく低減できる。なお、本実施例ではソースコンタクト領域２１６を形成するのに固層拡散法を用いたが、イオン注入法など他の手法を用いてソースコンタクト領域２１６を形成することが可能なことは言うまでもない。
　また、図６の構成になる電界効果トランジスタでは、ｎ＋型接続領域２１３を、第一の実施形態のようなイオン注入法を用いず、選択成長を用いてｎ＋型ＧａＮで構成している。第一の実施形態では、ｎ＋型接続領域１１３には高濃度のｎ型ドーパントが添加されているものの、チャネル層１０７と電子供給層１０６との界面、およびバリア層１０５とドリフト層１０４との界面は、ＡｌＧａＮ／ＧａＮヘテロ接合で形成されているため、伝導帯バンド不連続（ΔＥＣ）分だけのポテンシャル障壁が存在し、抵抗を高くする原因となる。これに対して、本第二の実施形態では、ｎ＋型接続領域２１３全体がｎ＋型ＧａＮで構成され、ヘテロ接合を含まないために、この領域の抵抗を低減することが可能となる。
　また、図６の構成になる電界効果トランジスタでは、ドレイン電極２１５を形成するのに、ドレインコンタクト層および基板２０１裏面からのトレンチ溝を用いていない。このような構成は、基板２０１として、ｎ型Ｓｉやｎ型ＳｉＣなどのような導電性基板を用いること、および基板２０１とドリフト層２０４との間を比較的低い抵抗で接続するバッファ層２０２を用いることにより可能となる。特に、基板２０１としてｎ型Ｓｉを用いた構成では、窒化物系半導体デバイスの基板として一般的に用いられているＳｉＣやサファイア、ＧａＮに比べて基板価格が１／１０以下であり、デバイス製造コストを大幅に削減できる。また、第一の実施形態の如くトレンチ溝を用いる構成では、トレンチ溝部で強度が低下するため、製造中ならびに完成したデバイスチップにおいて割れによる歩留まりの低下の原因となるが、トレンチ溝を用いない第二の実施形態ではこのような問題は生じない。
　更に、第一の実施形態の如くトレンチ溝を用いる構成では、トレンチ溝内でワイドギャップ半導体であるＧａＮからなるドレインコンタクト層１０３に対してドレイン電極１１５を形成するが、第二の実施形態でｎ型Ｓｉを基板２０１に用いると、ｎ型Ｓｉに対してドレイン電極２１５を形成するために、第一の実施形態に比べて低い接触抵抗を容易に実現できる。
　以上説明してきた効果により、第二の実施形態は、より低いオン抵抗を実現するのに適した構成と言える。更に、本実施例では、ドリフト層２０４にｎ型ドーパントを添加してオン抵抗を低減させた結果、耐圧２００Ｖに対して０．５ｍΩｃｍ２という極めて低いオン抵抗が得られ、本発明になる電界効果トランジスタが、低耐圧品の製造にも適した構造であることが確認できた。
　以上、本発明になる電界効果トランジスタの構成を説明するために、２つの実施形態を示してきた。その中で、各部位の構成については、以下に示すように複数の構造あるいは製造方法を開示した。
・ソース電極　：　チャネル層上にＡｌＧａＮからなるソースコンタクト層を介して形成、または、チャネル層の表面側一部にｎ型不純物がドーピングされたソースコンタクト領域を介して形成
・ｎ＋型接続領域　：　イオン注入法あるいは固層拡散法によるｎ型ドーパント添加、または、ｎ＋型ＧａＮの選択成長
・ドレイン電極　：　基板裏面からのトレンチ溝を介してドレインコンタクト層に接触、または、導電性基板および低抵抗バッファを用いて基板裏面に接触
　これらの部位については、２つの実施例の中で、それぞれいずれかの構成を選択したが、その組み合わせは開示した２つの実施例に限定されるものではなく、どの組み合わせを選択しても、本発明の目的である、低オン抵抗で低消費電力を実現可能な、窒化物半導体を用いたノーマリオフ（エンハンスメント）型電界効果トランジスタを構成することが可能である。
　以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２００８年３月４日に出願された日本出願特願２００８－５３１１５を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　本発明にかかる窒化物半導体を用いたノーマリオフ（エンハンスメント）型電界効果トランジスタは、低オン抵抗であり、消費電力を小さくできる構造を有する利点を活用して、携帯電話の基地局や衛星通信システムなどで用いられる大出力マイクロ波増幅器を構成するトランジスタや、ＰＣの電源や自動車のパワーステアリングなどの電力制御装置に使用されるトランジスタへの応用が可能である。

Claims (6)

  1. 　適当なバッファ層を介して基板上において、該基板側から、少なくともｎ型またはｉ型ＡｌＸＧａ１－ＸＮ（０≦Ｘ≦０．３）よりなるドリフト層と、ｉ型ＡｌＹＧａ１－ＹＮ（Ｙ＞Ｘ）よりなるバリア層と、ｎ型ＡｌＹＧａ１－ＹＮよりなる電子供給層と、ｉ型ＧａＮまたはＩｎＧａＮよりなるチャネル層とが順にエピタキシャル成長された窒化物系半導体多層構造と、
    　該チャネル層表面の一部に絶縁膜を介して形成されたゲート電極と、
    　該ゲート電極が形成されている領域の平面方向片側に隣接して、少なくとも該チャネル層の一部から該ドリフト層の一部に亘ってｎ型不純物が１×１０１８ｃｍ－３以上の濃度でドーピングされたｎ＋型接続領域と、
    　該ゲート電極に対して該ｎ＋型接続領域の反対側の半導体層表面に形成されたソース電極と、
    　該基板裏面に形成されたドレイン電極とを有する電界効果トランジスタ。
  2. 　該ソース電極が、該チャネル層の表面側一部にｎ型不純物を１×１０１８ｃｍ－３以上の濃度でドーピングして形成されるソースコンタクト領域上に形成されていることを特徴とする請求項１記載の電界効果トランジスタ。
  3. 　該ソース電極が、該チャネル層表面に形成されたｎ型またはｉ型ＡｌＺＧａ１－ＺＮ（Ｚ＞Ｙ）よりなるソースコンタクト層上に形成されていることを特徴とする請求項１記載の電界効果トランジスタ。
  4. 　該ｎ＋型接続領域全体が、ｎ型不純物を１×１０１８ｃｍ－３以上の濃度にドーピングしたＧａＮで構成されていることを特徴とする請求項１～３のいずれか一項に記載の電界効果トランジスタ。
  5. 　該ドレイン電極が、基板裏面から該窒化物系半導体多層多層構造に到達するように形成されたトレンチ溝内で、該窒化物系半導体多層構造に接触するように形成されることを特徴とする請求項１～４のいずれか一項に記載の電界効果トランジスタ。
  6. 　適当なバッファ層を介して基板上において、該基板側から、少なくともｎ型またはｉ型ＡｌＸＧａ１－ＸＮ（０≦Ｘ≦０．３）よりなるドリフト層と、ｉ型ＡｌＹＧａ１－ＹＮ（Ｙ＞Ｘ）よりなるバリア層と、ｎ型ＡｌＹＧａ１－ＹＮよりなる電子供給層と、ｉ型ＧａＮまたはＩｎＧａＮよりなるチャネル層とが順にエピタキシャル成長することにより、窒化物系半導体多層構造を形成し、
    　該チャネル層表面の一部に絶縁膜を介してゲート電極を形成し、
    　該ゲート電極が形成されている領域の平面方向片側に隣接して、少なくとも該チャネル層の一部から該ドリフト層の一部に亘ってｎ型不純物が１×１０１８ｃｍ－３以上の濃度でドーピングされたｎ＋型接続領域を形成し、
    　該ゲート電極に対して該ｎ＋型接続領域の反対側の半導体層表面にソース電極を形成し、
    　該基板裏面にドレイン電極を形成する電界効果トランジスタの製造方法。
PCT/JP2009/050837 2008-03-04 2009-01-21 電界効果トランジスタ及びその製造方法 WO2009110254A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US12/919,467 US8378387B2 (en) 2008-03-04 2009-01-21 Field effect transistor and method of manufacturing the same
JP2010501815A JP5383652B2 (ja) 2008-03-04 2009-01-21 電界効果トランジスタ及びその製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008-053115 2008-03-04
JP2008053115 2008-03-04

Publications (1)

Publication Number Publication Date
WO2009110254A1 true WO2009110254A1 (ja) 2009-09-11

Family

ID=41055818

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/050837 WO2009110254A1 (ja) 2008-03-04 2009-01-21 電界効果トランジスタ及びその製造方法

Country Status (3)

Country Link
US (1) US8378387B2 (ja)
JP (1) JP5383652B2 (ja)
WO (1) WO2009110254A1 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011082332A (ja) * 2009-10-07 2011-04-21 National Chiao Tung Univ 高電子移動度トランジスタの構造、その構造を含んだデバイス及びその製造方法
JP2011097062A (ja) * 2009-10-30 2011-05-12 Imec 半導体素子およびその製造方法
JP2011129924A (ja) * 2009-12-17 2011-06-30 Infineon Technologies Austria Ag 金属キャリアを有する半導体デバイスおよび製造方法
US20120043586A1 (en) * 2010-08-23 2012-02-23 Fujitsu Limited Semiconductor device and method for manufacturing the same
CN103003929A (zh) * 2010-07-14 2013-03-27 富士通株式会社 化合物半导体装置及其制造方法
JP2016526802A (ja) * 2013-07-09 2016-09-05 ヴィシャイ ジェネラル セミコンダクター エルエルシーＶｉｓｈａｙ Ｇｅｎｅｒａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＬＬＣ 垂直構造を有する窒化ガリウムパワー半導体素子
CN111727507A (zh) * 2018-02-21 2020-09-29 三菱电机株式会社 高电子迁移率晶体管及用于制造高电子迁移率晶体管的方法
JP7484785B2 (ja) 2021-03-29 2024-05-16 富士通株式会社 窒化物半導体装置及び窒化物半導体装置の製造方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101834802B1 (ko) * 2011-09-01 2018-04-13 엘지이노텍 주식회사 반도체 소자
KR101984698B1 (ko) * 2012-01-11 2019-05-31 삼성전자주식회사 기판 구조체, 이로부터 제조된 반도체소자 및 그 제조방법
US20150270356A1 (en) * 2014-03-20 2015-09-24 Massachusetts Institute Of Technology Vertical nitride semiconductor device
JP2016032014A (ja) * 2014-07-29 2016-03-07 日本電信電話株式会社 窒化物半導体装置の製造方法
US9620598B2 (en) * 2014-08-05 2017-04-11 Semiconductor Components Industries, Llc Electronic device including a channel layer including gallium nitride
TWI569081B (zh) * 2015-03-13 2017-02-01 台灣東電化股份有限公司 影像擷取系統
US10903333B2 (en) 2016-09-30 2021-01-26 Hrl Laboratories, Llc Doped gate dielectric materials
JP6950714B2 (ja) * 2019-01-21 2021-10-13 株式会社デンソー 半導体装置
EP3686924A1 (en) * 2019-01-24 2020-07-29 IMEC vzw Group iii-nitride based vertical power device and system
US11411099B2 (en) * 2019-05-28 2022-08-09 Glc Semiconductor Group (Cq) Co., Ltd. Semiconductor device
TWI692039B (zh) * 2019-05-28 2020-04-21 大陸商聚力成半導體(重慶)有限公司 半導體裝置的製作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10270462A (ja) * 1997-03-27 1998-10-09 Nec Corp 電界効果トランジスタ
JP2000021899A (ja) * 1998-06-30 2000-01-21 Kyocera Corp 電界効果トランジスタおよびその製造方法
JP2006156658A (ja) * 2004-11-29 2006-06-15 Toshiba Corp 半導体装置
JP2007165719A (ja) * 2005-12-15 2007-06-28 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体素子
JP2008010803A (ja) * 2006-06-02 2008-01-17 National Institute Of Advanced Industrial & Technology 窒化物半導体電界効果トランジスタ

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5879773A (ja) * 1981-11-06 1983-05-13 Fujitsu Ltd 電界効果トランジスタ
JPH03181138A (ja) * 1989-12-11 1991-08-07 Mitsubishi Electric Corp 化合物半導体装置
WO2003071607A1 (fr) 2002-02-21 2003-08-28 The Furukawa Electric Co., Ltd. Transistor a effet de champ gan
JP3940699B2 (ja) * 2003-05-16 2007-07-04 株式会社東芝 電力用半導体素子
JP4810072B2 (ja) * 2004-06-15 2011-11-09 株式会社東芝 窒素化合物含有半導体装置
JP4916671B2 (ja) * 2005-03-31 2012-04-18 住友電工デバイス・イノベーション株式会社 半導体装置
JP5095253B2 (ja) * 2007-03-30 2012-12-12 富士通株式会社 半導体エピタキシャル基板、化合物半導体装置、およびそれらの製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10270462A (ja) * 1997-03-27 1998-10-09 Nec Corp 電界効果トランジスタ
JP2000021899A (ja) * 1998-06-30 2000-01-21 Kyocera Corp 電界効果トランジスタおよびその製造方法
JP2006156658A (ja) * 2004-11-29 2006-06-15 Toshiba Corp 半導体装置
JP2007165719A (ja) * 2005-12-15 2007-06-28 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体素子
JP2008010803A (ja) * 2006-06-02 2008-01-17 National Institute Of Advanced Industrial & Technology 窒化物半導体電界効果トランジスタ

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011082332A (ja) * 2009-10-07 2011-04-21 National Chiao Tung Univ 高電子移動度トランジスタの構造、その構造を含んだデバイス及びその製造方法
JP2011097062A (ja) * 2009-10-30 2011-05-12 Imec 半導体素子およびその製造方法
JP2011129924A (ja) * 2009-12-17 2011-06-30 Infineon Technologies Austria Ag 金属キャリアを有する半導体デバイスおよび製造方法
US9646855B2 (en) 2009-12-17 2017-05-09 Infineon Technologies Austria Ag Semiconductor device with metal carrier and manufacturing method
CN103003929A (zh) * 2010-07-14 2013-03-27 富士通株式会社 化合物半导体装置及其制造方法
EP2595181A1 (en) * 2010-07-14 2013-05-22 Fujitsu Limited Compound semiconductor device and process for production thereof
EP2595181A4 (en) * 2010-07-14 2014-04-16 Fujitsu Ltd COMPOUND SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
US9312373B2 (en) 2010-07-14 2016-04-12 Fujitsu Limited Compound semiconductor device and manufacturing method of the same
US9515063B2 (en) 2010-07-14 2016-12-06 Fujitsu Limited Compound semiconductor device and manufacturing method of the same
US8507949B2 (en) * 2010-08-23 2013-08-13 Fujitsu Limited Semiconductor device
US8987075B2 (en) 2010-08-23 2015-03-24 Fujitsu Limited Method for manufacturing a compound semiconductor device
US20120043586A1 (en) * 2010-08-23 2012-02-23 Fujitsu Limited Semiconductor device and method for manufacturing the same
JP2016526802A (ja) * 2013-07-09 2016-09-05 ヴィシャイ ジェネラル セミコンダクター エルエルシーＶｉｓｈａｙ Ｇｅｎｅｒａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＬＬＣ 垂直構造を有する窒化ガリウムパワー半導体素子
CN111727507A (zh) * 2018-02-21 2020-09-29 三菱电机株式会社 高电子迁移率晶体管及用于制造高电子迁移率晶体管的方法
CN111727507B (zh) * 2018-02-21 2023-08-22 三菱电机株式会社 高电子迁移率晶体管及用于制造高电子迁移率晶体管的方法
JP7484785B2 (ja) 2021-03-29 2024-05-16 富士通株式会社 窒化物半導体装置及び窒化物半導体装置の製造方法

Also Published As

Publication number Publication date
US8378387B2 (en) 2013-02-19
US20110006345A1 (en) 2011-01-13
JPWO2009110254A1 (ja) 2011-07-14
JP5383652B2 (ja) 2014-01-08

Similar Documents

Publication Publication Date Title
JP5383652B2 (ja) 電界効果トランジスタ及びその製造方法
JP5468768B2 (ja) 電界効果トランジスタ及びその製造方法
US6548333B2 (en) Aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment
JP4705412B2 (ja) 電界効果トランジスタ及びその製造方法
US8669591B2 (en) E-mode HFET device
US8809987B2 (en) Normally-off III-nitride metal-2DEG tunnel junction field-effect transistors
JP6371986B2 (ja) 窒化物半導体構造物
US8618578B2 (en) Field effect transistor
CN108028273B (zh) 半导体装置和制造半导体装置的方法
US20110227132A1 (en) Field-effect transistor
US9589951B2 (en) High-electron-mobility transistor with protective diode
KR101092467B1 (ko) 인헨스먼트 노말리 오프 질화물 반도체 소자 및 그 제조방법
KR20140011791A (ko) 고전자이동도 트랜지스터 및 그 제조방법
JP2011009493A (ja) 半導体装置およびその製造方法
JP5510325B2 (ja) 電界効果トランジスタ
JP2013225621A (ja) 半導体装置およびその製造方法
JP2011066464A (ja) 電界効果トランジスタ
KR101668445B1 (ko) 반도체 소자 및 그의 제조방법
JP2013239735A (ja) 電界効果トランジスタ
US20190035922A1 (en) Semiconductor device, electronic part, electronic apparatus, and method for fabricating semiconductor device
JP2015008244A (ja) ヘテロ接合電界効果型トランジスタおよびその製造方法
KR102067596B1 (ko) 질화물 반도체 소자 및 그 제조 방법
KR101979844B1 (ko) 고 전력 반도체 소자
US20240204092A1 (en) Semiconductor device and method of manufacturing the same
KR20140111425A (ko) 이종접합 트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09716881

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 12919467

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 2010501815

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09716881

Country of ref document: EP

Kind code of ref document: A1