KR20140111425A - 이종접합 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 노멀리 오프 특성을 갖는 게이트 리세스 구조의 이종접합 트랜지스터 및 그 제조방법에 관한 것으로, 이종접합 트랜지스터의 제조방법은, 기판을 준비하는 제 1 단계, 기판상에 제 1 에너지 밴드갭을 갖는 제 1 질화물계 반도체의 채널층을 형성하는 제 2 단계, 채널층 상에 제 1 에너지 밴드갭과 다른 제 2 에너지 밴드갭을 갖는 제 2 질화물계 반도체의 제 1 배리어층을 형성하는 제 3 단계, 제1 배리어층 상의 게이트 제어 영역에 P형 반도체층을 형성하는 제 4 단계, 제 1 배리어층 상에 제 1 에너지 밴드갭과 다른 제 3 에너지 밴드갭을 갖는 제 3 질화물계 반도체의 제 2 배리어층을 P형 반도체층의 높이와 같거나 작은 높이로 형성하는 제 5 단계, 및 P형 반도체층 상에 게이트 전극을 형성하는 제 6 단계를 포함한다.
Description
본 발명은 이종접합 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는, 노멀리 오프(Normally-Off) 특성을 갖는 게이트 리세스 구조의 이종접합 트랜지스터 및 그 제조방법에 관한 것이다.
최근 정보통신기술의 발달로 인해 여러 분야에서 초고속 및 대용량의 신호전송에 적합한 고속 스위칭 동작이 가능한 트랜지스터 및 하이브리드 자동차와 같은 고전압 환경에 적합한 고내압 트랜지스터가 특히 요구되는 실정이다. 그러나, 종래의 실리콘 기반 트랜지스터 또는 GaAs계 트랜지스터는 재료 자체의 한계로 인해 상기와 같은 요구에 부합하기 어려운 점이 있었다.
이에 반해, 질화물계, 특히 GaN계 트랜지스터는 종래의 실리콘 트랜지스터에 비해 고속 스위칭 동작이 가능하여 초고속 신호 처리에 적합할 뿐만 아니라 소재자체의 고내압 특성에 의해 고전압 환경에 적합한 장점이 있다. 특히, 이종접합 구조를 이용하는 HEMT(High Electron Mobility Transistor) 또는 HFET(Heterostructure FET)와 같은 질화물계 트랜지스터의 경우, 이종 물질 간 계면에 발생하는 2DEG(2차원 전자가스, Two-dimensional Electron Gas)를 이용하여 전류가 흐르게 되므로 전자의 이동도(Mobility)가 높아 고속 신호 전송에 적합하다.
종래의 게이트 리세스(Gate Recess) 구조의 이종접합 트랜지스터의 제조방법을 도 1에 예시하여 나타내었다. 도 1의 (a) 내지 (d)에 도시한 바와 같이, 종래의 이종접합 트랜지스터(100)는, 게이트 리세스를 이용한 노멀리-오프 트랜지스터로서, 기판(110) 상에 성장된 버퍼층(120), 채널층(130), 장벽층(140), 콘택 패드층(165, 175), 게이트 전극(150), 소스 전극(160) 및 드레인 전극(170)을 구비한다. 채널층(130)과 장벽층(140)은 서로 다른 에너지 밴드갭을 가지는 반도체 물질로 형성되어 이차원전자가스(2DEG)라는 유도 채널을 형성한다.
이러한 이종접합 트랜지스터(100)는, 장벽층(140)의 일부를 식각하여 게이트 리세스 영역을 형성하고, 게이트 리세스 영역에 게이트 전극(150)을 형성함으로써, 게이트 전극(150) 하부의 2DEG의 채널에 2DEG의 불연속영역을 형성하고, 그에 의해 노멀리 오프 특성을 나타내도록 제조된다. 즉, 종래의 이종접합 트랜지스터(100)에서는, 게이트 리세스 구조를 형성하기 위해 장벽층(140)의 일부를 식각하게 되는데, 게이트 전극(150) 하부의 장벽층(140)의 두께(T)를 얇게 형성하면, 게이트 전극(150) 하부의 장벽층(140)에 의한 압전 분극(Piezoelectric Polarization)이 약화되어 게이트 전극에 바이어스가 인가되지 않은 턴-오프 상태에서 이차원전자가스(2DEG)의 불연속영역이 형성된다.
그러나, 전술한 종래의 이종접합 트랜지스터(100)의 제조방법에서는, 노멀리-오프 특성을 구현하기 위해 게이트 전극(150) 하부의 장벽층(140)을 불과 수 나노미터의 두께만 남기고 제거하여야 하는데, 이종물질 접합면은 통상 균일한 높이가 아니기 때문에 식각 공정에서 게이트 리세스 하부의 장벽층(140) 두께를 수 나노미터의 크기로 균일하게 제어하는 것이 극히 어려운 문제가 있다. 또한, 식각 공정 시 장벽층(140)에 발생하는 식각 손상에 의해 전자이동도가 저하되는 문제가 있다.
또 다른 예시로서, 종래의 게이트 리세스 구조의 이종접합 트랜지스터를 도 2에 나타내었다. 도 2에 도시한 바와 같이, 종래의 이종접합 트랜지스터는 기판(110), 채널층(130), 장벽층(140), P형 반도체층(200), 게이트 전극(150), 소스 전극(160) 및 드레인 전극(170)을 구비하고, 게이트 전극(150)의 하부에 형성되는 P형 반도체층(200)에 의해 채널층(130)과 장벽층(140) 간의 계면에 형성되는 이차원전자가스의 채널에 불연속영역이 형성되도록 구성된다.
그러나, 전술한 종래의 이종접합 트랜지스터는, P형 반도체층(200)에서의 마그네슘(Mg)을 이용한 정공(hole) 도핑 농도의 한계로 인하여 컨덕션 밴드(Conduction Band)의 레벨을 충분히 상승시키지 못할 수 있고, 그에 의해 이차원전자가스의 채널에 불연속영역을 형성하는데 신뢰성이 저하되는 문제가 있다.
또한, 마그네슘(Mg)을 높은 농도로 도핑하여 P형 반도체층(200)의 두께를 약 100㎚로 성장할 경우, 혹은 장벽층(140)을 Al0.25Ga0.75N의 조성으로 두께 약 10㎚ 이상으로 두껍게 성장할 경우, 종래의 이종접합 트랜지스터(100)는 노멀리 오프 특성 대신에 노멀리-온(Normally On) 특성을 나타낼 수 있다.
게다가, P형 반도체층(200)을 성장한 후 게이트 전극(150)을 형성하기 위해 게이트전극(150)이 형성될 부분을 제외한 나머지 부분을 식각(Etching)해야 하는데, 그 경우, 식각 공정의 플라즈마 손상(Plasma Damage)으로 인하여 장벽층의 표면에 양의 전하(Positive Charge)가 집적되고 그에 의해 2DEG 특성이 저하되는 전류붕괴(Current Collapse) 현상이 가속될 수 있다.
이와 같이, 종래의 노멀리 오프 특성을 갖는 게이트 리세스 구조의 트랜지스터는 수십 나노미터(㎚)를 식각하여 제조하기 때문에 소자 신뢰성이 낮고, 양산 시 트랜지스터 소자별로 특성 편차가 심해 수율이 저하되는 문제가 있다. 또한, 플라즈마 손상에 의해 2DEG 특성이 저하되는 전류붕괴 현상이 가속되는 문제가 있다.
본 발명은 상기의 문제를 해결하기 위한 것으로, 본 발명에 따른 이종접합 트랜지스터 및 그 제조방법은, 재성장 기법을 통해 식각공정 없이 게이트 하단의 배리어층 두께를 얇게 제어하는 것을 목적으로 한다.
본 발명의 실시예에 따른 이종접합 트랜지스터 및 그 제조방법은, 1차 배리어층 성장시 에피텍셜 공정을 통해 컨트롤 영역의 알루미늄(Al) 조성비 및 배리어층 두께를 용이하게 제어하는 것을 다른 목적으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터 및 그 제조방법은, 게이트 비제어 영역에서의 배리어층의 알루미늄(Al) 조성비 및 두께를 복수의 성장 공정을 통해 용이하게 제어하는 것을 또 다른 목적으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터 및 그 제조방법은, 2차 배리어층 성장시 게이트 제어 영역에 형성한 절연막 마스크를 게이트 절연막으로 활용함으로써 트랜지스터 제조공정을 단순화하는 것을 또 다른 목적으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터 및 그 제조방법은, 기존 MIS-HFET(Metal Insulator Semiconductor Heterojunction Field Effect Transistor) 구조 대비 높은 드레인 전류 특성을 제공하는 것을 또 다른 목적으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터 및 그 제조방법은, 게이트와 채널층 간에 우수한 계면 특성을 제공하는 것을 또 다른 목적으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터 및 그 제조방법은, P형 반도체층과 절연 마스킹층 조합을 이용함으로써 문턱전압을 향상시키는 것을 또 다른 목적으로 한다.
상기 기술적 과제를 해결하기 위하여 본 발명에 따른 이종접합 트랜지스터의 제조방법은, 기판을 준비하는 제 1 단계; 기판상에 제 1 에너지 밴드갭을 갖는 제 1 질화물계 반도체의 채널층을 형성하는 제 2 단계; 채널층 상에 제 1 에너지 밴드갭과 다른 제 2 에너지 밴드갭을 갖는 제 2 질화물계 반도체의 제 1 배리어층을 형성하는 제 3 단계; 제1 배리어층 상의 게이트 제어 영역에 P형 반도체층을 형성하는 제 4 단계; 제 1 배리어층 상에 제 1 에너지 밴드갭과 다른 제 3 에너지 밴드갭을 갖는 제 3 질화물계 반도체의 제 2 배리어층을 P형 반도체층의 높이와 같거나 작은 높이로 형성하는 제 5 단계; 및 P형 반도체층 상에 게이트 전극을 형성하는 제 6 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 이종접합 트랜지스터의 제조방법에 있어서, 제 3 단계는, 게이트 전극이 바이어스되지 않은 상태에서 채널층과 제 1 배리어층의 접합에 의해 2DEG(Two-dimensional Electron Gas) 채널이 형성되지 않는 높이로 제 1 배리어층을 형성하는 것을 특징으로 하고, 제 5 단계는, 게이트 전극이 바이어스되지 않은 상태에서 제 1 배리어층, 제 2 배리어층, 및 채널층의 접합에 의해 2DEG 채널이 형성되는 높이로 제 2 배리어층을 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터의 제조방법에 있어서, 제 3 단계는, 제 1 에너지 밴드갭보다 큰 제 2 에너지 밴드갭을 갖는 제 2 질화물계 반도체의 제 1 배리어층을 형성하는 것을 특징으로 하고, 제 5 단계는, 제 1 에너지 밴드갭보다 큰 제 3 에너지 밴드갭을 갖는 제 3 질화물계 반도체의 제 2 배리어층을 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터의 제조방법에 있어서, 제 5 단계는, 제 1 배리어층보다 높은 높이로 제 2 배리어층을 형성하고, 여기서, 제 2 배리어층은, 제 2 에너지 밴드갭과 같은 제 3 에너지 밴드갭을 갖는 제 3 질화물계 반도체로 구성되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터의 제조방법에 있어서, 제 5 단계는, 제 2 에너지 밴드갭보다 큰 제 3 에너지 밴드갭을 갖는 제 3 질화물계 반도체의 제 2 배리어층을 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터의 제조방법에 있어서, 제 1 질화물계 반도체는 GaN이고, 제 2 질화물계 반도체 및 제 3 질화물계 반도체는 AlxGa1 - xN 이며, 여기서, 제 3 질화물계 반도체의 Al 조성비는 제 2 질화물계 반도체의 Al 조성비보다 큰 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터의 제조방법에 있어서, 제 3 단계는, Al 조성비가 약 5% 이상, 약 25% 미만인 제 2 질화물계 반도체로 높이가 약 3㎚ 이상, 약 15㎚ 이하인 제 1 배리어층을 형성하는 것을 특징으로 하고, 제 5 단계는, Al 조성비가 15% 이상, 100% 이하인 제 3 질화물계 반도체로 높이가 5㎚ 이상, 30㎚ 이하인 제 2 배리어층을 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터의 제조방법에 있어서, 제 4 단계는, P형 반도체층을 두께 10㎚ 이상, 80㎚ 이하로 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터의 제조방법에 있어서, 제 2 단계는, 기판상에 버퍼층을 형성하는 제 2-1 단계; 버퍼층 상에 고온비도핑 GaN층을 형성하는 제 2-2 단계; 고온비도핑 GaN층 상에 전자트랩 불순물이 도핑된 GaN 반도체의 보정층을 형성하는 제 2-3 단계; 및 보정층 상에 결함밀도가 5E8/㎠ 이하인 고품질 GaN 반도체의 채널층을 형성하는 제 2-4 단계를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터의 제조방법에 있어서, 제 1 단계는, 기판으로서 사파이어 기판을 준비하는 것을 특징으로 하고, 제 2-1 단계는, AlGaN 단일층 또는 서로 다른 Al 조성비를 가지는 AlGaN 복수층으로 버퍼층을 형성하고, 제 2-2 단계는, 0.01㎛ 이상, 1㎛ 이하의 높이로 고온비도핑 GaN층을 형성하고, 제 2-3 단계는, 전자트랩 불순물로서 철(Fe) 또는 탄소(C)가 1E18~1E19/㎤의 농도로 도핑된 보정층을 0.01㎛ 이상, 5㎛ 이하의 높이로 형성하고, 제 2-4 단계는, 채널층을 10㎚ 이상, 100㎚ 이하의 높이로 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터의 제조방법에 있어서, 제 4 단계는, 제1 배리어층의 성장을 통해 제1 배리어층 전면 상에 P형 반도체층을 형성하는 제 4-1 단계; 및 제1 배리어층 전면 상에 형성된 P형 반도체층을 건식 식각하여 게이트 제어 영역 상에 위치하도록 패터닝된 P형 반도체층을 형성하는 제 4-2 단계를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터의 제조방법에 있어서, 제 4 단계는, 불순물 주입에 의해 5×1016/㎤ 내지 5×1018/㎤의 홀 농도를 갖는 GaN 또는 AlGaN 반도체, 혹은 i-AlGaN 반도체로 P형 반도체층 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터의 제조방법에 있어서, 제 5 단계는, 게이트 제어 영역에 P형 반도체층이 형성되어 있는 상태에서 제1 배리어층으로부터 성장 공정을 통해 제2 배리어층을 형성하는 것을 특징으로 한다.
본 발명의 또 다른 양태에 따른 이종접합 트랜지스터의 제조방법은, 기판을 준비하는 제 1 단계; 기판상에 제 1 에너지 밴드갭을 갖는 제 1 질화물계 반도체의 채널층을 형성하는 제 2 단계; 채널층 상에 제 1 에너지 밴드갭과 다른 제 2 에너지 밴드갭을 갖는 제 2 질화물계 반도체의 제 1 배리어층을 형성하는 제 3 단계; 제1 배리어층 상의 게이트 제어 영역에 P형 반도체층을 형성하는 제 4 단계; P형 반도체층을 덮는 패터닝된 절연 마스킹층을 이용하여 제1 배리어층 상에 제 1 에너지 밴드갭과 다른 제 3 에너지 밴드갭을 갖는 제 3 질화물계 반도체의 제 2 배리어층을 P형 반도체층의 높이와 같거나 작은 높이로 형성하는 제 5 단계; 및 P형 반도체층 상부에 위치하는 절연 마스킹층 상에 게이트 전극을 형성하는 제 6 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 이종접합 트랜지스터의 제조방법에 있어서, 제 3 단계는, 게이트 전극이 바이어스되지 않은 상태에서 채널층과 제 1 배리어층의 접합에 의해 2DEG(Two-dimensional Electron Gas) 채널이 형성되지 않는 높이로 제 1 배리어층을 형성하는 것을 특징으로 하고, 제 5 단계는, 게이트 전극이 바이어스되지 않은 상태에서 제 1 배리어층, 제 2 배리어층, 및 채널층의 접합에 의해 2DEG 채널이 형성되는 높이로 제 2 배리어층을 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터의 제조방법에 있어서, 제 3 단계는, 제 1 에너지 밴드갭보다 큰 제 2 에너지 밴드갭을 갖는 제 2 질화물계 반도체의 제 1 배리어층을 형성하는 것을 특징으로 하고, 제 5 단계는, 제 1 에너지 밴드갭보다 큰 제 3 에너지 밴드갭을 갖는 제 3 질화물계 반도체의 제 2 배리어층을 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터의 제조방법에 있어서, 제 5 단계는, 제 1 배리어층보다 높은 높이로 제 2 배리어층을 형성하고, 여기서, 제 2 배리어층은, 제 2 에너지 밴드갭과 같은 제 3 에너지 밴드갭을 갖는 제 3 질화물계 반도체로 구성되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터의 제조방법에 있어서, 제 5 단계는, 제 2 에너지 밴드갭보다 큰 제 3 에너지 밴드갭을 갖는 제 3 질화물계 반도체로 제2 배리어층을 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터의 제조방법에 있어서, 제 1 질화물계 반도체는 GaN이고, 제 2 질화물계 반도체 및 제 3 질화물계 반도체는 AlxGa1 - xN 이고, 여기서, 제 3 질화물계 반도체의 Al 조성비는 제 2 질화물계 반도체의 Al 조성비보다 큰 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터의 제조방법에 있어서, 제 3 단계는, Al 조성비가 5% 이상, 25% 미만인 제 2 질화물계 반도체로 높이 3㎚ 이상, 15㎚ 이하인 제 1 배리어층을 형성하는 것을 특징으로 하고, 제 5 단계는, Al 조성비가 15% 이상, 100% 이하인 제 3 질화물계 반도체로 높이 5㎚ 이상, 30㎚ 이하인 제 2 배리어층을 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터의 제조방법에 있어서, 제 4 단계는, P형 반도체층을 높이 10㎚ 이상, 80㎚ 이하로 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터의 제조방법에 있어서, 제 4 단계는, 불순물 주입에 의해 5×1016/㎤ 내지 5×1018/㎤의 홀 농도를 갖는 GaN 또는 AlGaN 반도체, 혹은 i-AlGaN 반도체로 P형 반도체층 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터의 제조방법에 있어서, 제 4 단계는, 제1 배리어층의 성장을 통해 제1 배리어층 전면 상에 P형 반도체층을 형성하는 제 4-1 단계; 및 제1 배리어층 전면 상에 형성된 P형 반도체층을 건식 식각하여 게이트 제어 영역 상에 위치하도록 패터닝된 P형 반도체층을 형성하는 제 4-2 단계를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터의 제조방법에 있어서, 제 5 단계는, 게이트 제어 영역에 P형 반도체층이 형성되어 있고 P형 반도체층 상에 절연 마스킹층이 형성되어 있는 상태에서 제1 배리어층의 성장을 통해 제2 배리어층을 형성하는 것을 특징으로 한다.
본 발명에 따른 이종접합 트랜지스터는, 기판; 기판상에 형성되고, 제 1 에너지 밴드갭을 갖는 제 1 질화물계 반도체의 채널층; 채널층 상에 형성되고 제 1 에너지 밴드갭과 다른 제 2 에너지 밴드갭을 갖는 제 2 질화물계 반도체의 제 1 배리어층; 제 1 배리어층의 게이트 제어 영역 상에 형성되는 P형 반도체층; 제 1 배리어층 상에 P형 반도체층의 높이와 같거나 작은 높이로 형성되는 제 2 배리어층; P형 반도체층 상에 형성되는 게이트 전극; 및 제 2 배리어층 상에 형성되는 소스 전극 및 드레인 전극을 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 이종접합 트랜지스터는, P형 반도체층과 게이트 전극 사이에 위치하는 절연 마스킹층을 게이트 절연막으로서 더 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터에 있어서, 제 1 배리어층 또는 제 2 배리어층은 n형 도핑된 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터에 있어서, 제 1 배리어층은, 게이트 전극이 바이어스되지 않은 상태에서 채널층과 제 1 배리어층의 접합에 의해 2DEG(Two-dimensional Electron Gas) 채널을 형성하지 않는 높이를 구비하고, 제 2 배리어층은, 게이트 전극이 바이어스되지 않은 상태에서 채널층과 제 1 배리어층 및 제 2 배리어층의 접합에 의해 2DEG 채널을 형성하는 높이를 구비하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터에 있어서, 제 1 배리어층은, 제 1 에너지 밴드갭보다 큰 제 2 에너지 밴드갭을 갖는 제 2 질화물계 반도체로 구성되고, 제 2 배리어층은, 제 1 에너지 밴드갭보다 큰 제 3 에너지 밴드갭을 갖는 제 3 질화물계 반도체로 구성되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터에 있어서, 제 2 배리어층은, 제 2 에너지 밴드갭과 같은 제 3 에너지 밴드갭을 갖는 제 3 질화물계 반도체로 구성되고, 제 1 배리어층보다 두껍게 형성되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터에 있어서, 제 2 배리어층은, 제 2 에너지 밴드갭보다 큰 제 3 에너지 밴드갭을 갖는 제 3 질화물계 반도체로 구성되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터에 있어서, 제 1 질화물계 반도체는 GaN이고, 제 2 질화물계 반도체 및 제 3 질화물계 반도체는 AlxGa1 - xN 이고, 제 3 질화물계 반도체는, Al 조성비가 제 2 질화물계 반도체의 Al 조성비보다 큰 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터에 있어서, 제 1 배리어층은, Al 조성비가 5% 이상, 25% 미만인 제 2 질화물계 반도체로 높이 3㎚ 이상, 15㎚ 이하를 구비하도록 형성되며, 제 2 배리어층은, Al 조성비가 15% 이상, 100% 이하인 제 3 질화물계 반도체로 높이 5㎚ 이상, 30㎚ 이하를 구비하도록 형성되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터에 있어서, P형 반도체층의 높이는 10㎚ 이상 80㎚ 이하인 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터에 있어서, P형 반도체층은 불순물 주입에 의해 5×1016/㎤ 내지 5×1018/㎤의 홀 농도를 갖는 GaN 또는 AlGaN 반도체, 혹은 i-AlGaN 반도체로 형성되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터는, 기판상에 위치하는 버퍼층; 버퍼층 상에 위치하는 고온 비도핑 GaN층; 및 고온 비도핑 GaN층 상에 위치하고 전자트랩 불순물이 도핑된 GaN 반도체의 보정층을 더 포함하고, 여기서, 채널층은, 보정층 상에 위치하고 결함밀도가 5E8/㎠ 이하인 고품질 GaN 반도체로 구성되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터에 있어서, 기판은 사파이어 기판이고, 버퍼층은 AlGaN 단일층 또는 서로 다른 Al 조성비를 가지는 AlGaN 복수층을 구비하고, 고온비도핑 GaN층의 높이는 약 0.01㎛ 이상, 약 1㎛ 이하이고, 보정층은, 전자트랩 불순물로서 철(Fe) 또는 탄소(C)가 5E17~1E19/㎤의 농도로 도핑되고 높이 0.01㎛ 이상, 5㎛ 이하를 구비하며, 채널층의 높이는 10㎚ 이상, 100㎚ 이하인 것을 특징으로 한다.
상기의 구성에 의한 본 발명에 따른 이종접합 트랜지스터 및 그 제조방법은, 재성장 기법을 통해 식각공정 없이 게이트 하단의 배리어층 두께를 얇게 제어할 수 있고, 그에 의해 게이트 하부 표면의 데미지(Damage)로 인한 게이트 누설 문제 및 소자의 신뢰성 저하 문제(게이트 누설 등)를 방지하는 효과를 제공한다.
본 발명의 실시예에 따른 이종접합 트랜지스터 및 그 제조방법은, 1차 배리어층 성장시 에피텍셜 공정을 통해 게이트 제어 영역 하부의 알루미늄(Al) 조성비 및 배리어층 두께를 용이하게 제어할 수 있으며, 그에 의해 게이트 제어 영역의 배리어층의 식각 공정을 생략함으로써, 식각 공정으로 인한 소자의 특성 변화를 방지하는 효과를 제공한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터 및 그 제조방법은, 게이트 비제어 영역의 배리어층(특히, 제2 배리어층)의 알루미늄 조성비, 두께, 도핑 농도 등을 재성장 에피 공정에서 용이하게 제어할 수 있고, 그에 의해 2DEG 채널의 전자 밀도(Electron Density)를 포함하는 소자 특성(2DEG의 전자밀도 등)의 조절을 용이하게 하는 효과를 제공한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터 및 그 제조방법은, 2차 배리어층 성장시 컨트롤 영역에 형성한 절연 마스킹층을 게이트 절연막으로 활용함으로써 트랜지스터 제조공정을 단순화하는 효과를 제공한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터 및 그 제조방법은, 기존 MIS-HFET(Metal Insulator Semiconductor Heterojunction Field Effect Transistor) 구조 대비 드레인 전류 특성을 높이는 효과를 제공한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터 및 그 제조방법은, 게이트와 채널층 간에 계면 특성을 향상시키는 효과를 제공한다.
본 발명의 다른 실시예에 따른 이종접합 트랜지스터 및 그 제조방법은, P형 반도체층과 절연 마스킹층 조합을 이용함으로써 문턱전압을 향상시키는 효과를 제공한다.
도 1은 종래의 게이트 리세스 구조의 이종접합 트랜지스터의 제조방법에 대한 공정도.
도 2는 종래의 게이트 리세스 구조의 이종접합 트랜지스터의 단면도.
도 3은 본 발명에 따른 이종접합 트랜지스터의 단면도.
도 4a 내지 도 4d는 도 3의 이종접합 트랜지스터의 제조방법에 대한 공정도.
도 5는 도 3의 이종접합 트랜지스터에서 이종접합되는 반도체층들의 거리와 에너지의 관계를 나타낸 예시도.
도 6은 도 3의 이종접합 트랜지스터의 알루미늄 조성비에 따른 배리어층의 두께와 컨덕션 밴드 에지의 관계를 나타낸 예시도.
도 7은 도 3의 이종접합 트랜지스터의 배리어층의 두께와 2DEG의 전자밀도의 관계를 나타낸 예시도.
도 8은 본 발명의 실시예에 따른 이종접합 트랜지스터의 단면도.
도 2는 종래의 게이트 리세스 구조의 이종접합 트랜지스터의 단면도.
도 3은 본 발명에 따른 이종접합 트랜지스터의 단면도.
도 4a 내지 도 4d는 도 3의 이종접합 트랜지스터의 제조방법에 대한 공정도.
도 5는 도 3의 이종접합 트랜지스터에서 이종접합되는 반도체층들의 거리와 에너지의 관계를 나타낸 예시도.
도 6은 도 3의 이종접합 트랜지스터의 알루미늄 조성비에 따른 배리어층의 두께와 컨덕션 밴드 에지의 관계를 나타낸 예시도.
도 7은 도 3의 이종접합 트랜지스터의 배리어층의 두께와 2DEG의 전자밀도의 관계를 나타낸 예시도.
도 8은 본 발명의 실시예에 따른 이종접합 트랜지스터의 단면도.
본 명세서 및 특허청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정되어 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다.
참조 도면에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우, 한 구성요소가 다른 구성요소의 "바로 상부" 또는 "바로 위에" 존재하는 경우뿐만 아니라 이들 두 구성요소 사이에 또 다른 구성요소가 존재하는 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 이하의 실시예들에 있어서, 질화갈륨(GaN)계 반도체를 이용하는 이종접합 트랜지스터 소자에 대해서 설명하지만, 본 발명은 이에 한정되지 않고, 본 발명을 적용할 수 있다면 기존의 다양한 질화물계 반도체들을 이용하여 구현될 수 있다.
도 3은 본 발명에 따른 이종접합 트랜지스터의 단면도이다.
도 3을 참조하면, 이종접합 트랜지스터(10)는, 기판(11), 채널층(12), 제1 배리어층(13), P형 반도체층(14), 제2 배리어층(15) 및 게이트 전극(16)을 구비한다.
본 실시예에 따른 이종접합 트랜지스터(10)는, 스위칭 제어 영역인 게이트 제어 영역에서 제1 배리어층(13)에서 성장시킨 P형 반도체층(14)을 형성하고, P형 반도체층(14)를 이용하여 채널층(12) 상의 게이트 제어 영역을 제외한 영역(게이트 비제어 영역)에서 제1 배리어층(13)에서 재성장시킨 제2 배리어층(15)을 통해 리세스 배리어층 구조를 형성함으로써 식각 공정 없이 게이트 제어 영역에 리세스(Recess)를 형성하고, 그에 의해 식각 공정에서 발생하는 문제를 제거하여 소자 성능 및 신뢰성을 높이면서 노멀리-오프(Normally-Off) 특성을 구현한다.
특히, 본 실시예에 따른 이종접합 트랜지스터(10)는, 기존 MIS-HFET(Metal Insulator Semiconductor Heterojunction Field Effect Transistor) 구조 대비 드레인 전류 특성을 높이고, 문턱전압을 향상시키고, 게이트와 채널층 간에 계면 특성을 향상시킬 수 있다.
각 구성요소를 좀더 구체적으로 설명하면, 먼저, 기판(11)은 반도체층을 성장시킬 수 있는 기판이면 특별히 한정되지 않으며, 사파이어 기판, AlN 기판, GaN 기판, SiC 기판, Si 기판 등으로 구현될 수 있다.
채널층(12)은 기판(11)상에 배치되고 제 1 에너지 밴드갭을 갖는 제 1 질화물계 반도체로 이루어진다. 제 1 질화물계 반도체는 GaN을 포함한다. 채널층(12)은 채널층(12)에 인가되는 전계에 따라 전자 이동을 위한 채널을 형성한다.
채널층(12)의 두께는, 약 10㎚ 이상, 약 100㎚ 이하인 것이 바람직하다. 채널층(12)의 두께가 10㎚ 미만으로 너무 얇으면, 전자 이동을 위한 채널 영역이 좁아져 전자 이동도가 저하되고, 채널층(12)의 두께가 100㎚를 초과하면 격자 스트레스로 인해 균열이 발생할 수 있다.
채널층(12)은 기판(11)과 반도체층 간의 격자 불일치를 감소시키는 역할을 수행하는 버퍼층과 일체로 형성될 수 있다. 또한, 채널층(12)과 기판(11)과의 사이에는 버퍼층 등이 구비될 수 있다.
제1 배리어층(13)은 채널층(12) 상에 배치되고 제 1 에너지 밴드갭과 다른 제 2 에너지 밴드갭을 갖는 제 2 질화물계 반도체로 이루어진다. 제2 질화물계 반도체는 AlxGa1 - xN을 포함한다.
제1 배리어층(13)은 게이트 전극(16)이 바이어스되지 않은 상태에서 채널층(12)와의 계면 부근에 2DEG(Two-dimensional Electron Gas) 채널이 형성되지 않도록 얇은 두께를 가진다. 제1 배리어층(13)을 얇은 두께로 형성하는 것은, 채널층(12)과 이종접합하도록 제1 배리어층(13)을 배치하면서도 이종접합에 의해 이들의 계면에 2DEG 채널이 형성하지 않도록 하기 위한 것이다. 이러한 본 실시예의 구성은 이종접합 트랜지스터의 배리어층이 배리어층과 이종접합할 때 이들의 계면에 2DEG 채널을 형성하기 위해 배리어층을 일정 두께 이상으로 설치하는 기존의 이종접합 트랜지스터의 배리어층의 구성과 차이가 있다.
P형 반도체층(14)은 제1 배리어층(13) 상에서 이종접합 트랜지스터의 게이트 제어 영역에 설치된다. P형 반도체층(14)은 채널층(12)과 제1 배리어층(13)의 이종접합으로 형성된 페르미 레벨이 재정렬하도록 작용한다.
P형 반도체층(14)의 작용에 의하면, 채널층(12)과 제1 배리어층(13)의 계면 부근에 존재하던 가전자대의 포텐셜 웰은 페르미 레벨 위로 이동하여 위치하게 되고, 그에 의해 채널층(12), 제1 배리어층(13) 및 제2 배리어층(15)의 접합에 의해 채널층(12)과 제1 배리어층(13)의 계면 부근에 형성되는 2DEG 채널에 이차원전자가스가 형성되지 않는 불연속 영역을 생성할 수 있다.
P형 반도체층(14)의 높이는 10㎚ 이상 80㎚ 이하인 것이 바람직하다. P형 반도체층(14)은 불순물 주입에 의해 5×1016/㎤ 내지 5×1018/㎤의 홀 농도를 갖는 GaN 또는 AlGaN 반도체, 혹은 i-AlGaN 반도체로 구성될 수 있다. 또한, 구현에 따라서, P형 반도체층(14)은 언도프(Undoped) GaN, InN 등의 2성분계, InGaN 등의 3성분계, AlInGaN 등의 4성분계 질화물계 반도체로 형성될 수 있다.
제2 배리어층(15)은 제 1 배리어층(13)의 게이트 비제어 영역 상에 배치된다. 게이트 비제어 영역은 제 1 배리어층(13)에 있어서 전술한 게이트 제어 영역을 제외한 영역에 대응한다. 즉, 게이트 비제어 영역은 제 1 배리어층(13) 상에서 게이트 전극(16)이 위치하는 영역을 제외한 영역에 대응한다.
제2 배리어층(15)은, 제1 배리어층(13) 상에 배치될 때, 게이트 전극이 바이어스되지 않은 상태에서 제1 배리어층(13)과 채널층(12) 간의 계면에 2DEG 채널을 형성하는 제2 높이로 배치된다. 제2 높이는 제1 배리어층의 제1 높이와 동일하거나 다를 수 있다. 제2 높이가 제1 높이보다 크면, 제2 배리어층(15)의 재료는 제1 배리어층(13)의 재료와 동일할 수 있다. 실제로, 제1 높이는 상대적으로 작으므로, 공정 제어의 용이성을 위해 제2 높이는 제1 높이와 동일하거나 제1 높이보다 높게 배치하는 것이 바람직하다.
게이트 전극(16)은 제 1 배리어층(13)의 게이트 제어 영역 상에 배치된다. 게이트 제어 영역은 제1 배리어층(13)에서 게이트 전극(16)과 마주하고 게이트 전극(16) 하부에 위치하는 영역에 대응한다. 게이트 전극(16)은 제1 배리어층(13) 및 제2 배리어층(15)과 쇼트키 접합을 형성하는 재료로 이루어지는 것이 바람직하다. 예컨대, 게이트 전극(16)의 재료로는, Ni, Pd, Au, Pt, W 등이 이용될 수 있다.
게이트 전극을 사이에 두고 그 양측에는 소스 전극과 드레인 전극이 배치될 수 있다. 소스 전극과 드레인 전극(도 2의 160 및 170 참조)은 제2 배리어층(15) 에 오믹 접합하도록 형성될 수 있다.
본 실시예에 따른 이종접합 트랜지스터(10)는, 게이트 제어 영역에 형성된 P형 반도체층을 이용하여 얇은 제1 배리어층에서 제2 배리어층을 재성장하여 형성함으로써, 식각 공정을 이용하지 않고 게이트 제어 영역에 게이트 리세스 구조를 형성하고, 그에 의해 식각 공정을 이용하는 기존의 게이트 리세스 구조에서의 문제점을 해결하고, P형 반도체층을 통해 신뢰성 높은 노멀리 오프(Normally-Off) 특성을 구현하면서 2DEG(Two-dimensional Electron Gas) 채널에 이차원전자가스가 거의 형성되지 않는 불연속 영역을 안정적으로 제어할 수 있다.
도 4a 내지 도 4d는 도 3의 이종접합 트랜지스터의 제조방법에 대한 공정도이다.
먼저, 도 4a에 도시한 바와 같이, 기판(11) 상에 제1 에너지 밴드갭을 갖는 채널층(12)을 성장하고, 채널층(12) 상에 제1 높이(H1)로 제2 에너지 밴드갭을 갖는 제1 배리어층(13)을 성장하고, 그리고 제1 배리어층(13) 상에 P형 반도체층(14)를 성장한다.
기판(11) 상에 채널층(12), 제1 배리어층(13) 및 P형 반도체층(14)을 형성하는 공정은 막 성장을 위한 챔버 내에서 연속 공정에 의해 수행되는 것이 바람직하다. 그 경우, P형 반도체층(14)과 제1 배리어층(13)은 우수한 계면 특성을 가진다.
여기서, 채널층(12)은 기판(11)으로부터 성장한 제1 질화물계 반도체로 이루어지고, 제1 배리어층(13)은 채널층(12)으로부터 이종접합 구조로 성장한 제2 질화물계 반도체로 이루어진다. 제1 에너지 밴드갭과 제2 에너지 밴드갭은 서로 다르다.
예컨대, 기판(11)은 사파이어 기판이며, 채널층(12)은 GaN이며, 제1 배리어층(13)은 AlxGa1 - xN이고, P형 반도체층(14)은 GaN 또는 AlGaN에 Mg, Zn 등의 소량의 불순물을 도핑한 질화물계 반도체층일 수 있다. 그 경우, 제2 에너지 밴드갭은 제1 에너지 밴드갭보다 크다.
또한, 제1 배리어층(13)은 이후의 공정에서 형성되는 게이트 전극이 바이어스되지 않은 상태에서 채널층과의 이종접합에 의해 2DEG 채널을 형성하지 않는 높이로 형성된다. 적절한 알루미늄 농도와 두께를 고려하여, 제1 배리어층(13)은 알루미늄(Al) 조성비가 5% 이상, 25% 미만인 AlGaN 재료로 두께 약 3㎚ 이상, 약 15㎚ 이하의 제1 높이(H1)로 형성되는 것이 바람직하다.
한편, 채널층(12)은 기판(11)과 반도체층 간의 격자 불일치를 감소시키는 역할을 수행하는 버퍼층으로부터 연속적인 막 성장 공정을 통해 형성될 수 있다. 또한, 채널층(12)은 버퍼층 등의 다른 기능 층들을 게재하고 기판(11) 상에 형성될 수 있다. 예를 들어, 본 실시예의 변형예에서는, 기판(11) 상에 형성되는 버퍼층(11a), 버퍼층 상에 형성되는 고온비도핑(High Temperature Undoped) GaN층(11b), 고온비도핑 GaN층 상에 형성되는 보정층(Compensation Layer, 11c), 및 보정층(11c) 상에 형성되는 채널층(12a)을 구비하도록 구현될 수 있다.
전술한 경우, 버퍼층(11a)은 AlGaN 단일층 또는 서로 다른 알루미늄(Al) 조성비를 가지는 AlGaN 복수층을 구비할 수 있다. 고온비도핑 GaN층(11b)은 버퍼층(11a) 상부를 평탄화하기 위한 층으로서, 높이 약 0.01㎛ 이상, 약 1㎛ 이하를 구비할 수 있다. 보정층(11c)은 채널층(12)으로부터의 전자를 저지하기 위한 층으로서, 예컨대, 전자트랩 불순물(Electron-Trapping Impurity)으로서 철(Fe) 또는 탄소(C)가 농도 5E17/㎤ ~ 1E19/㎤로 도핑되고, 약 0.01㎛ 이상, 약 5㎛ 이하의 높이를 구비할 수 있다. 그리고, 채널층(12a)은 고품질의 질화갈륨층(High Quality Channel GaN Layer)으로 형성되고, 두께 0초과 내지 약 100㎚ 정도를 구비할 수 있다.
다음, 도 4b에 도시한 바와 같이, 제1 배리어층(13)의 게이트 제어 영역(A1)에 P형 반도체층(14)을 형성한다.
P형 반도체층(14)은 절연막을 도포하고 게이트 제어 영역(A1)에 위치한 P형 반도체층(14)을 덮는 절연막을 남기고 나머지 절연막이 제거되도록 패터닝함으로써 형성될 수 있다. P형 반도체층(14) 상에 존재하는 절연막은 절연 마스킹층(17)에 대응한다.
절연 마스킹층(17)을 형성하는 공정은, 채널층(12) 상에 절연막을 형성하는 부단계(Substep), 절연막 상에 패터닝된 포토레지스트층을 형성하는 부단계, 게이트 제어 영역(A1)을 제외한 게이트 비제어 영역의 절연층을 습식 식각 공정 등을 통해 제거하는 부단계, 및 포토레지스트층을 제거하여 절연 마스킹층(17)을 형성하는 부단계를 구비할 수 있다.
제1 배리어층(13)이 AlGaN인 경우, 제1 배리어층(13)은 Ga-면이 상부 표면층으로 성장되므로 습식 식각에 노출되어도 표면 상태에 영향을 받지 않는다. 즉, 절연 마스킹층(17)의 형성을 위해 습식 식각 공정을 이용하면, 노멀리 오프 구현을 위해 건식 식각을 이용하여 리세스를 형성하는 기존의 리세스 형성 공정에서 발생하는 베리어층 표면의 식각 후 손상을 방지할 수 있는 이점이 있다.
절연 마스킹층(17)의 재료로는 산화물이나 질화물 등의 절연 재료가 이용될 수 있다. 예컨대, 절연 재료로는 실리콘산화물(SiO2 등)이 이용될 수 있다. 절연 마스킹층(17)의 높이는 약 10㎚ 이상, 약 500㎚ 이하인 것이 바람직하다. 이러한 범위는 공정 제어의 용이성과 신속한 공정 등을 고려하여 설정된 것이다.
다음, 도 4c에 도시한 바와 같이, 제1 배리어층(13) 상에 제3 에너지 밴드갭을 갖는 제2 배리어층(15)을 형성한다. 여기서, 제2 배리어층(15)은 제3 질화물계 반도체로 이루어지고, P형 반도체층(14)의 높이와 같거나 낮은 제2 높이(H2)로 형성된다.
본 실시예에서, 제2 배리어층(15)은 알루미늄(Al) 조성비가 약 15% 이상, 100% 이하인 AlxGa1 - xN 재료로 두께 약 5㎚ 이상, 약 30㎚ 이하의 제2 높이(H2)로 형성될 수 있다. 특히, 제2 배리어층(15)은 일정량의 n형 불순물(Donor)이 도핑된 n형 질화물계 반도체로 형성된다. 이 경우, 제2 배리어층(15)은 2DEG 채널에서의 전자밀도를 높여 소자 특성을 향상시킬 수 있다.
제2 배리어층(15)의 알루미늄 조성비가 제1 배리어층(13)의 알루미늄 조성비와 동일하거나 제2 배리어층(15)의 제3 에너지 밴드갭이 제1 배리어층(13)의 제2 에너지 밴드갭과 동일하면, 제2 배리어층(15)의 제2 높이(H2)는 제1 배리어층(13)의 제1 높이(H1)보다 높다. 이것은 상대적으로 높이가 낮은 제1 배리어층(13)의 제1 높이(H1)와 제2 배리어층(15)의 제2 높이(H2)를 더한 전체 배리어층의 제3 높이(H3)가 채널층(12)과 제1 배리어층(13) 간의 계면에 2DEG 채널을 적절하게 형성할 수 있는 높이가 되도록 하기 위한 것이다.
다음, 도 4d에 도시한 바와 같이, 절연 마스킹층(17)을 제거하고 게이트 제어 영역(A1)에 노출되는 P형 반도체층(14) 상에 게이트 전극(16)을 형성한다.
게이트 전극(16)은 P형 반도체층(14)과 쇼트키 접촉하는 재료로 형성된다. 게이트 전극(16)의 재료로는, Ni/Au, Pd/Au 등이 이용될 수 있다.
게이트 전극(16)을 형성하는 방법의 일례로써, 절연 마스킹층(17)이 제거된 게이트 제어 영역(A1)과 게이트 비제어 영역(A2) 상에 게이트 제어 영역(A1)에 대응하는 개구부가 존재하도록 포토레지스트를 패터닝하고, 패터닝된 포토레지스트를 통해 게이트 제어 영역(A1)의 P형 반도체층(14) 상에 금속 재료를 증착함으로써 게이트 전극(16)을 형성할 수 있다.
게이트 전극(16)에 적절한 바이어스가 인가되면, 게이트 전극(16) 하부의 채널층(12)과 제1 장벽층(13)의 경계 부근에는 2DEG가 형성될 수 있다.
한편, 게이트 전극(16)의 형성 이전 또는 이후에 제2 배리어층(15) 상에는 제2 배리어층(15)과 오믹 접합하는 소스 전극과 드레인 전극이 형성될 수 있다.
본 실시예에 따른 이종접합 트랜지스터의 제조방법에 의하면, 챔버 내의 기판 상에서 채널층, 얇은 제1 배리어층 및 P형 반도체층을 연속 공정을 통해 성장하고, 제1 배리어층의 게이트 제어 영역에 존재하는 P형 반도체층을 마스크로 이용하여 제1 배리어층에서 2DEG 형성을 위한 제2 배리어층을 재성장하여 형성함으로써, 기존의 식각 공정을 이용하는 게이트 리세스 구조의 이종접합 트랜지스터에서 발생하던 식각 손상에 의한 문제를 제거할 수 있고, 아울러 P형 반도체층에 의해 높은 드레인 전류 특성을 갖는 신뢰성 높은 노멀리 오프 이종접합 트랜지스터를 구현할 수 있다.
도 5는 도 3의 이종접합 트랜지스터에서 이종접합되는 반도체층들의 거리와 에너지의 관계를 나타낸 예시도이다.
도 5는 도 3의 이종접합 트랜지스터의 A-A선을 따라 연장되는 거리(Distance)와 이종접합 반도체층들의 에너지(Energy)와의 관계에 대응한다.
도 5에 도시한 바와 같이, GaN 반도체로 이루어진 채널층과 AlGaN 반도체로 이루어진 배리어층을 이종접합하는 경우, 두 반도체 물질 간의 컨덕션 밴드(Conduction Band, Ec)와 밸런스 밴드(Valence Band, Ev)의 계면에서의 에너지 밴드갭 차이에 기인하여 컨덕션 밴드 에지 부분에서 분극 효과에 의한 고농도의 이차원전자가스(2DEG) 채널이 형성된다. 이러한 2DEG는 페르미 에너지 레벨(EF)보다 낮은 에너지 레벨에 위치하므로, 트랜지스터 등의 반도체 소자의 액티브 영역에서 탁월한 전자수송 특성을 나타낼 수 있다.
전술한 2DEG 이용과 함께 노멀리 오프 특성 구현을 위하여, 본 발명에 따른 이종접합 트랜지스터에서는, 이차원전자가스 채널을 이용하는 노멀리 오프 이종접합 트랜지스터의 효과적인 구현을 위하여 얇은 제1 배리어층의 게이트 제어 영역에 성장한 P형 반도체층과, P형 반도체층을 마스크로 이용하여 제2 배리어층을 형성하는 재성장 배리어층 구조를 이용한다. 즉, 본 발명에 따른 이종접합 트랜지스터는, 게이트 전극 하부의 P형 반도체층과 재성장 배리어층 구조에 의한 게이트 리세스 구조에 의해, 이차원전자가스 채널에 불연속 영역을 효과적으로 형성하여 우수한 노멀리-오프 특성을 구현한다.
도 6은 도 3의 이종접합 트랜지스터의 알루미늄 조성비에 따른 배리어층의 두께와 컨덕션 밴드 에지의 관계를 나타낸 예시도이다.
도 6에 도시한 바와 같이, 제1 배리어층과 제2 배리어층을 구성하는 AlxGa1 -xN 배리어층은 알루미늄(Al)의 조성비와 두께(Thickness)에 따라 컨덕션 밴드 에지(Conduction Band Edge)의 위치가 상당히 다르다.
즉, 배리어층의 두께를 얇게 형성할 때, 전자농도가 감소할 수 있기 때문에 Al 조성비를 증가시켜 이차원전자가스의 전자농도를 증가시킬 수 있다. 그리고, 배리어층을 얇은 두께로 형성이 어려울 때는, Al 조성비를 줄여 배리어층을 형성함으로써 두께의 제약으로부터 자유로울 수 있다.
따라서, 본 발명에서는 채널층과 이종접합 구조로 성장되는 배리어층을 적어도 두 층으로 나누어 재성장하고, 배리어층의 재성장시 게이트 전극 하부에 설치한 P형 반도체층을 이용함으로써, 식각 공정 없이 게이트 리세스 구조를 효율적으로 형성하면서 이종접합에 의한 이차원전자가스 채널에 불연속 영역을 신뢰성 있게 형성하는 노멀리 오프 타입의 이종접합 트랜지스터를 구현한다.
부언하면, 배리어층을 제1 배리어층과 제2 배리어층으로 나누어 재성장하는 과정에서, 배리어층의 두께가 얇아지면 전자농도는 감소하고, 배리어층의 두께가 두꺼워지면 전자농도는 증가하나, 격자 스트레스로 인해 배리어층에 균열이 발생할 수 있다. 예컨대, 알루미늄(Al) 농도 25% 정도 이상에서는 배리어층 두께 증가 시 릴렉세이션(Relaxation)이 일어나기 이전에 격자 스트레스로 인한 크랙이 발생한다. 따라서, 전술한 이차원전자가스 채널 형성과 게이트 리세스 구조 형성을 위한 바람직한 조건이 요구되는데, 본 발명에 따른 조건을 예를 들어 설명하면 다음과 같다.
먼저, AlxGa1 - xN 질화물계 반도체로 이루어진 배리어층에서 알루미늄(Al)의 조성비가 x=0.25(Al 25%)인 경우, 배리어층의 두께가 약 3nm보다 클 때 컨덕션 밴드 에지가 페르미 에너지 레벨(EF)보다 낮은 에너지 레벨에 위치하게 되므로, 배리어층을 제1 배리어층과 제1 배리어층에서 재성장한 제2 배리어층으로 형성하는 데에는 공정 제어나 균일한 배리어층 형성 등에 있어서 어려움이 있다. 즉, AlxGa1 - xN 배리어층에 있어서, 알루미늄의 조성비를 0.25% 이상, 100% 이하로 설정하는 경우, 임계 두께(Critical Thickness)를 넘어서게 될 뿐만 아니라 크랙(Crack)이 발생하여 이차원전자가스 채널 특성이 현저하게 저하된다.
또한, 제2 배리어층의 경우, 제1 배리어층으로부터 재성장되는 AlxGa1 - xN에서 x가 1이 되면 갈륨(Ga)의 조성비는 0이 되어 제2 배리어층은 AlN 층이 된다. 이 경우, AlN으로 이루어지는 제2 배리어층의 두께는 약 5㎚ 이하로 형성하는 것이 바람직하다. 그것은 AlN 층의 임계 두께를 고려한 것으로, AlN 층의 두께가 5㎚를 초과하는 경우, AlN 층에 크랙이 발생할 수 있기 때문이다. 또한, 제2 배리어층을 얇은 층으로 형성하게 되면, 표면 양전하 집적 문제가 발생할 수 있고, 상대적으로 공정 제어가 어려운 문제가 있다.
전술한 알루미늄 조성비와 배리어층 두께의 관계를 고려하여, 본 발명에서는 GaN 채널층에서 성장하는 제1 배리어층의 알루미늄 조성비를 25% 미만으로 제한한다. 또한, 제1 배리어층의 알루미늄 조성비는, 약 5% 이상인 것이 바람직하다. 약 5% 이상의 알루미늄 조성비는 25%보다 낮은 알루미늄 조성비에서 공정 제어의 용이성과 두께 증가에 의한 격자 스트레스를 고려한 것이다.
전술한 알루미늄의 조성비(약 5% 이상, 25% 미만)를 고려하면, 제1 배리어층의 두께는 약 3nm 이상 약 15nm 이하로 형성되는 것이 바람직하다.
또한, 본 발명에서는, 제1 배리어층의 알루미늄 조성비와 두께에 따라 제2 배리어층의 알루미늄 조성비와 두께를 결정할 수 있다. 제2 배리어층은 알루미늄 조성비가 약 15% 이상, 100% 이하이고, 그 높이가 약 5nm 이상, 약 30nm 이하인 것이 바람직하다. 질화물계 반도체층으로 이루어진 제2 배리어층은 약 5nm 이하에서 이차원전자가스의 전자농도가 낮아 채널 저항의 증가가 나타나며, 30nm를 초과하면, 격자 스트레스로 인해 균열이 발생할 수 있고, 제2 배리어층 형성 공정에 많은 시간이 소요될 수 있다.
도 7은 도 3의 이종접합 트랜지스터의 배리어층의 두께와 2DEG의 전자밀도의 관계를 나타낸 예시도이다.
도 7에 도시한 바와 같이, AlxGa1 - xN 질화물계 반도체로 이루어진 배리어층의 두께가 얇아지면, 특정 두께(약 3 ~ 5㎚ 정도) 이하에서 이차원전자가스(2DEG) 채널의 전자밀도(ne)는 급격히 감소할 수 있다. 즉, 소정의 알루미늄 농도(25% 등)를 갖는 AlGaN 배리어층에서 그 두께를 일정 크기보다 얇게 하면, 이차원전자가스 채널에서 자발 분극과 압전 효과가 작아지기 때문에 2차원전자가스 채널이 형성되지 않는 불연속 영역을 형성할 수 있다.
이를 고려하여, 본 발명에서는, 재성장 배리어층 구조에 있어서, 먼저 채널층으로부터의 제1 배리어층의 높이(혹은 두께)를 채널층과의 이종접합 시에 이차원전자가스 채널이 형성되지 않는 높이로 형성한다. 그런 다음, 제1 배리어층의 게이트 비제어 영역에서 재성장되는 제2 배리어층을 채널층과 배리어층(제1 및 제2 배리어층)의 이종접합 시에 이차원전자가스 채널이 형성되는 높이로 형성한다. 게다가, 제1 배리어층에서 선택적 영역에서 제2 배리어층을 성장할 때, 제1 배리어층에서 성장하고 게이트 전극 하부에 위치하게 되는 P형 반도체층을 이용한다. 본 발명에 따르면, 게이트 전극 하부의 P형 반도체층을 마스크로 하여 얇은 제1 배리어층에서 성장하는 제2 배리어층의 리세스 p-GaN 게이트 구조에 의해, 우수한 노멀리 오프 특성을 나타내는 이종접합 트랜지스터를 제공할 수 있다.
도 8은 본 발명의 실시예에 따른 이종접합 트랜지스터의 단면도이다.
도 8을 참조하면, 이종접합 트랜지스터는, MIS(Metal Insulator Semiconductor)-HFET(Heterojunction Field Effect Transistor) 구조를 가진 트랜지스터로서, 기판(11), 채널층(12), 제1 배리어층(13), P형 반도체층(14), 제2 배리어층(15) 및 게이트 전극(16)을 구비한다. 이종접합 트랜지스터는, 게이트 전극(16) 하부의 P형 반도체층(14)을 마스크로 이용하여 제1 배리어층(13)에서 제2 배리어층(15)을 재성장시킨 리세스 p-GaN 게이트 구조를 형성함으로써, 식각 공정 없이 게이트 제어 영역에 게이트 리세스 구조를 형성할 수 있고, 게이트 전극(16) 하부에 P형 반도체층(14)을 배치함으로써, 식각 공정에서 발생하는 문제를 방지하면서 우수한 노멀리-오프 특성을 구현할 수 있다.
본 실시예에 따른 이종접합 트랜지스터는, 리세스 p-GaN 게이트 구조에 게이트 절연막으로서 기능할 수 있는 절연 마스킹층(17)이 배치되는 것을 제외하고, 도 3을 참조하여 앞서 설명한 이종접합 트랜지스터와 실질적으로 동일하므로 중복되는 구성요소에 대한 상세 설명은 생략한다.
절연 마스킹층(17)은 전술한 도 4a 내지 도 4d의 제조방법에 의해 제조되는 이종접합 트랜지스터에서 제2 배리어층(15) 형성 시에 P형 반도체층(14) 상부에 위치하는 절연막을 제거하지 않도록 이후의 공정을 제어함으로써 구현될 수 있다. 물론, 제조 공정이 복잡해지는 것을 고려하지 않는다면, 절연 마스킹층(17)은 도 4a 내지 도 4d의 제조방법에서와 같이 제거된 후 별도의 절연 재료를 이용하여 게이트 절연막으로 형성될 수 있다.
본 실시예에 의하면, 도 3의 이종접합 트랜지스터와 대비할 때, 게이트 전극(16)과 채널층(13) 사이에 위치하고 게이트 절연막으로 기능하는 절연 마스킹층(16)에 의하여 높은 문턱전압 특성을 나타내고, 낮은 게이트 누설 특성을 나타내며, 절연 마스킹층 제거 공정을 생략함으로써 제조 공정을 단순화할 수 있는 장점이 있다.
전술한 실시예에 의하면, 채널층과 이종접합되는 제1 배리어층을 얇게 성장시키고, 제1 배리어층에서 성장한 P형 반도체층을 마스크로 이용하여 제1 배리어층 상에 선택적으로 제2 배리어층을 재성장시킴으로써 우수한 노멀리 오프 특성을 나타내는 새로운 리세스 p-GaN 게이트 구조의 이종접합 트랜지스터를 구현하면서 배리어층의 조성비와 두께의 한계에서 자유로워져 공정의 유연성이 향상되고, 소자 특성이 보다 균일하게 나타나 재현성이 향상되는 효과를 제공할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 사상을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경, 치환, 수정이 가능할 것이며, 이러한 변경, 치환, 수정 등은 본 발명의 특허청구범위에 속하는 것으로 보아야 할 것이다.
10: 이종접합 트랜지스터
11: 기판
12: 채널층
13: 제1 배리어층
14: P형 반도체층
15: 제2 배리어층
16: 게이트 전극
17: 절연 마스킹층
11: 기판
12: 채널층
13: 제1 배리어층
14: P형 반도체층
15: 제2 배리어층
16: 게이트 전극
17: 절연 마스킹층
Claims (37)
- 기판을 준비하는 제 1 단계;
상기 기판상에 제 1 에너지 밴드갭을 갖는 제 1 질화물계 반도체의 채널층을 형성하는 제 2 단계;
상기 채널층 상에 상기 제 1 에너지 밴드갭과 다른 제 2 에너지 밴드갭을 갖는 제 2 질화물계 반도체의 제 1 배리어층을 형성하는 제 3 단계;
상기 제1 배리어층 상의 게이트 제어 영역에 P형 반도체층을 형성하는 제 4 단계;
상기 제 1 배리어층 상에 상기 제 1 에너지 밴드갭과 다른 제 3 에너지 밴드갭을 갖는 제 3 질화물계 반도체의 제 2 배리어층을 상기 P형 반도체층의 높이와 같거나 작은 높이로 형성하는 제 5 단계; 및
상기 P형 반도체층 상에 게이트 전극을 형성하는 제 6 단계;
를 포함하는 것을 특징으로 하는 이종접합 트랜지스터의 제조방법.
- 제 1 항에 있어서,
상기 제 3 단계는, 상기 게이트 전극이 바이어스되지 않은 상태에서 상기 채널층과 상기 제 1 배리어층의 접합에 의해 2DEG(Two-dimensional Electron Gas) 채널이 형성되지 않는 높이로 상기 제 1 배리어층을 형성하고,
상기 제 5 단계는, 상기 게이트 전극이 바이어스되지 않은 상태에서 상기 제 1 배리어층, 상기 제 2 배리어층, 및 상기 채널층의 접합에 의해 상기 2DEG 채널이 형성되는 높이로 상기 제 2 배리어층을 형성하는 것을 특징으로 하는 이종접합 트랜지스터의 제조방법.
- 제 2 항에 있어서,
상기 제 3 단계는, 상기 제 1 에너지 밴드갭보다 큰 상기 제 2 에너지 밴드갭을 갖는 상기 제 2 질화물계 반도체의 상기 제 1 배리어층을 형성하고,
상기 제 5 단계는, 상기 제 1 에너지 밴드갭보다 큰 상기 제 3 에너지 밴드갭을 갖는 상기 제 3 질화물계 반도체의 상기 제 2 배리어층을 형성하는 것을 특징으로 하는 이종접합 트랜지스터의 제조방법.
- 제 3 항에 있어서,
상기 제 5 단계는, 상기 제 1 배리어층보다 높은 높이로 상기 제 2 배리어층을 형성하고,
상기 제 2 배리어층은, 상기 제 2 에너지 밴드갭과 같은 상기 제 3 에너지 밴드갭을 갖는 상기 제 3 질화물계 반도체로 구성되는 것을 특징으로 하는 이종접합 트랜지스터의 제조방법.
- 제 3 항에 있어서,
상기 제 5 단계는, 상기 제 2 에너지 밴드갭보다 큰 상기 제 3 에너지 밴드갭을 갖는 상기 제 3 질화물계 반도체의 제 2 배리어층을 형성하는 것을 특징으로 하는 이종접합 트랜지스터의 제조방법.
- 제 5 항에 있어서,
상기 제 1 질화물계 반도체는, GaN이고,
상기 제 2 질화물계 반도체 및 상기 제 3 질화물계 반도체는 AlxGa1 - xN 이고,
상기 제 3 질화물계 반도체의 Al 조성비는 상기 제 2 질화물계 반도체의 Al 조성비보다 큰 것을 특징으로 하는 이종접합 트랜지스터의 제조방법.
- 제 6 항에 있어서,
상기 제 3 단계는, Al 조성비가 5% 이상, 25% 미만인 상기 제 2 질화물계 반도체로 구성되고 높이가 3㎚ 이상, 15㎚ 이하인 상기 제 1 배리어층을 형성하고,
상기 제 5 단계는, Al 조성비가 15% 이상, 100% 이하인 상기 제 3 질화물계 반도체로 구성되고 높이가 5㎚ 이상, 30㎚ 이하인 상기 제 2 배리어층을 형성하는 것을 특징으로 하는 이종접합 트랜지스터의 제조방법.
- 제 7 항에 있어서,
상기 제 4 단계는, 상기 P형 반도체층을 두께 10㎚ 이상, 80㎚ 이하로 형성하는 것을 특징으로 하는 이종접합 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 제 2 단계는,
상기 기판상에 버퍼층을 형성하는 제 2-1 단계;
상기 버퍼층 상에 고온비도핑 GaN층을 형성하는 제 2-2 단계;
상기 고온비도핑 GaN층 상에 전자트랩 불순물이 도핑된 GaN 반도체의 보정층을 형성하는 제 2-3 단계; 및
상기 보정층 상에 결함밀도가 5E8/㎠ 이하인 고품질 GaN 반도체의 상기 채널층을 형성하는 제 2-4 단계;
를 포함하는 것을 특징으로 하는 이종접합 트랜지스터의 제조방법.
- 제 9 항에 있어서,
상기 제 1 단계는, 상기 기판으로, 사파이어 기판을 준비하고,
상기 제 2-1 단계는, AlGaN 단일층 또는 서로 다른 Al 조성비를 가지는 AlGaN 복수층으로 상기 버퍼층을 형성하고,
상기 제 2-2 단계는, 0.01㎛ 이상, 1㎛ 이하의 높이로 상기 고온비도핑 GaN층을 형성하고,
상기 제 2-3 단계는, 상기 전자트랩 불순물로서 철(Fe) 또는 탄소(C)가 1E18~1E19/㎤의 농도로 도핑된 상기 보정층을 0.01㎛ 이상, 5㎛ 이하의 높이로 형성하고,
상기 제 2-4 단계는, 상기 채널층을 10㎚ 이상, 100㎚ 이하의 높이로 형성하는 것을 특징으로 하는 이종접합 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 제 4 단계는,
상기 제1 배리어층의 성장을 통해 상기 제1 배리어층 전면 상에 P형 반도체층을 형성하는 제 4-1 단계; 및
상기 제1 배리어층 전면 상에 형성된 P형 반도체층을 식각하여 상기 게이트 제어 영역 상에 위치하도록 패터닝된 P형 반도체층을 형성하는 제 4-2 단계;
를 포함하는 것을 특징으로 하는 이종접합 트랜지스터의 제조방법.
- 제 11 항에 있어서,
상기 제 4 단계는, 불순물 주입에 의해 5×1016/㎤ 내지 5×1018/㎤의 홀 농도를 갖는 GaN 또는 AlGaN 반도체, 혹은 i-AlGaN 반도체로 상기 P형 반도체층 형성하는 것을 특징으로 하는 이종접합 트랜지스터의 제조방법.
- 제 11 항에 있어서,
상기 제 5 단계는, 상기 게이트 제어 영역에 상기 P형 반도체층이 형성되어 있는 상태에서 상기 제1 배리어층으로부터 성장 공정을 통해 상기 제2 배리어층을 형성하는 것을 특징으로 하는 이종접합 트랜지스터의 제조방법.
- 기판을 준비하는 제 1 단계;
상기 기판상에 제 1 에너지 밴드갭을 갖는 제 1 질화물계 반도체의 채널층을 형성하는 제 2 단계;
상기 채널층 상에 상기 제 1 에너지 밴드갭과 다른 제 2 에너지 밴드갭을 갖는 제 2 질화물계 반도체의 제 1 배리어층을 형성하는 제 3 단계;
상기 제1 배리어층 상의 게이트 제어 영역에 P형 반도체층을 형성하는 제 4 단계;
상기 P형 반도체층을 덮는 패터닝된 절연 마스킹층을 이용하여 상기 제1 배리어층 상에 상기 제 1 에너지 밴드갭과 다른 제 3 에너지 밴드갭을 갖는 제 3 질화물계 반도체의 제 2 배리어층을 상기 P형 반도체층의 높이와 같거나 작은 높이로 형성하는 제 5 단계; 및
상기 P형 반도체층 상부에 위치하는 절연 마스킹층 상에 게이트 전극을 형성하는 제 6 단계;를 포함하는 것을 특징으로 하는 이종접합 트랜지스터의 제조방법.
- 제 14 항에 있어서,
상기 제 3 단계는, 상기 게이트 전극이 바이어스되지 않은 상태에서 상기 채널층과 상기 제 1 배리어층의 접합에 의해 2DEG(Two-dimensional Electron Gas) 채널이 형성되지 않는 높이로 상기 제 1 배리어층을 형성하고,
상기 제 5 단계는, 상기 게이트 전극이 바이어스되지 않은 상태에서 상기 제 1 배리어층, 상기 제 2 배리어층, 및 상기 채널층의 접합에 의해 상기 2DEG 채널이 형성되는 높이로 상기 제 2 배리어층을 형성하는 것을 특징으로 하는 이종접합 트랜지스터의 제조방법.
- 제 15 항에 있어서,
상기 제 3 단계는, 상기 제 1 에너지 밴드갭보다 큰 상기 제 2 에너지 밴드갭을 갖는 상기 제 2 질화물계 반도체의 제 1 배리어층을 형성하고,
상기 제 5 단계는, 상기 제 1 에너지 밴드갭보다 큰 상기 제 3 에너지 밴드갭을 갖는 상기 제 3 질화물계 반도체의 제 2 배리어층을 형성하는 것을 특징으로 하는 이종접합 트랜지스터의 제조방법.
- 제 16 항에 있어서,
상기 제 5 단계는, 상기 제 1 배리어층보다 높은 높이로 상기 제 2 배리어층을 형성하고,
상기 제 2 배리어층은, 상기 제 2 에너지 밴드갭과 같은 상기 제 3 에너지 밴드갭을 갖는 상기 제 3 질화물계 반도체로 구성되는 것을 특징으로 하는 이종접합 트랜지스터의 제조방법.
- 제 16 항에 있어서,
상기 제 5 단계는, 상기 제 2 에너지 밴드갭보다 큰 상기 제 3 에너지 밴드갭을 갖는 상기 제 3 질화물계 반도체로 상기 제2 배리어층을 형성하는 것을 특징으로 하는 이종접합 트랜지스터의 제조방법.
- 제 18 항에 있어서,
상기 제 1 질화물계 반도체는, GaN이고,
상기 제 2 질화물계 반도체 및 상기 제 3 질화물계 반도체는 AlxGa1 - xN 이고,
상기 제 3 질화물계 반도체의 Al 조성비는 상기 제 2 질화물계 반도체의 Al 조성비보다 큰 것을 특징으로 하는 이종접합 트랜지스터의 제조방법.
- 제 19 항에 있어서,
상기 제 3 단계는, Al 조성비가 5% 이상, 25% 미만인 상기 제 2 질화물계 반도체로 높이 3㎚ 이상, 15㎚ 이하인 상기 제 1 배리어층을 형성하고,
상기 제 5 단계는, Al 조성비가 15% 이상, 100% 이하인 상기 제 3 질화물계 반도체로 높이 5㎚ 이상, 30㎚ 이하인 상기 제 2 배리어층을 형성하는 것을 특징으로 하는 이종접합 트랜지스터의 제조방법.
- 제 20 항에 있어서,
상기 제 4 단계는, 상기 P형 반도체층을 높이 10㎚ 이상, 80㎚ 이하로 형성하는 것을 특징으로 하는 이종접합 트랜지스터의 제조방법.
- 제 21 항에 있어서,
상기 제 4 단계는, 불순물 주입에 의해 5×1016/㎤ 내지 5×1018/㎤의 홀 농도를 갖는 GaN 또는 AlGaN 반도체, 혹은 i-AlGaN 반도체로 상기 P형 반도체층 형성하는 것을 특징으로 하는 이종접합 트랜지스터의 제조방법.
- 제 14 항에 있어서, 상기 제 4 단계는,
상기 제1 배리어층의 성장을 통해 상기 제1 배리어층 전면 상에 P형 반도체층을 형성하는 제 4-1 단계; 및
상기 제1 배리어층 전면 상에 형성된 P형 반도체층을 식각하여 상기 게이트 제어 영역 상에 위치하도록 패터닝된 P형 반도체층을 형성하는 제 4-2 단계;
를 포함하는 것을 특징으로 하는 이종접합 트랜지스터의 제조방법.
- 제 23 항에 있어서,
상기 제 5 단계는, 상기 게이트 제어 영역에 상기 P형 반도체층이 형성되어 있고 상기 P형 반도체층 상에 절연 마스킹층이 형성되어 있는 상태에서 상기 제1 배리어층의 성장을 통해 상기 제2 배리어층을 형성하는 것을 특징으로 하는 이종접합 트랜지스터의 제조방법.
- 기판;
상기 기판상에 형성되고, 제 1 에너지 밴드갭을 갖는 제 1 질화물계 반도체의 채널층;
상기 채널층 상에 형성되고, 상기 제 1 에너지 밴드갭과 다른 제 2 에너지 밴드갭을 갖는 제 2 질화물계 반도체의 제 1 배리어층;
상기 제 1 배리어층의 게이트 제어 영역 상에 형성되는 P형 반도체층;
상기 제 1 배리어층 상에 상기 P형 반도체층의 높이와 같거나 작은 높이로 형성되는 제 2 배리어층;
상기 P형 반도체층 상에 형성되는 게이트 전극; 및
상기 제 2 배리어층 상에 형성되는 소스 전극 및 드레인 전극;
을 포함하는 것을 특징으로 하는 이종접합 트랜지스터.
- 제 25 항에 있어서,
상기 P형 반도체층과 상기 게이트 전극 사이에 위치하는 절연 마스킹층을 더 포함하는 것을 특징으로 하는 이종접합 트랜지스터.
- 제 25 항에 있어서,
상기 제 1 배리어층 또는 상기 제 2 배리어층은 n형 도핑된 것을 특징으로 하는 이종접합 트랜지스터.
- 제 27 항에 있어서,
상기 제 1 배리어층은, 상기 게이트 전극이 바이어스되지 않은 상태에서 상기 채널층과 상기 제 1 배리어층의 접합에 의해 2DEG(Two-dimensional Electron Gas) 채널을 형성하지 않는 높이를 구비하고,
상기 제 2 배리어층은, 상기 게이트 전극이 바이어스되지 않은 상태에서 상기 채널층과 상기 제 1 배리어층 및 상기 제 2 배리어층의 접합에 의해 2DEG 채널을 형성하는 높이를 구비하는 것을 특징으로 하는 이종접합 트랜지스터.
- 제 25 항에 있어서,
상기 제 1 배리어층은, 상기 제 1 에너지 밴드갭보다 큰 상기 제 2 에너지 밴드갭을 갖는 상기 제 2 질화물계 반도체로 구성되고,
상기 제 2 배리어층은, 상기 제 1 에너지 밴드갭보다 큰 상기 제 3 에너지 밴드갭을 갖는 상기 제 3 질화물계 반도체로 구성되는 것을 특징으로 하는 이종접합 트랜지스터.
- 제 29 항에 있어서,
상기 제 2 배리어층은, 상기 제 2 에너지 밴드갭과 같은 상기 제 3 에너지 밴드갭을 갖는 상기 제 3 질화물계 반도체로 구성되고, 상기 제 1 배리어층보다 두껍게 형성되는 것을 특징으로 하는 이종접합 트랜지스터.
- 제 29 항에 있어서,
상기 제 2 배리어층은, 상기 제 2 에너지 밴드갭보다 큰 상기 제 3 에너지 밴드갭을 갖는 상기 제 3 질화물계 반도체로 구성되는 것을 특징으로 하는 이종접합 트랜지스터.
- 제 31 항에 있어서,
상기 제 1 질화물계 반도체는, GaN이고,
상기 제 2 질화물계 반도체 및 상기 제 3 질화물계 반도체는, AlxGa1 - xN 이고,
상기 제 3 질화물계 반도체는, Al 조성비가 상기 제 2 질화물계 반도체의 Al 조성비보다 큰 것을 특징으로 하는 이종접합 트랜지스터.
- 제 32 항에 있어서,
상기 제 1 배리어층은, Al 조성비가 5% 이상, 25% 미만인 상기 제 2 질화물계 반도체로 높이 3㎚ 이상, 15㎚ 이하로 형성되며,
상기 제 2 배리어층은, Al 조성비가 15% 이상, 100% 이하인 상기 제 3 질화물계 반도체로 높이 5㎚ 이상, 30㎚ 이하로 형성되는 것을 특징으로 하는 이종접합 트랜지스터.
- 제 33 항에 있어서,
상기 P형 반도체층의 높이는 10㎚ 이상 80㎚ 이하인 것을 특징으로 하는 이종접합 트랜지스터.
- 제 34 항에 있어서,
상기 P형 반도체층은 불순물 주입에 의해 5×1016/㎤ 내지 5×1018/㎤의 홀 농도를 갖는 GaN 또는 AlGaN 반도체, 혹은 i-AlGaN 반도체로 구성되는 것을 특징으로 하는 이종접합 트랜지스터.
- 제 25 항에 있어서, 상기 이종접합 트랜지스터는,
상기 기판상에 위치하는 버퍼층;
상기 버퍼층 상에 위치하는 고온 비도핑 GaN층; 및
상기 고온 비도핑 GaN층 상에 위치하고 전자트랩 불순물이 도핑된 GaN 반도체의 보정층;을 더 포함하고,
상기 채널층은, 상기 보정층 상에 위치하고 결함밀도가 5E8/㎠ 이하인 고품질 GaN 반도체로 구성되는 것을 특징으로 하는 이종접합 트랜지스터.
- 제 36 항에 있어서,
상기 기판은, 사파이어 기판이고,
상기 버퍼층은, AlGaN 단일층 또는 서로 다른 Al 조성비를 가지는 AlGaN 복수층을 구비하고,
상기 고온비도핑 GaN층은, 0.01㎛ 이상, 1㎛ 이하의 높이를 구비하고,
상기 보정층은, 상기 전자트랩 불순물로서 철(Fe) 또는 탄소(C)가 5E17~1E19/㎤의 농도로 도핑되고 0.01㎛ 이상, 5㎛ 이하의 높이를 구비하며,
상기 채널층은, 10㎚ 이상, 100㎚ 이하의 높이를 구비하는 것을 특징으로 하는 이종접합 트랜지스터.
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| KR1020130025541A KR20140111425A (ko) | 2013-03-11 | 2013-03-11 | 이종접합 트랜지스터 및 그 제조방법 |
| US14/199,254 US20140252371A1 (en) | 2013-03-08 | 2014-03-06 | Heterojunction transistor and method of fabricating the same |
| TW103107937A TW201436008A (zh) | 2013-03-08 | 2014-03-07 | 異質接面電晶體及其製造方法 |
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| KR1020130025541A KR20140111425A (ko) | 2013-03-11 | 2013-03-11 | 이종접합 트랜지스터 및 그 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112289860A (zh) * | 2019-07-24 | 2021-01-29 | 中国科学院苏州纳米技术与纳米仿生研究所 | Ⅲ族氮化物增强型hemt器件及其制备方法 |
-
2013
- 2013-03-11 KR KR1020130025541A patent/KR20140111425A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112289860A (zh) * | 2019-07-24 | 2021-01-29 | 中国科学院苏州纳米技术与纳米仿生研究所 | Ⅲ族氮化物增强型hemt器件及其制备方法 |
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