KR20240011386A - 이중자기정렬 게이트를 갖는 GaN 반도체 소자의 구조 및 그 제조방법 - Google Patents

Abstract

본 발명은 GaN 반도체 소자 및 그 제조방법에 관한 것으로, GaN 액티브층의 상부에 위치하는 스페이서층과, 상기 스페이서층의 상부 중앙에 위치하는 확장층과, 상기 확장층의 상부에 배치되는 p-GaN 에피층과, 상기 p-GaN 에피층 상에 위치하는 게이트 금속층을 포함하되, 상기 p-GaN 에피층과 게이트 금속층의 측면에 위치하는 다중의 측벽을 포함할 수 있다.

Description

이중자기정렬 게이트를 갖는 GaN 반도체 소자의 구조 및 그 제조방법{Structure of GaN device with double self-align gate and its fabrication method}

본 발명은 GaN 반도체 소자의 및 그 제조방법에 관한 것으로, 더 상세하게는 와이드 밴드 갭(WBG, Wide Band Gap) 반도체의 HEMT형 에피 구조를 이용하여 고성능 전력반도체를 구현할 수 있는 GaN 반도체 소자의 구조 및 그 제조방법에 관한 것이다.

반도체 전력소자가 출현한 이후 가격이 저렴하고 신뢰성과 안정도가 우월한 Si 반도체를 이용해 대부분의 전력반도체 소자가 개발되고 사용되어 왔다. 그런데 현대와 미래는 친환경과 에너지 효율에 대한 중요도가 높아지면서 전기차, 드론, 로봇산업이 성장하고 있다. 이와 같이 이동성이 심한 응용과 시스템에는 더욱 효율이 높고, 작고, 가벼운 전력반도체가 필요하게 되었다. 그리하여 SiC, GaN, Ga₂O₃와 같은 WBG 반도체 물질을 이용하는 새로운 전력반도체를 개발하여 이용하려는 시도가 매우 활발하다.

종래 GaN 반도체 소자 및 그 제조방법에 대하여 살펴보면 다음과 같다.

미국공개특허 US 2008/0296618 A1(Dec. 4, 2008, p-GaN/AlGaN/GaN enhancement mode field effect transistor)에는 통상적으로 제작되는 구조를 보여주는데, 게이트 금속과 p-GaN을 한번에 식각하여 제작하는 단순한 방식이다. \

공정단계가 간단하여 제조비용은 적에 소요될 수 있지만, 게이트와 드레인의 사이에 인가되는 전압이 게이트 가장자리로 집속되어 누설전류, 전류 붕괴(current collapse), 신뢰성 저하의 문제를 지니게 된다.

미국등록특허 US 8,823,012 B2(Sept. 2, 2014, Enhancement mode GaN HEMT device with gate spager and method for fabricating the same)에는 게이트 스페이서를 갖는 E-mode GaN 소자의 구조와 제조방법을 제안하였다.

단일 광사진전사를 하여 제조공정의 단가를 감소하였다. 여기에서 사이드 ㅇ월(side wall)을 1회 적용하여 간단한 구조의 자기 정렬(self-align) 게이트를 형성하여 사용하는데, 아직 전계집속의 문제를 충분히 완화하지는 못한다.

또한, 유럽 공개특허 EP 1,965,433 A3(High voltage transistor, 2007년 9월 19일 공개)에는 게이트를 형성하는데 있어서, 연속하는 1차, 2차, 3차의 필드 ㅍ프플레이트(field plate)를 적용한 소자구조를 제시하여, 동작전압을 600V에서 900V까지 5~6.6mΩ/cm² 저저항으로 구동하는 성능을 보였다.

다만 게이트의 임계전압을 조절하기 위하여 트랜치 에치(trench etch)를 적용하였는데, 이 트랜치 에치 방식은 재현성과 균일성을 확보하는데 매우 불리하다.

그리고 미국공개특허 US 2009/0267078 A1(Enhanced mode III-V HEMTs, 2009년 10월 29일 공개)에는 통상적인 AlGaN/GaN 에피의 상부에 Si가 도핑된 AlXN(X= Ga or In)층을 성장하고, 게이트를 트렌치 식각하고, 절연체 박막을 이용한 MIS 형태의 게이트를 제작하는 다소 복작한 구조를 제시하였다.

임계전압을 높여서 인핸스먼트(enhancement) 구동을 가능하게 하고 채널의 온저항도 낮추는 장점을 제공한다. 다만 게이트 절연막이 하단부의 채널(2DEG 유도되는 층)에 접촉하여 운반자의 이동도를 감소시키거나 또는 그 절연막이 형성되는 위치가 매우 정밀해야 하는데 이를 조절하는 재현성이 부족한 문제를 지니게 된다.

An overview of norrnally-off GaN-based high electron transistors(STMicroelectronics의 F. Roccaforte, F. Lucolano, Materials Vol. 12(10), p. 1599(2019))에는 통상적으로 알려진 쇼트키 게이트를 적용하는 경우와 p-GaN 게이트를 적용한 GaN HEMT 소자를 서로 상대적으로 비교하여 설명한다.

제시된 에너지밴드 구조로부터 종래의 쇼트키 게이트를 적용한 소자는 normally-on (Depletion mode)이며, p-GaN 게이트를 적용해 normally-off 로 동작함을 알 수 있다. 단순한 소자구조에 대한 설명으로 게이트 동작특성만을 고려하였다.

다른 논문으로서, Recessed-gate structure approach toward normally off high-voltage AlGaN/GaN HEMT for power electronic applications(S. Saito, Y. Takada, I. Omura, IEEE Trans. on Electronic Devices. 2006)에는 리세스 게이트( recessed gate) 구조로 제작된 소자에 대하여 기재하고 있다.

트렌치 식각과 마찬가지로 리세스(recess) 식각도 재현성과 균일성에 문제가 있으며, 더욱이 리세스된 면적이 커서 소스-게이트 저항과 게이트-드레인 저항이 증가하여 소자의 성능이 감소하는 문제를 예측할 수 있다.

본 발명과 관려된 또 다른 종래 논문은 High-performance normally off p-GaN gateHEMT with composite AlN/Al_0.17Ga_0.83N/Al_0.3Ga_0.7N barrier layersdesign(H.C. Chiu, Y.S. Chang, B.H. Li, H.C. Wang, H.L. Kao, A.R. Xuan, J. of Electron Devices Society Vol. 6, p201(Dec. 2018))이 있다.

AlGaN과 p-GaN 사이에 1nm 두께의 AlN 에피층을 삽입하여 게이트 식각을 정밀하게 할 수 있는 개량된 재현성을 보였고, 게이트 누설전류를 감소시키는 효과를 제시하였다.

이와 동일한 소자구조에 대해 많은 연구결과가 논문에 발표되어 왔는데, 이 논문의 경우 임계전압이 2.1V에서 1.7V로 감소하는 문제를 내포함을 보였다.

상술한 바와 같이, 종래의 GaN 반도체 소자의 기술은 다양한 형태로 진화하고 있다. 이종접합 HEMT 구조의 WBG 반도체를 이용하고 수평형, 수직형, 금속-반도체 접합, Field-plate를 적용하는 시도를 하였다. 그러나 아직도 고주파 및 고전력 신호를 고효율로 동작하는 GaN FET 전력반도체 소자에 대해서는 신뢰성, 높은 항복전압, ESD 내성과 같이 아직도 많은 기술개발에 의한 성능개선 및 신뢰성의 개량이 요구된다.

본 발명이 해결하고자 하는 기술적 과제는, 앞서 설명한 종래 기술들이 가지는 문제점들을 해소할 수 있는 GaN 반도체 소자의 구조 및 그 제조방법을 제공함에 있다.

특히, 본 발명은 전류 붕괴에 의한 구동전압과 구동전류가 낮거나 열적으로 불안정하거나, 비선형적으로 동작하거나, 열을 많이 발생시키고 전기 효율이 낮은 문제점을 해소할 수 있는 GaN 반도체 소자의 구조 및 그 제조방법을 제공함에 목적이 있다.

아울러 종래의 문제점에 의해 GaN 전력반도체용 드라이버 회로를 특별히 고안하여 적용해야하는 불편함을 해소하고, 호환성을 향상시키며, 소비전력을 낮출 수 있는 GaN 반도체 소자의 구조 및 그 제조방법을 제공함에 다른 목적이 있다.

상기와 같은 과제를 해결하기 위한 본 발명의 일측면에 따른 GaN 반도체 소자의 구조는, GaN 액티브층의 상부에 위치하는 스페이서층과, 상기 스페이서층의 상부 중앙에 위치하는 확장층과, 상기 확장층의 상부에 배치되는 p-GaN 에피층과, 상기 p-GaN 에피층 상에 위치하는 게이트 금속층을 포함하되, 상기 p-GaN 에피층과 게이트 금속층의 측면에 위치하는 다중의 측벽을 포함할 수 있다.

본 발명의 실시 예에서, 다중의 상기 측벽은, 상기 게이트 금속층의 측면에 위치하는 제1측벽과, 상기 p-GaN 에피층의 측면에 위치하는 제2측벽을 포함하고, 상기 제2측벽은 상기 제1측벽의 하부측에서 외측으로 돌출되어 위치할 수 있다.

본 발명의 실시 예에서, 상기 p-GaN 에피층과 상기 확장층 사이에 배치되어, 상기 p-GaN 에피층 패턴 형성시, 식각의 엔드 포인트를 제어할 수 있는 엔드 포인트 콘트롤층을 더 포함할 수 있다.

본 발명의 실시 예에서, 상기 엔드 포인트 콘트롤층은 AlGaN층일 수 있다.

또한, 본 발명의 다른 측면에 따른 GaN 반도체 소자의 제조방법은, a) GaN 액티브층의 상부에 스페이서층, 확장층, p-GaN 에피층, 게이트 금속층을 순차 형성하는 단계와, b) 상기 게이트 금속층의 상부에 제1절연막을 증착하고, 제1절연막 패턴을 이용하여 상기 게이트 금속층을 패터닝하는 단계와, c) 상기 게이트 금속층의 측면에 제1측벽을 형성하는 단계와, d) 상기 제1측벽을 이용하여 하부의 p-GaN 에피층을 패터닝한 후, 패터닝된 p-GaN 에피층의 측면에 제2측벽을 형성하는 단계를 포함할 수 있다.

본 발명의 실시 예에서, 상기 a) 단계에서 상기 확장층과 상기 p-GaN 에피층의 사이에 엔드 포인트 콘트롤층을 더 형성하고, 상기 d) 단계에서 p-GaN 에피층을 패터닝할 때, 상기 엔드 포인트 콘트롤층을 식각 종점으로 이용할 수 있다.

본 발명의 실시 예에서, 상기 엔드 포인트 콘트롤층은, AlGaN층일 수 있다.

본 발명은 밴드갭이 큰(WBG: Wide Band Gap) 이종접합 구조의 반도체에서 운반자의 이동도가 높은 2DEG(Two Dimensional Electron Gas) 채널을 이용하여 종래의 반도체 소자들의 문제점들을 해소할 수 있는 GaN 전력반도체 소자 구조와 그 제조 방법을 제공할 수 있는 효과가 있다.

특히 본 발명은, 넓은 밴드갭의 반도체에 의해 동일한 크기에서 항복전압을 수 kV까지 높게 할 수 있고, 전류의 변동폭을 최소화할 수 있고, 소자의 크기도 최소화 할 수 있어, 최근의 휴대용(portable), 웨어러블(wearable) 기기에 장착하기 유리하고 더욱 전력효율을 높여 에너지 절감 및 친환경 전기-전자 제품으로 발전할 수 있는 효과가 있다.

또한, 본 발명은 상대적으로 기존 실리콘 반도체에 비하여 고온 및 고전압에서도 안정하게 동작할 수 있는 효과가 있다.

도 1 내지 도 8은 본 발명의 바람직한 실시 예에 따른 GaN 반도체 소자의 제조공정 수순 단면도이다.
도 9는 종래 GaN 반도체 소자의 동작 설명을 위한 단면도이다.
도 10은 본 발명 GaN 반도체 소자의 동작을 설명하기 위한 단면도이다.
도 11 내지 도 13은 각각 본 발명과 종래 GaN 반도체 소자의 특성 비교 그래프이다.

이하, 본 발명 GaN 반도체 소자의 구조 및 그 제조방법에 대하여 첨부한 도면을 참조하여 상세히 설명한다.

본 발명의 실시 예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해 제공되는 것이며, 아래에 설명되는 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시 예들로 한정되는 것은 아니다. 오히려, 이들 실시 예는 본 발명을 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.

본 명세서에서 사용된 용어는 특정 실시 예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는"포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.　

본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되지 않음은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.

이하, 본 발명의 실시 예들은 본 발명의 실시 예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시 예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.

도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 GaN 반도체 소자의 제조공정 수순 단면도이다.

도 1 내지 도 8을 각각 참조하면, 먼저 도 1에 도시한 바와 같이 반도체 기판(1)의 상부에 시드층(2), 완충층(3), GaN 액티브층(4), 스페이서층(5), 확장층(6), 엔드 포인트 콘트롤층(7), p-GaN 에피층(8)을 순차 형성한다.

반도체 기판(1)으로는 실리콘(Si), 사파이어(sapphire), SiC, AlN 등의 기판을 사용할 수 있다.

AlGaN/GaN HEMT(High Electron Mobility Transistor) 에피구조를 성장하는데 있어서 사용되는 기판의 종류에 따라 격자상수의 차이와 열팽창계수의 파이에 의해 응력이 기판(1)과 AlGaN/GaN 헤테로 에피층인 GaN 액티브층(4) 사이에 발생할 수 있다.

이러한 응력에 의해 전체적으로 기판이 휘어지고 심한 경우 크랙이 발생하게 되므로 이를 에피성장의 과정에서 시드(seed)층(2)과 완충층(3)을 성장하여 최대한 방지할 수 있게 한다.

상기 완충층(3)은 저온 GaN, Al_yGa_1-yN, GaN/Al_yGa_1-yN 초격자층 등의 구조로 성장하여 이용할 수 있고 이들이 복합된 여러 형태로 응용될 수 있다.

상기 완충층(3)의 상부에 GaN 액티브층(4)을 성장시킨다.

GaN 액티브층(4)과 응력완화를 위한 완충층(3)의 에피성장은 종래에 알려진 에피기술을 활용할 수 있다.

그 다음, GaN 액티브층(4)의 상부에는 Al_xGa_1-xN인 스페이서층(5)을 성장시킨다. 여기에서 Al의 함량인 x에 의해 조절되는 Al_xGa_1-xN 에피층을 스페이서층(5)이라고 부르며 이하 간략하게 표기하기 위해 AlGaN 스페이서층(5)으로 기술한다.

AlGaN 스페이서층(5)의 상부에는 u-GaN 확장(extension)층(6)을 성장시키고, 이어서 Al_yGa_1-yN(y=0.1~1.0) 엔드 포인트 콘트롤(end-point control(EPC))층(7)을 성장시킨다.

그 다음, p-형 불순물(Mg, Zn)이 10¹⁷~10¹⁹cm^-3으로 도핑된 p-GaN 에피층(8)을 성장시킨다.

본 발명은 AlGaN 스페이서층(5)과 GaN 액티브층(4)의 계면에 2DEG를 형성시키기 위한 AlGaN 스페이서층(5)에서 Al의 함량(x)은 0.1~0.4 사이에서 제어하고 두께는 10~40nm로 조절하여 운반자의 채널층 인 2DEG의 밀도와 이동도를 조절한다.

에피성장에 의해 Al_xGa_1-xN 사이에 GaN 액티브층측으로 2DEG가 형성되어 소자제작을 위한 HEMT 에피구조가 완성된다.

본 발명에서 2DEG층 전자의 밀도는 >9x10¹²cm^-2, 이동도는 >1900 cm²/Vsec의 수준으로 HEMT 에피구조를 성장하여 이용한다.

그 다음, 도 2에 도시한 바와 같이 p-GaN 에피층(8)의 상부에 게이트 금속층(9)을 증착한다.

게이트 금속층(9)을 형성하는 금속으로 Al, Ti, Ti/Al, Ti/Al/Ni, Ti/TiN, W, WSi, Pd, Pt과 같이 다양한 금속 소재를 단일층 또는 다층 구조로 형성할 수 있다.

그 다음, 도 3에 도시한 바와 같이 게이트 금속층(9)의 상부에 절연막(10)을 0.4~2um의 두께로 증착하고, 이어서 광사진전사로 PR(Photoresist) 패턴을 형성하고, 이 PR 패턴을 이용하여 절연막(10)을 식각하고 PR을 제거하고 황산과 같은 화학용액의 습식방식으로 제거하여 패턴을 형성한다.

그리고 게이트 금속층(9)의 상부에 잔류하는 절연막(10)을 식각의 마스크로 이용하여 게이트 금속층(9)을 패터닝한다.

상기 절연막(10)은 실리콘산화막(SiO₂) 또는 실리콘질화막(Si₃N₄)의 유전체 박막을 사용하며 두께는 30~200nm 수준으로 조절한다.

식각 마스크로 사용하는 패턴으로 포토레지스트는 광사진전사라는 반도체 공정에서 통상적으로 사용하는 공정을 사용한다. 그리고 이하 제조공정 공정단계에서도 동일하게 광사진전사를 이용하며 본 발명에 특이하게 한정되는 기술이 아니고 통상적인 기술의 한 종류이므로 광사진전사와 관련해서는 이하 전 제조공정에서 상세한 설명을 하지 않기로 한다.

그 다음, 도 4에 도시한 바와 같이 게이트 측벽을 형성하기 위한 절연막(11a)으로 SiO₂, Si₃N₄, Al₂O₃와 같은 박막을 증착한다.

절연막(11a)의 두께는 100nm~400nm가 되도록 하며, 게이트 금속층(9)과 p-GaN 에피층(8)의 가장자리 양측에서 폭의 단차를 결정하게 된다.

그 다음, 도 5에 도시한 바와 같이 RIE 또는 ICP인 건식식각을 이용하여 절연막(11a)을 식각하여 게이트 금속층(9)의 측면에 제1측벽(11)을 형성한다.

제1측벽(11)은 게이트 금속층(9)을 가장자리에서 둘러싸서 외부와 격리하는 절연체로 작용한다.

그 다음, 도 6에 도시한 바와 같이, 상기 절연막(10)과 제1측벽(11)을 식각의 마스크로 사용하여, 하부에 노출된 p-GaN 에피층(8)과 그 하부의 엔드 포인트 콘트롤층(7)을 식각하여 패터닝한다.

엔드 포인트 콘트롤층(7)은 AlGaN이며, 그 식각속도는 p-GaN 에피층(8)에 비해 매우 느리고 Al이 함유되어 광학스펙트럼이나 분자분석을 이용해 엔드 포인트 콘트롤을 정확하게 할 수 있는 특징이 있다.

상기 p-GaN 에피층(8)과 엔드 포인트 콘트롤층(7)을 식각하는 건식식각은 보통 BCl₃, Cl₂를 주요 반응가스로 하여 ICP(Inductive Coupled Plasma)를 이용하되 O₂ 가스를 혼합하여 AlGaN의 식각속도가 감소되어 GaN과 AlGaN의 식각비가 20~50배가 되도록 제어할 수 있다.

또한, 플라즈마의 에너지를 최소화하여 식각되는 반도체 표면 및 서브 서페이스(sub-surface)에 발생하는 결함을 최소로 제어할 수 있다.

그 다음, 도 7에 도시한 바와 같이 절연막을 다시 증착하고 상기와 같은 방식으로 건식식각하여 제2측벽(12)을 형성한다.

이때 제2측벽(12)은 상기 p-GaN 에피층(8)과 엔드 포인트 콘트롤층(7)의 측면에 형성된다.

그 다음, 제2측벽(12)을 식각 마스크로 사용하여, 하부의 AlGaN 확장층(6)을 식각하여 패터닝한다.

제2측벽(12)을 이용한 식각 역시 GaN과 AlGaN의 식각비가 20~50배가 되도록 제어할 수 있다. 또한, 플라즈마의 에너지를 최소화하여 식각되는 반도체 표면 및 서브 서페이스(sub-surface)에 발생하는 결함을 최소로 제어하여 식각된 표면의 RMS(root mean square) 거칠기(roughness)를 0.5nm 이하의 원자층 수준에서 평평한 상태를 유지할 수 있도록 한다.

또한 플라즈마의 에너지가 높고 게이트의 가장자리로 집속되는 경우 트랜치(trench) 식각 현상이 발생하게 된다. 이러한 트렌치 식각이 발생되면, 게이트의 가장자리의 하단부에 2DEG의 밀도와 이동도가 감소하기 때문에, 트랜치 식각 현상의 발생을 최소화하여 고성능의 소자가 제조되도록 한다.

그 다음, 도 8에 도시한 바와 같이 오믹 금속을 증착하고, 패터닝하여 소스(13)와 드레인(14)을 형성한다.

구체적으로, 소자의 오믹접합을 위해 금속박막을 증착하고, 광사전전사 및 식각공정으로 소스(13)와 드레인(14)을 형성한다.

오믹 금속으로 Ti, Ni, Al, Pt, Pd, Mo, Ta 또는 Au인 단일층 내지는 Ti/TiN, Ti/Ni/Ti/Al, Ti/Au/TiN과 같이 2개 이상의 다층 구조를 사용할 수 있다.

오믹 금속을 증착한 후, 400~900℃의 고온에서 1~5min 동안 급속열처리하여 저항이 낮은 오믹접촉을 형성한다.

이후 통상적으로 소자제작의 후공정에 해당하는 금속접합 및 배선화 단계를 거쳐서 제작된다. SiO₂ 산화막을 증착하고, 광사진전사로 패턴을 형성하고, 식각하여 금속박막을 위한 콘택 윈도우(contact window)에 텅스텐 플러그(W-plug)를 CMP(Chemical Mechanical Polishing) 공정으로 형성한다.

두께가 2~6um인 금속박막을 증착하여 패턴을 만들고 식각하여 금속패드를 형성하여 제작된다.

도 9와 도 10은 각각 종래 GaN 반도체 소자와 본 발명 GaN 반도체 소자의 특징 비교 단면도이다.

먼저 도 9의 종래 GaN 반도체 소자는 p-GaN 게이트를 간단하게 제작하기 위하여 게이트금속(91)과 p-GaN 에피층(92)이 하나의 게이트를 형성하는 구조이다.

게이트(91, 92)와 드레인(93)의 사이에 인가된 전압에 의해 높은 전계(94)가 게이트의 가장자리로 집속된 형태를 보여준다.

따라서 높은 전계(94)의 피크치가 GaN 반도체의 물리적 상수인 임계값(Ec)을 초과하면서 열전자(hot electron)와 같은 운반자가 발생하여 충격 이온화(impact ioninzation)로 전자-정공쌍이 형성되고, 일부는 AlGaN/산화막의 계면 또는 GaN 액티브층(95)에 트랩도기도 하고, GaN 액티브층(95)의 하단부인 기판(96)으로 누설전류로 흐르기도 한다.

특히 AlGaN의 하부에 2DEG가 형성되는 에피층인 GaN 액티브층(95) 그리고 그 하부에 GaN 버퍼층(97), 기판(96) 방향으로 존재하는 스레딩 전위(threading dislocation)를 비롯한 수많은 결정결함을 통한 누설전류가 증가하는 문제는 GaN 전력반도체의 중요한 취약점중의 하나이다.

또한, 트랩에 의한 임계전압의 변화와 전류 붕괴(current collapse) 현상이 유발되어 신뢰성과 재현성, 균일성과 같이 제품의 완결성에 필요한 조건을 충족하지 못하게 된다.

도 10을 참조하면, 본 발명은 종래기술에 비하여 우수한 전기적 장점을 제공한다.

본 발명은 게이트에 제1측벽(11)과 제2측벽(12)을 적용하고 전계집속을 완화하는 GaN 확장층(6)을 삽입하여 종래 기술의 문제를 해결한다.

이와 같이 게이트의 이중측벽은 10nm 이하까지 정밀한 두께로 테두리의 형태를 제어하여 소자의 균일성이 높다.

또한, AlGaN 재질의 엔드 게이트 콘트롤층(7)을 이용한 식각의 종료점을 이용해 2DEG가 영향을 받지 않는 두께로 초정밀 식각을 달성할 수 있다. 이는 자기정렬로 형성되는 소스(13)와 p-GaN 에피층(8) 게이트의 구조적 특이점에 기인하며, 궁극적으로는 본 발명에 의한 소자는 종래에 p-GaN 게이트를 사용하는데 존재하는 문제점을 해결하는 장점을 제공하게 된다.

도 11은 본 발명 GaN 반도체 소자와 종래 GaN 반도체 소자의 I-V 특성 비교 그래프이다.

도 11을 참조하면, 종래의 기술에 의한 소자는 항복전압이 낮은데 비하여 본 발명의 경우 항복전압이 증가한 특성을 보인다.

그리고 본 발명의 경우 자기정렬 게이트의 정밀도로 인하여 항복전압의 산포가 감소하여 균일한 특성을 얻을 수 있다.

이는 GaN 전력소자의 사용전압을 650V 내지는 1200V까지 올리고 전력회로(Power Integrated Circuit: PIC)에 응용하는데 있어서 선형성과 신뢰성을 높이는데 매우 유용하다.

도 12는 본 발명 GaN 반도체 소자와 종래 반도체 소자의 게이트 누설전류 특성 비교 그래프이다.

도 12를 참조하면, 종래기술은 게이트 금속과 p-GaN이 수직으로 직접 소스-드레인 채널과 만나는 구조로 드레이 전계가 게이트 가장자리에 집속되어 게이트의 누설전류가 높다.

반면, 본 발명에 의한 GaN 반도체 소자의 경우 두 개의 측벽(side wall)을 채용하여 게이트금속에서 드레인 채널측으로 연결되는 구조에 스텝이 존재하여 전계의 집속이 완화되고 게이트의 누설전류도 감소하게 된다.

또한 u-GaN 확장층(6)과 과 AlGaN 엔드 포인트 콘트롤층(7)은 게이트의 누설전류를 감소시키고 임계전압을 높이는 효과를 제공한다.

도 13은 본 발명과 종래 GaN 반도체 소자의 바이어스에 대한 전류 비교 그래프이다.

도 13을 참조하면 종래기술에 비하여 본 발명에 의한 반도체 소자는 이중자기정렬게이트의 구조를 가지고 제작되므로 전기적 스트레스에 의해 전자나 정공이 반도체와 산화막의 계면과 가까이에 발생하여 트랩되는 현상이 감소한다.

따라서 전기적 스트레스를 받은 이후에도 전류 붕괴에 의한 드레인 전류의 감소가 제어된다.

즉, 게이트와 드레인 또는 게이트와 소스 사이에 과전압이 인가되는 스트레스를 받은 경우 게이트의 누설전류가 증가함은 물론 OVS(Over voltage stress)에 의해 발생하는 운반자의 트랩으로 인하여 전류 붕괴 현상이 유발된다.

이러한 경우 종래 소자의 경우 소자구조와 스트레스의 전기적 에너지에 따라 드레인 전류가 10~50% 정도는 감소하는 현상을 유발된다. 따라서 R_DS,ON이 수 십 퍼센트까지 증가하여 전류구동 성능이 저하되게 된다.

그러나 본 발명의 경우 전계집속현상이 완화되어 전기적 스트레스에 의한 전류감소폭이 작다. 이렇게 개량된 I-V 특성으로 선형성이 우수한 소자는 장기적 동작이나 고온에서의 동작에 대해 안정성을 크게 확대할 수 있다.

위에서 설명된 바와 같이 본 발명에서는 HEMT 구조의 2DEG의 높은 이동도의 운반자에 의해 고주파 및 고전압에서 높은 전도(conduction)로 소자의 동작에서 안정성을 제공한다. 이는 동급의 회로에 있어서 효율을 높이고 수동소자의 전류축퇴의 정도를 축소시키므로 고출력 시스템의 부피를 최소화 할 수 있게 한다. 본 발명의 소자는 성능과 장점은 고속으로 동작하는 고주파-고전력 응용에 필수적이라 할 수 있다.

본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정, 변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.

1:반도체 기판 2:시드층
3:완충층 4:GaN 액티브층
5:스페이서층 6:확장층
7:엔트 포인트 콘트롤층 8:p-GaN 에피층
9:게이트 금속층 10:절연막
11:제1측벽 12:제2측벽
13:소스 14:드레인

Claims (7)

1. GaN 액티브층의 상부에 위치하는 스페이서층;
   상기 스페이서층의 상부 중앙에 위치하는 확장층;
   상기 확장층의 상부에 배치되는 p-GaN 에피층;
   상기 p-GaN 에피층 상에 위치하는 게이트 금속층을 포함하되,
   상기 p-GaN 에피층과 게이트 금속층의 측면에 위치하는 다중의 측벽을 포함하는 GaN 반도체 소자.
2. 제1항에 있어서,
   다중의 상기 측벽은,
   상기 게이트 금속층의 측면에 위치하는 제1측벽; 및
   상기 p-GaN 에피층의 측면에 위치하는 제2측벽을 포함하고,
   상기 제2측벽은 상기 제1측벽의 하부측에서 외측으로 돌출되어 위치하는 것을 특징으로 하는 GaN 반도체 소자.
3. 제1항에 있어서,
   상기 p-GaN 에피층과 상기 확장층 사이에 배치되어,
   상기 p-GaN 에피층 패턴 형성시, 식각의 엔드 포인트를 제어할 수 있는 엔드 포인트 콘트롤층을 더 포함하는 GaN 반도체 소자.
4. 제3항에 있어서,
   상기 엔드 포인트 콘트롤층은 AlGaN인 것을 특징으로 하는 GaN 반도체 소자.
5. a) GaN 액티브층의 상부에 스페이서층, 확장층, p-GaN 에피층, 게이트 금속층을 순차 형성하는 단계;
   b) 상기 게이트 금속층의 상부에 제1절연막을 증착하고, 제1절연막 패턴을 이용하여 상기 게이트 금속층을 패터닝하는 단계;
   c) 상기 게이트 금속층의 측면에 제1측벽을 형성하는 단계; 및
   d) 상기 제1측벽을 이용하여 하부의 p-GaN 에피층을 패터닝한 후, 패터닝된 p-GaN 에피층의 측면에 제2측벽을 형성하는 단계를 포함하는 GaN 반도체 소자 제조방법.
6. 제5항에 있어서,
   상기 a) 단계에서 상기 확장층과 상기 p-GaN 에피층의 사이에 엔드 포인트 콘트롤층을 더 형성하고,
   상기 d) 단계에서 p-GaN 에피층을 패터닝할 때, 상기 엔드 포인트 콘트롤층을 식각 종점으로 이용하는 것을 특징으로 하는 GaN 반도체 소자 제조방법.
7. 제6항에 있어서,
   상기 엔드 포인트 콘트롤층은,
   AlGaN층인 것을 특징으로 하는 GaN 반도체 소자 제조방법.
   

Images