CN112687543B - 一种氮化镓器件的制备方法及终端结构 - Google Patents
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Abstract
本发明涉及半导体保护器件领域，尤其涉及一种氮化镓器件的制备方法及终端结构。包括：步骤S1，提供一衬底；步骤S2，于衬底上依次形成缓冲层、沟道层和势垒层；步骤S3，形成一沟槽；步骤S4，于衬底表面形成第一介质层，并覆盖器件区，第一芯片终端区的上表面，沟槽的槽壁和底部以及划片沟槽区的侧壁；步骤S5，进行源漏及栅极工艺；步骤S6，于衬底上表面形成第二介质层，并覆盖器件区的上表面，第一芯片终端区的上表面及沟槽的侧壁及底部，划片沟槽区的侧壁及底部。本发明的技术方案有益效果在于：提供一种氮化镓器件的制备方法及终端结构，不仅能够改善刻蚀后的耐压情况，还可以进一步减小氮化镓器件中的终端部分的面积占比。
Description
技术领域
本发明涉及半导体保护器件领域，尤其涉及一种氮化镓器件的制备方法及终端结构。
背景技术
氮化镓基高电子迁移率晶体管具有禁带宽度大、临界击穿电压高、热导率高、低导通电阻等特点，在电力电子技术领域有广泛应用前景。
由于氮化镓HEMT属于异质结构成的平面结构，芯片终端部分漏电流主要集中在外延层区域，在晶圆切割成芯片后，芯片边缘截面上容易形成漏电。漏电的原因主要来自两方面：一是2DEG层在电场作用下产生电流，在边缘处如果没有介质层处理或者介质层与氮化镓外延层截面结合的不稳定，都会造成漏电；二是在晶圆切割过程中，由于受热或受力不均匀，造成的氮化镓外延层边缘裂开或者剥离现象，因而造成漏电。因而终端部分需要通过特殊结构处理来减小各种情况造成的漏电现象。
发明内容
针对现有技术中存在的问题，本申请提供一种氮化镓器件的制备方法及终端结构。
其中，一种氮化镓器件的制备方法，包括：
步骤S1，提供一衬底，所述衬底包括第一芯片终端区和芯片有源区，所述第一芯片终端区与所述芯片有源区之间通过一连续的第二芯片终端区连接；
步骤S2，于所述衬底上依次形成缓冲层、沟道层和势垒层；
步骤S3，去除所述第一芯片终端区的所述势垒层、所述沟道层和所述缓冲层，以形成一划片沟槽区，并于所述第二芯片终端区形成一沟槽，使所述沟槽底部暴露所述缓冲层；
步骤S4，于所述衬底表面形成一第一介质层，使所述第一介质层覆盖所述芯片有源区，所述第二芯片终端区的上表面，所述沟槽的槽壁和底部以及所述划片沟槽区的侧壁；
步骤S5，于所述芯片有源区进行源漏工艺及栅极工艺，以形成氮化镓器件；
步骤S6，于所述衬底上表面形成一连续的第二介质层，使所述第二介质层覆盖所述芯片有源区的上表面，所述第二芯片终端区的上表面及所述沟槽的侧壁及底部，所述划片沟槽区的侧壁及底部。
优选的，所述步骤S5包括：
步骤S51，于所述芯片有源区中生成一第一掩膜层，并打开所述芯片有源区中分别对应于漏区和源区的第一工艺窗口；
步骤S52，于所述第一工艺窗口执行所述源漏工艺以形成源漏区；
步骤S53，去除所述第一掩膜层；
步骤S54，形成第二掩膜层，并打开所述芯片有源区中对应于栅极区的第二工艺窗口；
步骤S55，于所述第二工艺窗口执行所述栅极工艺以形成栅极。
优选的，所述缓冲层中包括第一缓冲层以及覆盖所述第一缓冲层的第二缓冲层。
优选的，所述第一缓冲层采用AlN材料，所述第二缓冲层采用GaN材料。
优选的，所述沟道层采用GaN材料。
优选的，所述势垒层采用AlGaN材料。
优选的，所述第一介质层为单层结构，所述单层采用SixNy、SiO2、Al2O3材料中的一种，其中x和y为整数；
或
所述第一介质层为多层结构，所述多层采用SixNy、SiO2、Al2O3材料中的一种或多种，其中x和y为整数。
优选的，所述第一介质层的厚度为20nm-300nm。
优选的，所述第二介质层为单层结构，所述单层采用SixNy、SiO2、SiOzNt材料中的一种，其中x、y、z以及t为整数；
或
所述第二介质层为多层结构，所述多层采用SixNy、SiO2、SiOzNt材料中的一种或多种，其中x、y、z以及t为整数。
优选的，所述第二介质层的厚度为50nm-5000nm。
其中，一种氮化镓器件的终端结构，应用于如上任意一项所述的制备方法，包括：
一衬底，所述衬底包括第一芯片终端区和芯片有源区，所述第一芯片终端区与所述芯片有源区之间通过一连续的第二芯片终端区连接；
一缓冲层、一沟道层和一势垒层，依次设置在衬底上方；
一划片沟槽区，设置在所述第一芯片终端区上，并通过去除所述第一芯片终端区中所述势垒层、所述沟道层和所述缓冲层的方式形成；
一沟槽，设置在所述第二芯片终端区中，所述沟槽底部暴露缓冲层；
一第一介质层，设置在所述衬底的上方，所述第一介质层覆盖所述芯片有源区，所述第二芯片终端区的上表面，所述沟槽的槽壁和底部以及所述划片沟槽区的侧壁；
一第二介质层，设置在所述第一介质层的上方，所述第二介质层覆盖芯片有源区的上表面，所述第二芯片终端区的上表面及所述沟槽的侧壁及底部，所述划片沟槽区的侧壁及底部。
上述技术方案具有如下优点或有益效果：提供一种氮化镓器件的制备方法及终端结构，不仅能够改善刻蚀后的耐压情况，还可以进一步减小氮化镓器件中的终端部分的面积占比。
附图说明
图1为本申请的较佳的实施方式中，氮化镓器件的制备方法的流程示意图；
图2为本申请的较佳的实施方式中，氮化镓器件的制备方法的结构示意图；
图3为本申请的较佳的实施方式中，制备方法中步骤S5的流程示意图。
具体实施方式
下面结合附图和具体实施方式对本申请进行详细说明。本申请并不限定于该实施方式，只要符合本申请的主旨，则其他实施方式也可以属于本申请的范畴。
本申请的主旨是解决现有技术中芯片边缘截面上容易形成漏电的问题，通过提供一种氮化镓器件的终端结构的制备方法，不仅能够改善刻蚀后的耐压情况，还可以进一步减小氮化镓器件中的终端部分的面积占比。以下提供的具体技术手段均为实现本申请主旨的举例说明，可以理解的是，在不冲突的情况下，以下所举的实施方式，及实施方式中的技术特征均可相互组合。并且，不应当以用于说明本申请可行性的实施方式来限定本申请的保护范围。
本申请的优选的实施方式中，基于现有技术中存在的上述问题，现提供一种氮化镓器件的制备方法，如图1所示，包括：
步骤S1，提供一衬底1，衬底1包括第一芯片终端区13和芯片有源区 11，第一芯片终端区13与芯片有源区11之间通过一连续的第二芯片终端区 12连接；
步骤S2，于衬底1上依次形成缓冲层2、沟道层3和势垒层4；
步骤S3，去除第一芯片终端区13的势垒层4、沟道层3和缓冲层2，以形成一划片沟槽区，并于第二芯片终端区12形成一沟槽121，使沟槽121底部暴露缓冲层2；
步骤S4，于衬底1表面形成一第一介质层5，使第一介质层5覆盖芯片有源区11，第二芯片终端区12的上表面，沟槽121的槽壁和底部以及划片沟槽区的侧壁；
步骤S5，于芯片有源区11进行源漏工艺及栅极工艺，以形成氮化镓器件；
步骤S6，于衬底1上表面形成一连续的第二介质层6，使第二介质层6 覆盖芯片有源区11的上表面，第二芯片终端区12的上表面及沟槽121的侧壁及底部，划片沟槽区的侧壁及底部。
具体地，考虑到基于现有技术中制备的氮化镓器件的漏电现象，本发明通过上述步骤S1-步骤S6 制备的氮化镓器件如图2所示，于衬底1上表面形成连续的第一介质层5，第一介质层5覆盖芯片有源区11，第二芯片终端区 12的上表面，沟槽121的槽壁和底部以及划片沟槽区的侧壁，再于衬底1上表面形成一连续的第二介质层6，使第二介质层6覆盖芯片有源区11的上表面，第二芯片终端区12的上表面及沟槽121的侧壁及底部，划片沟槽区的侧壁及底部。也就是说，本发明于生产制作时，芯片有源区11也就是芯片的有源区域，第一芯片终端区13和第二芯片终端区12构成了芯片的终端部分，第一芯片终端区13的右边为划片沟槽区域，由此，能够切断氮化镓器件的终端部分2DEG层，并且能够避免切割过程对芯片内部造成损伤，因此改善终端部分漏电情况。
进一步地，于步骤S3中可通过离子刻蚀技术将第一芯片终端区13的势垒层4、沟道层3和缓冲层2全部去除，随后，于步骤S4再通过形成第一介质层5，以避免刻蚀势垒层4、沟道层3和缓冲层2导致的缺陷，然后，于步骤S5，再通过第二介质层6来保护势垒层4、沟道层3和缓冲层2，从而避免切割应力带来的影响。相应的，第二芯片终端区12为芯片的边缘，于步骤 S3中，也相应地通过等离子体刻蚀工艺去除第二芯片终端区12中的势垒层以及沟道层3形成沟槽121，以避免电子直接通过沟道层3流向第一芯片终端区13，再通过第一介质层5来修复刻蚀势垒层4、沟道层3和缓冲层2带来的缺陷，通过第二介质层6改善刻蚀后的耐压情况。
本发明的优选实施例中，如图3所示，步骤S5包括：
步骤S51，于芯片有源区中生成一第一掩膜层，并打开芯片有源区中分别对应于漏区和源区的第一工艺窗口；
步骤S52，于第一工艺窗口执行源漏工艺以形成源漏区；
步骤S53，去除第一掩膜层；
步骤S54，形成第二掩膜层，并打开芯片有源区中对应于栅极区的第二工艺窗口；
步骤S55，于第二工艺窗口执行栅极工艺以形成栅极。
具体地，在制备氮化镓器件的过程，可采用后栅工艺对芯片有源区11 进行加工，以形成氮化镓器件。其中，首先，可于芯片有源区11中设置一第一掩膜层，并打开对应漏区和源区的第一工艺窗口执行源漏工艺，形成漏极 111和源极112，随后可去除第一掩膜层，形成第二掩膜层，并打开一对应于栅极区的第一工艺窗口，形成栅极113，以此形成氮化镓器件。
本发明的优选实施例中，缓冲层2包括第一缓冲层21以及覆盖第一缓冲层21的第二缓冲层22。
具体地，于衬底1上形成的缓冲层2可包括第一缓冲层21以及设置在第一缓冲层21上表面，以覆盖第一缓冲层21的第二缓冲层22。
本发明的优选实施例中，第一缓冲层21采用AlN材料，第二缓冲层22 采用GaN材料。
本发明的优选实施例中，沟道层3采用GaN材料。
本发明的优选实施例中，势垒层4采用AlGaN材料。
本发明的一优选实施例中，第一介质层5为单层结构，第一介质层5可采用SixNy、SiO2、Al2O3材料中的一种，其中x和y为整数；
或
第一介质层5为多层结构，第一介质层5可采用SixNy、SiO2、Al2O3材料中的一种或多种，其中x和y为整数。
本发明的优选实施例中，第一介质层5的厚度为20nm-300nm。
具体地，于衬底1表面可形成第一介质层5，第一介质层5覆盖芯片有源区11，第二芯片终端区12的上表面，沟槽121的槽壁和底部以及划片沟槽区的侧壁，其中，第一介质层5可采用单层结构，即采用SixNy、SiO2、Al2O3材料中的一种材料生成第一介质层5，另外，第一介质层5还可采用多层结构，即采用SixNy、SiO2、Al2O3材料中的一种或多种材料生成第一介质层5。例如，当第一介质层5采用单层结构，x取3，y取4时，第一介质层5为Si3N4层，又例如，第一介质层5采用多种堆叠结构，第一介质层5可为SiO2层以及Al2O3层堆叠的结构，相应的，第一介质层5的厚度可为20nm-300nm。
本发明的优选实施例中，第二介质层6为单层结构，第二介质层6可采用SixNy、SiO2、SiOzNt材料中的一种，其中x、y、z以及t为整数；
或
第二介质层6为多层结构，第二介质层6可采用SixNy、SiO2、SiOzNt材料中的一种或多种，其中x、y、z以及t为整数。
本发明的优选实施例中，第二介质层6的厚度为50nm-5000nm。
具体地，于衬底1上表面形成连续的第二介质层6，第二介质层6覆盖芯片有源区11的上表面，第二芯片终端区12的上表面及沟槽121的侧壁及底部，划片沟槽区的侧壁及底部。其中，第二介质层6可采用单层结构，即采用SixNy、SiO2、SiOzNt中的一种材料生成第二介质层6，另外，第二介质层 6还可采用多层结构，即采用SixNy、SiO2、SiOzNt材料中的一种或多种材料生成第二介质层6。例如，当第二介质层6采用单层结构，z取1，t取1时，第二 介质层6为SiON层，又例如，第二介质层6采用多种堆叠结构，x取1， y取1，z取1，t取1时时，第二介质层6可为SiN层以及SiON层堆叠的结构，相应的，第二介质层6的厚度可为20nm-300nm。
相应的，基于本发明提供的氮化镓器件的制备方法，可制备对应的氮化镓器件的终端结构，可如图2所示，具体包括：
一衬底1，衬底1包括第一芯片终端区13和芯片有源区11，第一芯片终端区13与芯片有源区11之间通过一连续的第二芯片终端区12连接；
一缓冲层2、一沟道层3和一势垒层4，依次设置在衬底1上方；
一划片沟槽区，设置在第一芯片终端区13上，并通过去除第一芯片终端区13中势垒层4、沟道层3和缓冲层2的方式形成；
一沟槽121，设置在第二芯片终端区12中，沟槽121底部暴露缓冲层2；
一第一介质层5，设置在衬底1的上方，第一介质层5覆盖芯片有源区 11，第二芯片终端区12的上表面，121沟槽的槽壁和底部以及划片沟槽区的侧壁；
一第二介质层6，设置在第一介质层5的上方，第二介质层6覆盖芯片有源区11的上表面，第二芯片终端区12的上表面及沟槽121的侧壁及底部，划片沟槽区的侧壁及底部。
应用于本发明的制备方法，可对应制备氮化镓器件的终端结构，使用种终端结构，不仅能够改善刻蚀后的耐压情况，还可以进一步减小氮化镓器件中的终端部分的面积占比。
以上仅为本发明较佳的实施方式，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。
Claims (11)
1.一种氮化镓器件的制备方法，其特征在于，包括：
步骤S1，提供一衬底，所述衬底包括第一芯片终端区和芯片有源区，所述第一芯片终端区与所述芯片有源区之间通过一连续的第二芯片终端区连接；
步骤S2，于所述衬底上依次形成缓冲层、沟道层和势垒层；
步骤S3，去除所述第一芯片终端区的所述势垒层、所述沟道层和所述缓冲层，以形成一划片沟槽区，并于所述第二芯片终端区形成一沟槽，使所述沟槽底部暴露所述缓冲层；
步骤S4，于所述衬底上形成一第一介质层，使所述第一介质层覆盖所述芯片有源区，所述第二芯片终端区的上表面，所述沟槽的槽壁和底部以及所述划片沟槽区的侧壁，且所述第一介质层暴露所述划片沟槽区的衬底；
步骤S5，于所述芯片有源区进行源漏工艺及栅极工艺，以形成氮化镓器件；
步骤S6，于所述衬底上形成一连续的第二介质层，使所述第二介质层覆盖所述芯片有源区的上表面，所述第二芯片终端区的上表面及所述沟槽的侧壁及底部，所述划片沟槽区的侧壁及底部，在所述划片沟槽区，所述第二介质层连接所述衬底。
2.根据权利要求1所述的制备方法，其特征在于，所述步骤S5包括：
步骤S51，于所述芯片有源区中生成一第一掩膜层，并打开所述芯片有源区中分别对应于漏区和源区的第一工艺窗口；
步骤S52，于所述第一工艺窗口执行所述源漏工艺以形成源漏区；
步骤S53，去除所述第一掩膜层；
步骤S54，形成第二掩膜层，并打开所述芯片有源区中对应于栅极区的第二工艺窗口；
步骤S55，于所述第二工艺窗口执行所述栅极工艺以形成栅极。
3.根据权利要求1所述的制备方法，其特征在于，所述缓冲层中包括第一缓冲层以及覆盖所述第一缓冲层的第二缓冲层。
4.根据权利要求3所述的制备方法，其特征在于，所述第一缓冲层采用AlN材料，所述第二缓冲层采用GaN材料。
5.根据权利要求1所述的制备方法，其特征在于，所述沟道层采用GaN材料。
6.根据权利要求1所述的制备方法，其特征在于，所述势垒层采用AlGaN材料。
7.根据权利要求1所述的制备方法，其特征在于，所述第一介质层为单层结构，所述第一介质层采用SixNy、SiO2、Al2O3材料中的一种，其中x和y为整数；
或
所述第一介质层为多层结构，所述第一介质层采用SixNy、SiO2、Al2O3材料中的一种或多种，其中x和y为整数。
8.根据权利要求1所述的制备方法，其特征在于，所述第一介质层的厚度为20nm-300nm。
9.根据权利要求1所述的制备方法，其特征在于，所述第二介质层为单层结构，所述第二介质层采用SixNy、SiO2、SiOzNt材料中的一种，其中x、y、z以及t为整数；
或
所述第二介质层为多层结构，所述第二介质层采用SixNy、SiO2、SiOzNt材料中的一种或多种，其中x、y、z以及t为整数。
10.根据权利要求1所述的制备方法，其特征在于，所述第二介质层的厚度为50nm-5000nm。
11.一种氮化镓器件的终端结构，应用如上述权利要求1-10中任意一项所述的制备方法得到 ，其特征在于，所述氮化镓器件的终端结构包括：
一衬底，所述衬底包括第一芯片终端区和芯片有源区，所述第一芯片终端区与所述芯片有源区之间通过一连续的第二芯片终端区连接；
一缓冲层、一沟道层和一势垒层，依次设置在衬底上方；
一划片沟槽区，设置在所述第一芯片终端区上，并通过去除所述第一芯片终端区中所述势垒层、所述沟道层和所述缓冲层的方式形成；
一沟槽，设置在所述第二芯片终端区中，所述沟槽底部暴露缓冲层；
一第一介质层，设置在所述衬底的上方，所述第一介质层覆盖所述芯片有源区，所述第二芯片终端区的上表面，所述沟槽的槽壁和底部以及所述划片沟槽区的侧壁，且所述第一介质层暴露所述划片沟槽区的衬底；
一第二介质层，设置在所述第一介质层的上方，所述第二介质层覆盖芯片有源区的上表面，所述第二芯片终端区的上表面及所述沟槽的侧壁及底部，所述划片沟槽区的侧壁及底部；在所述划片沟槽区，所述第二介质层连接所述衬底。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011429610.5A CN112687543B (zh) | 2020-12-09 | 2020-12-09 | 一种氮化镓器件的制备方法及终端结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011429610.5A CN112687543B (zh) | 2020-12-09 | 2020-12-09 | 一种氮化镓器件的制备方法及终端结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112687543A CN112687543A (zh) | 2021-04-20 |
| CN112687543B true CN112687543B (zh) | 2021-09-03 |
Family
ID=75446408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011429610.5A Active CN112687543B (zh) | 2020-12-09 | 2020-12-09 | 一种氮化镓器件的制备方法及终端结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112687543B (zh) |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8193591B2 (en) * | 2006-04-13 | 2012-06-05 | Freescale Semiconductor, Inc. | Transistor and method with dual layer passivation |
| JP5261923B2 (ja) * | 2006-10-17 | 2013-08-14 | サンケン電気株式会社 | 化合物半導体素子 |
| JP5186661B2 (ja) * | 2007-09-28 | 2013-04-17 | 富士通株式会社 | 化合物半導体装置 |
| JP5503113B2 (ja) * | 2008-05-08 | 2014-05-28 | 古河電気工業株式会社 | 半導体装置、ウエハ構造体および半導体装置の製造方法 |
| JP5324157B2 (ja) * | 2008-08-04 | 2013-10-23 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2011159714A (ja) * | 2010-01-29 | 2011-08-18 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
| JP5625558B2 (ja) * | 2010-02-22 | 2014-11-19 | サンケン電気株式会社 | 半導体ウェハ、及び半導体装置の製造方法 |
| WO2015047421A1 (en) * | 2013-09-30 | 2015-04-02 | Hrl Laboratories, Llc | Normally-off iii-nitride transistors with high threshold-voltage and low on-resistance |
| US8653558B2 (en) * | 2011-10-14 | 2014-02-18 | Freescale Semiconductor, Inc. | Semiconductor device and method of making |
| CN104134690B (zh) * | 2014-07-22 | 2017-06-06 | 华为技术有限公司 | 一种高电子迁移率晶体管及其制备方法 |
| JP2016225425A (ja) * | 2015-05-29 | 2016-12-28 | サンケン電気株式会社 | 半導体装置 |
| US10256149B2 (en) * | 2017-02-28 | 2019-04-09 | Infineon Technologies Austria Ag | Semiconductor wafer dicing crack prevention using chip peripheral trenches |
| CN109004029B (zh) * | 2018-07-17 | 2024-02-27 | 中山市华南理工大学现代产业技术研究院 | 具有金属氧化物/二氧化硅叠栅的GaN基MOS-HEMT器件及其制备方法 |
| CN110690284A (zh) * | 2019-11-19 | 2020-01-14 | 南方科技大学 | 一种氮化镓基场效应晶体管及其制备方法 |
-
2020
- 2020-12-09 CN CN202011429610.5A patent/CN112687543B/zh active Active
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| Publication number | Publication date |
|---|---|
| CN112687543A (zh) | 2021-04-20 |
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |