KR20240008373A - 향상된 성능을 갖는 고전자 이동도 트랜지스터들의 제조 방법들 - Google Patents

향상된 성능을 갖는 고전자 이동도 트랜지스터들의 제조 방법들 Download PDF

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KR20240008373A
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카일 보더
조슈아 비스게스
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울프스피드, 인크.
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Abstract

고전자 이동도 트랜지스터(HEMT; high electron mobility transistor)를 형성하는 방법은: 기판 상에 순차적으로 적층된 채널층 및 장벽층을 포함하는 반도체 구조물을 제공하는 단계; 장벽층 상에 제1 절연층을 형성하는 단계; 및 장벽층 상에 게이트 컨택트, 소스 컨택트, 및 드레인 컨택트를 형성하는 단계를 포함한다. 제1 절연층과 장벽층 사이의 계면은, 반도체 구조물의 드레인 액세스 영역 및/또는 소스 액세스 영역 상의 수정된 계면 영역을 포함하여, 드레인 액세스 영역 및/또는 소스 액세스 영역의 면저항이 300 내지 400 Ω/sq이 되도록 한다.

Description

향상된 성능을 갖는 고전자 이동도 트랜지스터들의 제조 방법들
우선권 주장
본 출원은, 그 개시내용 전체가 참조에 의해 본 명세서에 포함되는 2021년 5월 20일에 출원된 미국 특허 출원 제17/325,628호의 우선권을 주장한다.
분야
본 명세서에서 설명된 발명적 개념들은, 반도체 디바이스들에 관한 것이고, 더 구체적으로는, 고전자 이동도 트랜지스터들에 관한 것이다.
R-대역(0.5-1 GHz), S-대역(3 GHz), X-대역(10 GHz), Ku-대역(12-18 GHz), K-대역(18-27GHz), Ka-대역(27-40 GHz) 및 V-대역(40-75 GHz) 등의 고주파들에서 동작하면서 높은 전력 처리 능력을 요구하는 전기 회로들이 더욱 보편화되었다. 특히, 현재 예를 들어 500 MHz 이상의 주파수들(마이크로파 주파수들 포함)에서 RF 신호들을 증폭하는데 이용되는 RF 트랜지스터 증폭기들에 대한 수요가 높다. 이들 RF 트랜지스터 증폭기들은, 종종, 높은 신뢰성, 우수한 선형성을 나타내고 높은 출력 전력 레벨들을 처리할 필요가 있다.
RF 트랜지스터 증폭기들은, 실리콘 카바이드("SiC") 및 III족 질화물 재료들 등의, 실리콘 또는 와이드 밴드갭 반도체 재료들로 구현될 수 있다. 여기서, "와이드 밴드갭"이라는 용어는 1.40 eV보다 큰 밴드갭을 갖는 반도체 재료들을 말한다. 본 명세서에서 사용될 때, 용어 "III족 질화물"이란, 질소와 주기율표의 Ⅲ족 원소들, 대개는 알루미늄(Al), 갈륨(Ga), 및/또는 인듐(In) 사이에서 형성된 반도체성 화합물들을 말한다. 이 용어는 또한, AlGaN 및 AlInGaN 등의 3원소 및 4원소 화합물을 말한다. 이들 화합물들은 1 몰의 질소가 총 1 몰의 III족 원소들과 결합된 실험적 공식을 갖는다.
실리콘 기반의 RF 트랜지스터 증폭기들은 전형적으로 측방향 확산형 금속 산화물 반도체("LDMOS"; laterally diffused metal oxide semiconductor) 트랜지스터들을 이용하여 구현된다. 실리콘 LDMOS RF 트랜지스터 증폭기는 높은 수준의 선형성을 나타낼 수 있고 제작 비용이 비교적 저렴할 수 있다. III족 질화물계 RF 트랜지스터 증폭기들은 전형적으로 "HEMT"(High Electron Mobility Transistors)로서 구현되며, LDMOS RF 트랜지스터 증폭기들이 고유한 성능 제한들을 가질 수 있는 고전력 및/또는 고주파 동작을 요구하는 응용들에서 주로 이용된다.
HEMT 디바이스들은 다수의 응용에서 동작상의 이점들을 제공할 수 있다. 동작시에, 상이한 밴드갭 에너지들을 갖는 2개의 반도체 재료의 이종접합에서 2차원 전자 가스(2DEG)가 HEMT 디바이스에서 형성되고, 여기서 더 작은 밴드갭 재료는 더 높은 전자 친화도를 갖는다. 2DEG는 더 작은 밴드갭 재료의 축적층이며 매우 높은 시트 전자 농도를 포함할 수 있다. 또한, 더 넓은 밴드갭 반도체 재료에서 발생하는 전자들은 2DEG층으로 전달되어, 이온화된 불순물 산란 감소로 인해 높은 전자 이동성을 허용한다. 높은 캐리어 농도와 높은 캐리어 이동성의 이러한 조합은 HEMT에 매우 큰 트랜스컨덕턴스(transconductance)를 제공할 수 있으며, 고주파 응용들을 위한 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)들보다 강력한 성능 이점을 제공할 수 있다.
III족-질화물계 재료 시스템으로 제작된 고전자 이동도 트랜지스터들은 앞서 언급한 높은 절연파괴 전계, 넓은 밴드갭, 큰 전도 대역 오프셋, 및/또는 높은 포화 전자 드리프트 속도를 포함하는 재료 특성들의 조합으로 인해 많은 양의 무선 주파수(RF) 전력을 생성할 가능성을 갖고 있다.
따라서, HEMT 디바이스들은 전력 증폭기(PA; power amplifier)에 유리하게 이용될 수 있다. HEMT 디바이스들을 이용하는 전력 증폭기들을 포함한 전력 증폭기들은, 종종, 출력 전력과 대역폭 사이의 절충을 경험한다. 기생 커패시턴스들 등의 내부 비효율성은 디바이스의 스위칭 속도에 영향을 미칠 수 있다. 더 작은 트랜지스터 기하학적 구조들은 더 높은 동작 주파수를 달성할 수 있지만, 더 작은 치수들은 감소된 전류(및 전력) 용량을 초래할 수 있다. 증폭기의 동작 특성들을 개선하는 것은 이용가능한 대역폭을 효율적으로 이용하는 것을 보조할 수 있다.
본 명세서에 설명된 실시예들은, 개선된 HEMT 디바이스들을 형성하는 방법들 및 이러한 HEMT 디바이스들을 포함하는 개선된 전력 증폭기들을 제공한다.
본 개시내용의 일부 실시예에 따르면, 고전자 이동도 트랜지스터(HEMT)를 형성하는 방법은: 기판 상에 순차적으로 적층된 채널층 및 장벽층을 포함하는 반도체 구조물을 제공하는 단계; 장벽층 상에 제1 절연층을 형성하는 단계; 및 장벽층 상에 게이트 컨택트, 소스 컨택트, 및 드레인 컨택트를 형성하는 단계를 포함한다. 제1 절연층과 장벽층 사이의 계면은, 반도체 구조물의 드레인 액세스 영역 및/또는 소스 액세스 영역 상의 수정된 계면 영역을 포함하여, 드레인 액세스 영역 및/또는 소스 액세스 영역의 면저항이 300 내지 400 Ω/sq이 되도록 한다.
일부 실시예에서, 게이트 컨택트의 하단면(bottom surface)은 수정된 계면 영역으로부터 10 내지 400 nm만큼 측방향으로 오프셋된다.
일부 실시예에서, 장벽층 상에 제1 절연층을 형성하는 단계는, 물리적 기상 퇴적(PVD), 플라즈마 강화 화학적 기상 퇴적(PECVD), 원자층 퇴적(ALD), 플라즈마 강화 원자층 퇴적(PEALD), 및/또는 열분해 퇴적의 이용을 포함한다.
일부 실시예에서, 이 방법은 제1 절연층을 형성하는 단계 전에 산성 및/또는 염기성 화학조에서 장벽층의 상위 표면을 습식 에칭하는 단계를 더 포함한다.
일부 실시예에서, 이 방법은, 제1 절연층을 형성하는 단계에 앞서, 장벽층의 이온 충격을 수행하는 단계, 장벽층의 플라즈마 질화를 수행하는 단계, 장벽층의 플라즈마 산화를 수행하는 단계, 장벽층의 H2 플라즈마 처리를 수행하는 단계, 및/또는 가스 환경에서 장벽층을 어닐링하는 단계를 더 포함한다.
일부 실시예에서, 이 방법은 수정된 계면 영역과 게이트 컨택트 사이에 스페이서를 형성하는 단계를 더 포함한다.
일부 실시예에서, 스페이서를 형성하는 단계는: 제1 절연층에 홀(hole)을 에칭하는 단계; 및 홀의 측벽 상에 및 장벽층 상에 스페이서를 형성하는 단계를 포함하고, 게이트 컨택트를 형성하는 단계는 홀 내의 스페이서의 측벽 상에 게이트 컨택트의 적어도 일부를 형성하는 단계를 포함한다.
일부 실시예에서, 스페이서와 장벽층 사이의 계면은 수정된 계면 영역과는 상이한 계면 특성을 포함한다.
본 개시내용의 일부 실시예에 따르면, 고전자 이동도 트랜지스터(HEMT)를 형성하는 방법은 : 기판 상에 순차적으로 적층된 채널층 및 장벽층을 포함하는 반도체 구조물을 제공하는 단계; 장벽층 상에 제1 절연층을 형성하는 단계; 장벽층 상에 게이트 컨택트를 형성하는 단계 ―게이트 컨택트의 적어도 일부는 제1 절연층 내에 형성됨―; 및 게이트 컨택트의 하단면으로부터 측방향으로 분리되는 제1 절연층과 장벽층 사이에 수정된 계면 영역을 제공하는 단계를 포함한다.
일부 실시예에서, 수정된 계면 영역은 게이트 컨택트의 하단면으로부터 측방향으로 10 내지 400 nm만큼 분리된다.
일부 실시예에서, 이 방법은: 제1 절연층에 홀을 에칭하는 단계; 및 홀의 측벽 상에 및 장벽층 상에 스페이서를 형성하는 단계를 더 포함하고, 게이트 컨택트를 형성하는 단계는 홀 내의 스페이서의 측벽 상에 게이트 컨택트의 적어도 일부를 형성하는 단계를 포함한다.
일부 실시예에서, 스페이서와 장벽층 사이의 계면은 수정된 계면 영역의 트랩 농도와는 상이한 트랩 농도를 포함한다.
일부 실시예에서, 수정된 계면 영역을 제공하는 단계는, 제1 절연층을 형성하는 단계 전에, 산성 및/또는 염기성 화학조에서 장벽층의 상위 표면을 습식 에칭하는 단계, 장벽층의 이온 충격을 수행하는 단계, 장벽층의 플라즈마 질화를 수행하는 단계, 장벽층의 플라즈마 산화를 수행하는 단계, 장벽층의 H2 플라즈마 처리를 수행하는 단계, 및/또는 가스 환경에서 장벽층을 어닐링하는 단계를 포함한다.
일부 실시예에서, 제1 절연층의 두께는 80 nm 내지 120 nm이다.
일부 실시예에서, 수정된 계면 영역 아래의 반도체 구조물의 드레인 액세스 영역 및/또는 소스 액세스 영역의 면저항은 300 내지 400 Ω/sq이다.
본 개시내용의 일부 실시예에 따르면, 고전자 이동도 트랜지스터(HEMT)를 형성하는 방법은: 기판 상의 채널층 및 채널층 상의 장벽층을 포함하는 반도체 구조물을 제공하는 단계; 장벽층 상에 제1 절연층을 형성하는 단계 ―제1 절연층은 제1 절연층과 장벽층 사이의 계면에서 수정된 계면 영역을 포함함―; 제1 절연층의 개구 내의 장벽층 상에 스페이서를 형성하는 단계; 및 장벽층과 제1 절연층의 개구부 내의 스페이서 상에 게이트 컨택트를 형성하는 단계를 포함한다.
일부 실시예에서, 이 방법은 기판을 얇게 하는 단계를 더 포함한다.
일부 실시예에서, 게이트 컨택트의 하단 코너(bottom corner)는 스페이서에 의해 수정된 계면 영역으로부터 오프셋된다.
일부 실시예에서, 제1 절연층의 두께는 80 nm 내지 120 nm이다.
일부 실시예에서, 장벽층에 인접한 스페이서의 하단면의 폭은 10 내지 400 nm이다.
일부 실시예에서, 수정된 계면 영역을 포함하는 제1 절연층을 형성하는 단계는 : 산성 및/또는 염기성 화학조에서 장벽층의 상위 표면을 습식 에칭하는 단계, 장벽층의 상위 표면의 완충 산화물 에칭(BOE; buffered oxide etch)을 수행하는 단계, 장벽층의 이온 충격을 수행하는 단계, 장벽층의 플라즈마 질화를 수행하는 단계, 장벽층의 플라즈마 산화를 수행하는 단계, 장벽층의 H2 플라즈마 처리를 수행하는 단계, 및/또는 가스 환경에서 장벽층을 어닐링하는 단계; 및 장벽층 상에 패시베이션층을 퇴적하는 단계를 포함한다.
일부 실시예에서, 스페이서와 장벽층 사이의 계면은 수정된 계면 영역의 트랩 농도 및/또는 표면 전위와는 상이한 트랩 농도 및/또는 표면 전위를 포함한다.
도 1은 본 개시내용의 실시예들에 따른 고전자 이동도 트랜지스터의 개략적인 평면도이다.
도 2a는 도 1의 라인 A-A를 따라 취한 개략적인 단면도이다. 도 2b 및 도 2c는 도 2a의 구역 A의 상세한 단면도들이다.
도 3a는 본 명세서에 설명된 실시예들에 따른 디바이스들의 전력 밀도 특성들의 그래프이다. 도 3b는 본 명세서에 설명된 실시예들에 따른 디바이스들의 전력 부가 효율(PAE; power added efficiency) 특성들의 그래프이다. 도 3c는 본 명세서에 설명된 실시예들에 따른 디바이스들의 드레인 효율 특성들의 그래프이다.
도 4a 내지 도 4q는 본 개시내용의 실시예들에 따른 HEMT 디바이스를 제작하는 방법을 도시하는 도 1의 라인 B-B를 따라 취한 개략적인 단면도들이다.
도 5a 내지 도 5c는 본 개시내용의 실시예들에 따른 HEMT 디바이스들이 팩키징되어 팩키징된 RF 트랜지스터 증폭기들을 제공할 수 있는 여러 예시적인 방식을 나타내는 개략적인 단면도들이다.
이하, 본 발명의 실시예들이 도시된 첨부된 도면들을 참조하여 본 발명적 개념들의 실시예들이 더욱 완전하게 설명된다. 그러나 이들 본 발명적 개념들은 많은 상이한 형태들로 구체화될 수 있고, 본 명세서에서 개시된 실시예들로 제한되는 것으로 해석되어서는 안된다. 오히려, 이들 실시예들은, 본 개시내용이 철저하고 완전해지도록, 및 본 발명적 개념의 범위를 본 기술분야의 통상의 기술자에게 충분히 전달할 수 있게 하도록 제공되는 것이다. 유사한 참조 번호들은 전체를 통해 유사한 요소들을 가리킨다.
본 개시내용의 실시예들은 개선된 성능을 나타낼 수 있는 고전자 이동도 트랜지스터들에 관한 것이다. 일부 실시예에서, HEMT 디바이스의 소스 및 드레인 액세스 영역들에서 패시베이션층과 장벽층 사이의 계면에 처리들이 제공되어 이들 영역들에서 장벽층과 패시베이션층 사이의 계면 상태들을 개선할 수 있다. 계면 처리들은, 누설 전류를 더욱 감소시키고 디바이스의 항복 성능을 향상시키기 위해 디바이스의 게이트로부터 오프셋될 수 있다. 일부 실시예에서, 디바이스를 생성하는 방법들은, 계면 처리들을 갖는 소스 및 드레인 액세스 영역들 사이의 게이트 오프셋과 게이트들을 자기-정렬할 수 있다.
도 1은 본 개시내용의 실시예들에 따른 HEMT 디바이스(300)의 개략적인 평면도이다. 도 2a는 도 1의 라인 A-A를 따라 취한 HEMT 디바이스(300)의 개략적인 단면도이다. 도 2b 및 도 2c는 도 2a의 구역 A의 상세 단면도들이다. 도 1과 도 2a 내지 도 2c는 식별 및 설명을 위한 구조물들을 나타내기 위한 의도이고, 구조물들을 물리적 규모로 표현하려는 의도는 아니다.
도 1과 도 2a 내지 도 2c를 참조하면, III족 질화물 반도체 HEMT를 위한 반도체 구조물 등의 반도체 구조물(390)은, 실리콘 카바이드 SiC 기판 또는 사파이어 기판 등의 기판(322) 상에 형성될 수 있다. 기판(322)은, 예를 들어, 실리콘 카바이드의 4H 폴리타입일 수 있는, 반절연성 실리콘 카바이드(SiC) 기판일 수 있다. 다른 실리콘 카바이드 후보 폴리타입들로는, 3C, 6H 및 15R 폴리타입이 포함될 수 있다. 기판은 Cree, Inc.에서 입수할 수 있는 고순도 반절연성(HPSI; High Purity Semi-Insulating) 기판일 수 있다. 용어 '반절연성'은 여기서는 절대적인 의미가 아니라 설명적으로 사용되는 것이다.
일부 실시예에서, 기판(322)의 실리콘 카바이드 벌크 결정은 실온에서 약 1×105 ohm-cm 이상의 저항률을 가질 수 있다. 본 개시내용의 일부 실시예에서 이용될 수 있는 예시적인 SiC 기판들은, 예를 들어 본 개시내용의 양수인인 Durham, N.C.의 Cree, Inc.에 의해 제조되며, 이러한 기판들을 생성하기 위한 방법들은, 그 전체 개시내용이 참조에 의해 본 명세서에 포함되는, 예를 들어, 미국 특허 번호 Re. 34,861, 미국 특허 번호 4,946,547, 미국 특허 번호 5,200,022, 및 미국 특허 번호 6,218,680에서 설명되어 있다. 실리콘 카바이드가 기판 재료로서 이용될 수 있지만, 본 개시내용의 실시예들은, 사파이어(Al2O3), 알루미늄 질화물(AlN), 알루미늄 갈륨 질화물(AlGaN), 갈륨 질화물(GaN), 실리콘(Si), GaAs, LGO, 아연 산화물(ZnO), LAO, 인듐 인화물(InP) 등의, 임의의 적절한 기판을 이용할 수 있다. 기판(322)은 실리콘 카바이드 웨이퍼일 수 있고, HEMT 디바이스(300)는 웨이퍼 레벨 처리를 통해 적어도 부분적으로 형성될 수 있으며, 그 후 웨이퍼는 다이싱되어 복수의 개개의 고전자 이동도 트랜지스터(300)를 제공할 수 있다.
기판(322)은 하위 표면(322A) 및 상위 표면(322B)을 가질 수 있다. 일부 실시예에서, HEMT 디바이스(300)의 기판(322)은 얇은 기판(322)일 수 있다. 일부 실시예에서, (예를 들어, 도 2a에서 수직 Z 방향으로의) 기판(322)의 두께는 100 μm 이하일 수 있다. 일부 실시예에서, 기판(322)의 두께는 75 μm 이하일 수 있다. 일부 실시예에서, 기판(322)의 두께는 50 μm 이하일 수 있다.
채널층(324)은 기판(322)의 상위 표면(322B)(또는 본 명세서에서 추가로 설명되는 선택적인 층들) 상에 형성되고, 장벽층(326)은 채널층(324)의 상위 표면 상에 형성된다. 채널층(324) 및 장벽층(326) 각각은 일부 실시예에서 에피택셜 성장에 의해 형성될 수 있다. III족 질화물들의 에피택셜 성장을 위한 기술들은, 예를 들어, 미국 특허 번호 5,210,051, 미국 특허 번호 5,393,993, 및 미국 특허 번호 5,523,589호에 설명되어 있으며, 그 개시내용들은 또한 전체적으로 본 명세서에 참조에 의해 포함된다. 채널층(324)은 장벽층(326)의 밴드갭보다 작은 밴드갭을 가질 수 있고, 채널층(324)은 또한, 장벽층(326)보다 큰 전자 친화도를 가질 수 있다. 채널층(324) 및 장벽층(326)은 III족 질화물계 재료들을 포함할 수 있다. 일부 실시예에서, 웨이퍼의 두께(TW)(예컨대, 기판(322), 채널층(324) 및 장벽층(326)의 두께)는 40 μm 내지 약 100 μm일 수 있다. 일부 실시예에서, 웨이퍼 두께(TW)는 40 μm 내지 약 80 μm일 수 있다. 일부 실시예에서, 웨이퍼 두께(TW)는 대략 75 μm일 수 있다. 웨이퍼 두께(TW)를 감소시키는 것은, 더 작은 단면을 갖는 비아(325)의 형성을 허용할 수 있어서, 디바이스(300)의 전체 크기를 감소시키고 인덕턴스를 감소시킬 수 있다. 일부 실시예에서, 비아(325)의 최대 단면적(A2)은 1000 μm2 이하이다.
일부 실시예에서, 채널층(324)의 전도 대역 가장자리의 에너지가 채널과 장벽층들(324, 326) 사이의 계면에서 장벽층(326)의 전도 대역 가장자리의 에너지보다 작다면, 채널층(324)은 AlxGa1-xN 등의 Ⅲ족 질화물일 수 있고, 여기서, 0 ≤ x < 1이다. 본 개시내용의 소정 실시예들에서, x=0이고, 채널층(324)이 GaN임을 나타낸다. 채널층(324)은, InGaN, AlInGaN 등의 다른 Ⅲ족 질화물일 수도 있다. 채널층(324)은 언도핑("비-의도적으로 도핑)될 수 있고, 약 0.002 μm보다 큰 두께까지 성장될 수 있다. 채널층(324)은 또한, GaN, AlGaN 등의 초격자 또는 조합들 등의 다층 구조물일 수 있다. 채널층(324)은 일부 실시예에서 압축 변형을 받을 수 있다.
일부 실시예에서, 장벽층(326)은, AlN, AlInN, AlGaN 또는 AlInGaN, 또는 이들 층들의 조합들일 수 있다. 장벽층(326)은 단일층을 포함할 수 있거나 다층 구조물일 수 있다. 일부 실시예에서, 장벽층(326)은 채널층(324) 바로 위의 얇은 AlN 층일 수 있고, 그 위에 단일 AlGaN 또는 복수의 층이 있을 수 있다. 본 개시내용의 특정한 실시예들에서, 장벽층(326)은 충분히 두꺼울 수 있고, 장벽층(326)이 오옴 접촉 금속 아래에 매립될 때 분극 효과들을 통해 채널층(324)과 장벽층(326) 사이의 계면에서 상당한 캐리어 농도를 유도하기 위해 충분히 높은 알루미늄(Al) 조성 및 도핑을 가질 수 있다. 장벽층(326)은, 예를 들어 약 0.1 nm 내지 약 30 nm 두께일 수 있지만, 내부에 균열이나 실질적인 결함 형성을 야기할 정도로 두껍지는 않다. 일부 실시예에서, 장벽층의 두께는 13 내지 18 nm이다. 소정의 실시예들에서, 장벽층(326)은 언도핑되거나 n형 도펀트로 약 1019 cm-3 미만의 농도까지 도핑된다. 일부 실시예에서, 장벽층(326)은 AlxGa1-xN이고, 여기서, 0 < x < 1이다. 특정한 실시예들에서, 알루미늄 농도는 약 25 %이다. 그러나, 본 개시내용의 다른 실시예들에서, 장벽층(326)은 약 5% 내지 약 100% 미만의 알루미늄 농도를 갖는 AlGaN을 포함한다. 본 개시내용의 특정한 실시예들에서, 알루미늄 농도는 약 10%보다 크다. 채널층(324) 및/또는 장벽층(326)은 예를 들어 금속-유기 화학적 기상 퇴적(MOCVD; metal-organic chemical vapor deposition), 분자선 에피택시(MBE; molecular beam epitaxy), 또는 수소화물 기상 에피택시(HVPE; hydride vapor phase epitaxy)에 의해 퇴적될 수 있다. 본 명세서에서 논의된 바와 같이, 2DEG층은 채널층(324)과 장벽층(326) 사이의 접합부에서 채널층(324)에 유도된다. 2DEG층은, 각각, 소스 컨택트(315)와 드레인 컨택트(305) 아래에 있는 디바이스의 소스 영역과 드레인 영역 사이의 전도를 허용하는 고전도성 층으로 작용한다. 채널층(324) 및 장벽층(326)은 반도체 구조물(390)을 형성한다.
설명의 목적을 위해 반도체 구조물(390)이 채널층(324) 및 장벽층(326)과 함께 도시되어 있지만, 반도체 구조물(390)은, 채널층(324)과 기판(322) 사이의 버퍼 및/또는 핵형성층(들) 및/또는 장벽층(326) 상의 캡층 등의 추가적인 층들/구조물들/요소들을 포함할 수 있다. 기판들, 채널층들, 장벽층들, 및 기타의 층들을 포함하는 HEMT 구조물들은, 전체 개시내용이 참조에 의해 본 명세서에 포함되는, 미국 특허 번호 5,192,987, 미국 특허 번호 5,296,395, 미국 특허 번호 6,316,793, 미국 특허 번호 6,548,333, 미국 특허 번호 7,544,963, 미국 특허 번호 7,548,112, 미국 특허 번호 7,592,211, 미국 특허 번호 7,615,774, 및 미국 특허 번호 7,709,269에서 예를 통해 논의되고 있다. 예를 들어, 실리콘 카바이드 기판(322)과 HEMT 디바이스(300)의 나머지 부분 사이에 적절한 결정 구조 전이를 제공하기 위해 AlN 버퍼층이 기판(322)의 상위 표면(322B) 상에 형성될 수 있다. 추가적으로, 변형 밸런싱 전이층(들)은, 또한 및/또는 대안으로서, 예를 들어, 그 개시내용이 마치 본 명세서에 개시된 것처럼 참조에 의해 본 명세서에 포함되는, 공동으로 양도된 미국 특허 7,030,428에서 설명된 바와 같이 제공될 수 있다. 선택적인 버퍼/핵형성/전이층들은, MOCVD, MBE 및/또는 HVPE에 의해 퇴적될 수 있다.
소스 컨택트(315) 및 드레인 컨택트(305)는 장벽층(326)의 상위 표면(326A) 상에 형성될 수 있으며, 서로 측방향으로 이격될 수 있다. 게이트 컨택트(310)는 소스 컨택트(315)와 드레인 컨택트(305) 사이의 장벽층(326)의 상위 표면(326A) 상에 형성될 수 있다. 게이트 컨택트(310)의 재료는 장벽층(326)의 조성에 기초하여 선택될 수 있고, 일부 실시예에서는 Schottky 컨택트일 수 있다. 예를 들어, 니켈(Ni), 백금(Pt), 니켈 실리사이드(NiSix), 구리(Cu), 팔라듐(Pd), 크롬(Cr), 텅스텐(W) 및/또는 텅스텐 실리콘 질화물(WSiN) 등의, 갈륨 질화물계 반도체 재료에 대해 쇼트키 접촉을 형성할 수 있는 종래의 재료들이 이용될 수도 있다.
소스 컨택트(315) 및 드레인 컨택트(305)는, 갈륨 질화물계 반도체 재료에 대한 오옴 접촉을 형성할 수 있는 금속을 포함할 수 있다. 적절한 금속들로는, Ti, W, 티타늄 텅스텐(TiW), 실리콘(Si), 티타늄 텅스텐 질화물(TiWN), 텅스텐 실리사이드(WSi), 레늄(Re), 니오븀(Nb), Ni, 금(Au), 알루미늄(Al), 탄탈(Ta), 몰리브덴(Mo), NiSix, 티타늄 실리사이드(TiSi), 티타늄 질화물(TiN), WSiN, Pt 등의, 내화성 금속들이 포함될 수 있다. 일부 실시예에서, 소스 컨택트(315)는 오옴 소스 컨택트(315)일 수 있다. 따라서, 소스 컨택트(315), 및/또는 드레인 컨택트(305)는 장벽층(326)과 직접 접촉하는 오옴 접촉 부분을 포함할 수 있다. 일부 실시예에서, 소스 컨택트(315) 및/또는 드레인 컨택트(305)는 복수의 층으로 형성되어, 예를 들어, 그 전체 개시내용이 참조에 의해 본 명세서에 포함되는, 공동으로 양도된 미국 특허 번호 8,563,372 및 미국 특허 번호 9,214,352에서 설명되는 바와 같이 제공될 수 있는 오옴 컨택트를 형성할 수 있다.
소스 컨택트(315)는, 예를 들어 접지 전압 등의 기준 신호에 결합될 수 있다. 기준 신호에 대한 결합은, 기판(322)의 하위 표면(322A)으로부터 기판(322)을 통해 장벽층의 상위 표면(326A)으로 연장되는 비아(325)에 의해 제공될 수 있다. 비아(325)는 소스 컨택트(315)의 오옴 부분(ohmic portion)(315A)의 하단면을 노출시킬 수 있다. 기판(322)의 하위 표면(322A) 및 비아(325)의 측벽들 상에 백메탈 층(backmetal layer)(335)이 형성될 수 있다. 백메탈 층(335)은 소스 컨택트(315)의 오옴 부분(315A)과 직접 접촉할 수 있다. 일부 실시예에서, 백메탈 층(335)과 소스 컨택트(315)의 오옴 부분(315A)의 하단면의 접촉 면적은, 소스 컨택트(315)의 오옴 부분(315A)의 하단면의 면적의 50% 이상일 수 있다. 따라서, 백메탈 층(335) 및 이에 결합된 신호는 소스 컨택트(315)에 전기적으로 접속될 수 있다.
일부 실시예에서, 소스 컨택트(315), 드레인 컨택트(305), 및 게이트 컨택트(310)는, 기판(322) 상에 복수의 소스 컨택트(315), 드레인 컨택트(305), 및 게이트 컨택트(310)로서 형성될 수 있다. 도 1을 참조하면, 기판(322) 상에 복수의 드레인 컨택트(305)와 소스 컨택트(315)가 교대로 배열될 수 있다. 게이트 컨택트(310)는, 인접한 드레인 컨택트(305)와 소스 컨택트(315) 사이에 배치되어 복수의 트랜지스터 단위 셀을 형성할 수 있으며, 그 예가 도 1에서 300_A 및 300_B로서 지정되어 있다. 트랜지스터 단위 셀들(300_A, 300_B) 각각은, 소스 컨택트(315), 드레인 컨택트(305) 및 게이트 컨택트(310)를 포함할 수 있다. 도 1은, 논의의 편의를 위해, 소스 컨택트들(315), 드레인 컨택트들(305), 및 게이트 컨택트들(310)의 서브세트를 나타내고 있지만, HEMT 디바이스(300)는, 도 1에 예시되지 않은 추가적인 소스 컨택트들(315), 드레인 컨택트들(305), 및 게이트 컨택트들(310)을 포함한, 추가적인 구조물들을 가질 수 있다는 것을 이해할 것이다. 본 기술분야의 통상의 기술자라면 이해하겠지만, HEMT 트랜지스터는 소스 컨택트(315)와 드레인 컨택트(305) 사이의 게이트 컨택트(310)의 제어 하에서 소스 컨택트(315)와 드레인 컨택트(305) 사이의 활성 영역에 의해 형성될 수 있다.
도 2b를 참조하면, 장벽층(326) 상에 제1 절연층(350)이 형성될 수 있고, 제1 절연층(350) 상에 제2 절연층(355)이 형성될 수 있다. 제1 절연층(350)의 두께(ID1)는 80 nm 내지 120 nm일 수 있다. 일부 실시예에서, 제1 절연층(350)의 두께(ID1)는 대략 100 nm일 수 있다. 일부 실시예에서, 제1 절연층(350)은 실리콘 질화물(SixNy), 알루미늄 질화물(AlN), 실리콘 이산화물(SiO2), 및/또는 기타의 적절한 보호 재료를 포함할 수 있다. 제2 절연층(355)의 두께(ID2)는 190 nm 내지 230 nm일 수 있다. 일부 실시예에서, 제2 절연층(355)의 두께(ID2)는 대략 210 nm일 수 있다. 일부 실시예에서, 제1 절연층(350)과 제2 절연층(355)은 대략 310 nm의 결합된 두께를 가질 수 있다. 제1 절연층(350)의 두께는, 게이트-소스 커패시턴스 및 게이트-드레인 커패시턴스에 영향을 미칠 수 있어서, 디바이스(300)의 스위칭 속도에 영향을 줄 수 있다. 유사하게, 제2 절연층(355)의 두께는, 게이트-드레인 커패시턴스에 영향을 미칠 수 있어서, 디바이스(300)의 스위칭 속도 및 이득에 영향을 미칠 수 있다.
제1 절연층(350) 내에 게이트 컨택트(310)가 형성될 수 있고, 그 일부는 제2 절연층(355) 아래에 있을 수 있다. 본 발명은 도 2a 및 도 2b에 나타낸 게이트 컨택트(310)의 특정한 형상으로 제한되지 않고, 본 명세서에 설명된 실시예로부터 벗어나지 않고, 게이트 컨택트(310)의 다른 형상들뿐만 아니라 디바이스(300)의 다른 요소들도 가능하다는 것을 이해할 것이다.
게이트 컨택트(310)는, 제1 절연층(350) 내의 제1 부분(310_1)과, 제1 부분(310_1) 상의, 즉, 제2 절연층(355) 내의 제2 부분(310_2)을 포함할 수 있다. 게이트 컨택트(310)의 제2 부분(310_2)의 폭은 제1 부분(310_1)을 초과할 수 있다. 일부 실시예에서, 게이트 컨택트(310)의 제2 부분(310_2)은 게이트 컨택트(310)의 제1 부분(310_1)의 하나 이상의 측벽을 넘어 연장되어, 게이트 컨택트(310)가 T-형상 게이트 및/또는 감마 게이트를 형성하게 할 수 있다. 게이트 컨택트(310)의 드레인 측에서, 게이트 컨택트(310)의 제2 부분(310_2)은 게이트 컨택트(310)의 제1 부분(310_1)의 측벽을 넘어 드레인 컨택트(305)를 향해 제1 거리(ΓD)만큼 연장될 수 있다. 거리 ΓD는 0.05 μm 내지 0.15 μm일 수 있다. 일부 실시예에서, ΓD는 대략 0.1 μm일 수 있다. 게이트 컨택트(310)의 소스 측에서, 게이트 컨택트(310)의 제2 부분(310_2)은 게이트 컨택트(310)의 제1 부분(310_1)의 측벽을 넘어 소스 컨택트(315)를 향해 제2 거리(ΓS)만큼 연장될 수 있다. 거리 ΓS는 0.05 μm 내지 0.15 μm일 수 있다. 일부 실시예에서, ΓS는 대략 0.1 μm일 수 있다. 제1 거리(ΓD)는 디바이스(300)의 게이트-드레인 커패시턴스에 영향을 미칠 수 있어서, 디바이스(300)의 스위칭 속도 및 이득에 영향을 미칠 수 있다. 제2 거리(ΓS)는 디바이스(300)의 게이트-소스 커패시턴스에 영향을 미칠 수 있어서, 디바이스(300)의 스위칭 속도에 영향을 미칠 수 있다.
게이트 컨택트(310)의 제1 부분(310_1)은 장벽층(326)에 인접한 하위 표면(310A)을 포함할 수 있다. 도 2a에서 LG로 표시된 게이트 컨택트(310)의 하위 표면(310A)의 길이는 50 nm 내지 400 nm일 수 있다. 일부 실시예에서, LG는 120 nm 내지 180 nm일 수 있다. 일부 실시예에서, LG는 대략 150 nm일 수 있다. 길이 LG는 게이트 컨택트(310)와 장벽층(326) 사이의 계면의 길이를 나타낼 수 있다. 길이 LG는 트랜스컨덕턴스 및 게이트 기생에 영향을 미칠 수 있어서, 디바이스(300)의 스위칭 및 효율성에 영향을 미칠 수 있다. 드레인 컨택트(305)에 가장 가까운 게이트 컨택트(310)의 하위 표면(310A)의 측면 및/또는 엣지는, 도 2a에 도시된 바와 같이, 드레인 컨택트(305)의 엣지(예컨대, 가장 가까운 엣지)로부터 거리 LGD만큼 분리될 수 있다. 게이트 컨택트(310)의 하위 표면(310A)과 드레인 컨택트(305) 사이의 거리(LGD)는 1.75 μm 내지 2.25 μm일 수 있다. 일부 실시예에서, LGD는 대략 1.98 μm일 수 있다. 소스 컨택트(315)에 가장 가까운 게이트 컨택트(310)의 하위 표면(310A)의 측면 및/또는 엣지는, 도 13에 나타낸 바와 같이, 소스 컨택트(315)의 엣지(예컨대, 가장 가까운 엣지)로부터 거리 LGS만큼 분리될 수 있다. 게이트 컨택트(310)의 하위 표면(310A)과 소스 컨택트(315) 사이의 거리(LGS)는 0.5 μm 내지 0.7 μm일 수 있다. 일부 실시예에서, LGS는 대략 0.6 μm일 수 있다. 거리들 LGD와 LGS는 디바이스(300)의 온-저항에 기여할 수 있어서, 디바이스 효율성에 영향을 미칠 수 있다. 일부 실시예에서, 게이트 컨택트(310)는 드레인 컨택트(305)보다 소스 컨택트(315)에 더 가까울 수 있다.
소스 컨택트(315), 드레인 컨택트(305) 및 게이트 컨택트(310)는 제1 절연층(350)에 형성될 수 있다. 일부 실시예에서, 게이트 컨택트(310)의 적어도 일부는 제1 절연층 상에 있을 수 있다. 일부 실시예에서, 게이트 컨택트(310)는 T형 게이트 및/또는 감마 게이트로서 형성될 수 있으며, 그 형성은, 예를 들어, 그 개시내용 전체가 참조에 의해 본 명세서에 포함되는, 미국 특허 번호 8,049,252, 미국 특허 번호 7,045,404, 및 미국 특허 번호 8,120,064에서 논의된다. 제2 절연층(355)은, 제1 절연층(350) 상에, 및 드레인 컨택트(305), 게이트 컨택트(310) 및 소스 컨택트(315)의 일부 상에 형성될 수 있다.
제1 절연층(350)과 장벽층(326) 사이의 계면은 계면의 품질을 향상시키는데 이용되는 계면 처리 및/또는 프로세스의 결과로서 물리적 특성들을 포함할 수 있다. 디바이스(300)의 소스 액세스 영역(SAR)은, 게이트 컨택트(310)와 소스 컨택트(315) 사이에 위치하는 반도체 구조물(390)의 부분들을 포함할 수 있다. 유사하게, 디바이스(300)의 드레인 액세스 영역(DAR; drain access region)은 게이트 컨택트(310)와 드레인 컨택트(305) 사이에 있는 반도체 구조물(390)의 부분들을 포함할 수 있다. 본 명세서에서 더 논의되는 바와 같이, 수정된 계면 영역(375)은 부분적으로 소스 및 드레인 액세스 영역들(SAR, DAR) 내부에 및/또는 상에 제공되어, 전도성, 트랩 농도, 면저항, 및/또는 게이트 컨택트(310)와 드레인 컨택트(305)(또는 소스 컨택트(315)) 사이의 측방향(예컨대, 도 2a의 X 방향 및/또는 장벽층(326)의 상위 표면(326A)에 평행한 방향)에서의 표면 전위에서 불균일한 변화를 제공할 수 있다. 일부 실시예에서, 수정된 계면 영역(375)은, 예를 들어 트랩 농도를 감소시키거나 그렇지 않으면 계면의 전기적 속성을 개선하기 위해 제1 절연층(350)과 장벽층(326) 사이의 계면에 대한 물리적 변경들을 포함할 수 있다. 제1 절연층(350)과 장벽층(326) 사이의 계면에 대한 수정들은 계면의 및/또는 그 주변의 구역에 영향을 미칠 수 있다. 또한, 제1 절연층(350)과 장벽층(326) 사이의 계면에 대한 수정들은 채널층(324)과 장벽층(326) 사이의 접합부에서 채널층(324)에 유도된 2DEG에도 영향을 미칠 수 있다. 예를 들어, 수정된 계면 영역(375)의 결과로서, 디바이스(300)의 소스 액세스 영역(SAR) 및/또는 드레인 액세스 영역(DAR)(예컨대, 채널층(324)과 장벽층(326) 사이의 접합부에서 채널층(324)에 유도된 디바이스 2DEG 채널)의 면저항은 300 내지 400 Ω/sq일 수 있다.
도 2b를 참조하면, 수정된 계면 영역(375)은 게이트 컨택트(310)의 하위 표면(310A)으로부터 오프셋 OG만큼 분리(예컨대, 측방향으로 오프셋)될 수 있다. 다르게 말하면, 수정된 계면 영역(375)은 게이트 컨택트(310)의 하위 표면(310A)으로부터 오프셋(OG) 내에서 제1 절연층(350)과 장벽층(326) 사이의 계면에는 없을 수 있다. 오프셋(OG)은 10 nm 내지 400 nm일 수 있다. 수정된 계면 영역(375)의 존재는 디바이스(300)의 활성 영역의 전도성 및/또는 면저항을 향상시켜 디바이스의 성능을 향상시킬 수 있다. 그러나, 소스 액세스 영역(SAR) 및/또는 드레인 액세스 영역(DAR)에 존재할 때 디바이스의 성능을 향상시킬 수 있는 동일한 특성들이 게이트 컨택트(310)에 너무 가까이 배치되면 누설 전류가 존재하게 할 수 있다. 증가된 누설 전류는 디바이스(300)의 항복 성능 및/또는 신뢰성을 감소시킬 수 있다. 수정된 계면 영역(375)을 게이트 컨택트(310)의 하위 표면(310A)으로부터 오프셋(OG)만큼 이격시킴으로써, 디바이스(300)는 누설 전류의 증가를 피하면서 개선된 표면 및 드레인 액세스 영역들(SAR, DAR)의 이점들을 가질 수 있다. 수정된 계면 영역(375) 및 오프셋(OG)을 제공하기 위한 방법은 본 명세서에서 더 논의될 것이다.
일부 실시예에서, 수정된 계면 영역(375)과 게이트 컨택트(310) 사이의 구역(예컨대, 게이트 컨택트(310)로부터의 오프셋(OG) 내의 제1 절연층(350)과 장벽층(326) 사이의 계면의 구역)은 계면 수정이 없거나, 수정된 계면 영역(375)과는 상이한 계면 수정을 가질 수 있다. 달리 말하면, 제1 절연층(350)과 게이트 컨택트(310)에 인접한 장벽층(326) 사이에서 이루어진 계면 수정은, 드레인 액세스 영역(DAR) 및/또는 소스 액세스 영역(SAR) 위의 수정된 계면 영역(375)과는 상이할 수 있다.
본 명세서에서 추가로 논의되는 바와 같이, 일부 실시예에서, 게이트 컨택트(310)로부터의 오프셋(OG)은 스페이서(485)에 의해 제공될 수 있다. 이러한 실시예가 도 2c에 예시되어 있다. 도 2c에 도시된 바와 같이, 스페이서(485)는 제1 절연층(350)과 게이트 컨택트(310)의 하단면 및/또는 하단 코너 사이에 위치할 수 있다. 스페이서(485)는 제1 절연층(350)과 동일한 재료로 이루어질 수 있으나, 본 개시내용의 실시예들은 이것으로 제한되는 것은 아니다. 일부 실시예에서, 스페이서(485)는 제1 절연층(350)의 재료와는 상이한 재료로 형성될 수 있다. 그러나, 동일한 재료로 형성되더라도, (예컨대, 스페이서(485)를 형성하는데 이용되는 프로세스들의 결과로서) 제1 절연층(350)과 스페이서(485) 사이에 계면(485I)이 존재할 수 있다. 위에서 논의된 바와 같이, 일부 실시예에서, 스페이서(485)는 스페이서(485)와 장벽층(326) 사이에 그 자신의 계면 수정을 가질 수 있다. 일부 실시예에서, 스페이서(485)와 장벽층(326) 사이의 계면 수정은, 제1 절연층(350)과 장벽층(326) 사이의 수정된 계면 영역(375)과는 상이할 수 있다. 예를 들어, 일부 실시예에서, 스페이서(485)와 장벽층(326) 사이의 계면에서의 트랩 농도는, 제1 절연층(350)과 장벽층(326) 사이의 계면에서의 트랩 농도와는 상이할 수 있다.
일부 실시예에서, 게이트 컨택트(310)는 수정된 계면 영역(375) 내에서 자기-정렬될 수 있다. 달리 말하면, 게이트 컨택트(310)는, 게이트 컨택트(310)와 디바이스(310)의 드레인 측 상의 수정된 계면 영역(375) 사이의 오프셋(OG)이 게이트 컨택트(310)와 디바이스(310)의 소스 측 상의 수정된 계면 영역(375) 사이의 오프셋(OG)과 실질적으로 동일하도록 위치할 수 있다. 일부 실시예에서, 게이트 컨택트(310)의 자기-정렬에 의해 제공되는 OG의 대칭 간격은 수정된 계면 영역(375)과 게이트 컨택트(310) 사이의 감소된 및/또는 최소의 이격의 이용을 허용하여 수정된 계면 상태를 갖는 채널의 백분율의 증가 및/또는 최대화를 허용할 수 있다.
다시 도 2a를 참조하면, 제2 절연층(355) 상에 필드 플레이트들(360)이 형성될 수 있다. 필드 플레이트(360)의 적어도 일부는 게이트 컨택트(310) 상에 있을 수 있다. 필드 플레이트(360)의 적어도 일부는 게이트 컨택트(310)와 드레인 컨택트(305) 사이에 있는 제2 절연층(355) 부분 상에 있을 수 있다. 필드 플레이트(360)는 HEMT 디바이스(300)의 피크 전계를 감소시킬 수 있어서, 증가된 항복 전압 및 감소된 전하 트래핑을 초래할 수 있다. 전계의 감소는 누설 전류 감소 및 신뢰성 향상 등의 다른 이점들도 제공할 수 있다. 필드 플레이트들 및 필드 플레이트들을 형성하기 위한 기술들은, 그 전체 개시내용이 참조에 의해 본 명세서에 포함되는, 미국 특허 번호 8,120,064에서 예를 통해 논의되어 있다.
게이트 컨택트(310)의 드레인 측에서, 필드 플레이트(360)는, 도 2a에 나타낸 바와 같이, 게이트 컨택트(310)의 제2 부분(310_2)의 측벽을 넘어 드레인 컨택트(305)를 향해 거리 LF2만큼 연장될 수 있다. 일부 실시예에서, 거리 LF2란, 필드 플레이트(360)가 드레인 컨택트(305)와 가장 가까운 게이트 컨택트(310)의 제2 부분(310_2)의 최외곽 부분을 넘어 연장되는 거리를 말할 수 있다. 거리 LF2는 0.3 μm 내지 0.5 μm일 수 있다. 일부 실시예에서, L F2는 대략 0.4 μm일 수 있다. 게이트 컨택트(310)를 넘어서는 필드 플레이트(360)의 연장 거리 LF2는, 게이트-소스 커패시턴스 및 디바이스(300)의 항복 전압에 영향을 미칠 수 있어서, 디바이스(300)의 전압 정격 및 스위칭 속도에 영향을 미칠 수 있다.
금속 컨택트들(365)은 제2 절연층(355)에 배치될 수 있다. 금속 컨택트들(365)은, 드레인 컨택트(305), 게이트 컨택트(310), 및 소스 컨택트(315)와 HEMT 디바이스(300)의 다른 부분들 사이의 상호접속을 제공할 수 있다. 금속 컨택트들(365) 중 각자의 것들은 드레인 컨택트(305) 및/또는 소스 컨택트(315) 중 각자의 것들과 직접 접촉할 수 있다. 금속 컨택트들(365)은, 예를 들어 구리, 코발트, 금 및/또는 복합 금속을 포함한, 금속 또는 다른 고전도성 재료를 포함할 수 있다. 예시의 편의를 위해, 도 1에서는, 제2 절연층(355), 필드 플레이트들(360), 및 금속 컨택트들(365)은 도시되지 않았다.
도 1과, 도 2a 내지 도 2c와 관련하여 논의된 치수들 중 하나 이상은 디바이스(300)의 개선에 기여할 수 있다. 일부 실시예에서, 디바이스(300)의 구성은, 디바이스가 종래의 디바이스들에 비해 성능 및 개선들을 달성하는 것을 허용할 수 있다. 예를 들어, 여기서 설명된 실시예들은 향상된 RF 및 신뢰성 성능을 갖는 광학적으로 정의된 200 nm 미만(예컨대, 120 nm 내지 200 nm) GaN HEMT 기술을 제공한다. 예를 들어, 여기서 제공된 실시예들은 30GHz의 동작 주파수에서 4.6W/mm보다 크거나 같은 출력 전력 밀도를 가질 수 있다. 일부 실시예에서, 30GHz에서의 출력 전력 밀도는 4.6 W/mm 내지 4.8 W/mm이다. 본 문서에 제공된 실시예들은, 30GHz의 동작 주파수에서 33%보다 큰 피크 전력 부가 효율(PAE; Power Added Efficiency)을 가질 수 있다. 일부 실시예에서, 피크 PAE(Power Added Efficiency)는 30GHz의 동작 주파수에서 33% 내지 38%일 수 있다.
도 3a는 본 명세서에서 설명된 실시예들에 따른 디바이스들의 전력 밀도 특성들의 그래프이다. 도 3b는 본 명세서에서 설명된 실시예들에 따른 디바이스들의 전력 부가 효율(PAE) 특성들의 그래프이다. 도 3c는 본 명세서에서 설명된 실시예들에 따른 디바이스들의 드레인 효율 특성들의 그래프이다.
도 3a는, 개선되지 않은 디바이스들(530)의 샘플("관련 디바이스")과 비교하여 본 개시내용의 실시예들에 따라 제작된 디바이스들(520)의 샘플("개선된 디바이스")의 출력 전력 밀도를 나타낸다. 도 3a에 도시된 바와 같이, 본 개시내용의 실시예들은 전력 밀도에서의 상당한 개선을 나타내며, 샘플들(520)은 대략 4.3 W/mm의 최대 전력 밀도를 갖는 관련 디바이스의 샘플들(530)과 비교하여 4.6 내지 4.8 W/mm 범위의 전력 밀도 값들을 나타낸다. 도 3b 및 도 3c에 나타낸 바와 같이, 본 개시내용의 실시예들에 따라 제작된 디바이스들(520)의 샘플("개선된 디바이스")은 개선되지 않은 디바이스들(530)의 샘플("관련 디바이스")에 필적할만한 PAE(도 3b) 및 드레인 효율(도 3c)을 나타낸다. 따라서, 본 개시내용의 실시예들에 따른 HEMT 디바이스들은 디바이스의 PAE 및 드레인 효율을 유지하면서 디바이스의 출력 전력 밀도를 증가시킬 수 있다. 본 개시내용의 실시예들은, 고주파 응용들을 위한 개선된 기생 커패시턴스, 트래핑 및 전력 밀도를 제공할 수 있다.
도 4a 내지 도 4q는, 본 개시내용의 실시예들에 따른, 도 1과 도 2a 내지 도 2c의 HEMT 디바이스(300) 등의 HEMT 디바이스를 제작하는 방법을 나타내는 도 1의 라인 B-B를 따라 취한 개략적인 단면도이다. 도 4a 내지 도 4q에서, 드레인 및 소스 컨택트들 이전에 게이트 컨택트가 형성되는 프로세스가 예시되어 있다. 이것은, 계면 수정 프로세스의 더 명확한 설명을 제공하기 위한 것으로, 본 개시내용의 실시예들을 제한하려는 의도는 아니다. 일부 실시예에서, 소스 및 드레인 컨택트들은 게이트 컨택트를 형성하기 전에 먼저 제작될 수 있다.
이제 도 4a를 참조하면, 반도체 구조물이 형성될 수 있는 기판(122)이 제공된다. 기판(122) 상에 채널층(324)이 형성되고, 채널층(324) 상에 장벽층(326)이 형성된다. 기판(122)은, 예를 들어, 실리콘 카바이드의 4H 폴리타입일 수 있는, 반절연성 실리콘 카바이드(SiC) 기판일 수 있다. 다른 실리콘 카바이드 후보 폴리타입들로는, 3C, 6H 및 15R 폴리타입이 포함될 수 있다. 기판(122)의 두께는 100 μm 이상일 수 있다.
실리콘 카바이드는, III족 질화물 디바이스들을 위한 일반적인 기판 재료일 수 있는 사파이어(Al2O3)보다 III족 질화물들(채널층(324) 및/또는 장벽층(326)에 채용될 수 있음)에 훨씬 더 가까운 결정 격자 정합을 갖고 있다. 더 가까운 격자 정합은 사파이어에서 일반적으로 이용가능한 것들보다 더 높은 품질의 III족 질화물 필름들을 생성할 수 있다. 실리콘 카바이드는 또한 비교적 높은 열 전도도를 가지며, 따라서 실리콘 카바이드 상에 형성된 III족 질화물 디바이스들의 총 출력 전력은 사파이어 및/또는 실리콘 상에 형성된 유사한 디바이스들만큼 기판의 열 발산에 의해 제한되지 않을 수 있다. 또한, 반절연성 실리콘 카바이드 기판들은 디바이스 격리 및 감소된 기생 커패시턴스를 제공할 수 있다.
실리콘 카바이드가 기판으로서 채용될 수 있지만, 본 발명의 실시예들은, 사파이어(Al2O3), 알루미늄 질화물(AlN), 알루미늄 갈륨 질화물(AlGaN), 갈륨 질화물(GaN), 실리콘(Si), GaAs, LGO, 아연 산화물(ZnO), LAO, 인듐 인화물(InP) 등의, 기판(122)을 위한 임의의 적절한 기판을 이용할 수 있다.
선택적인 버퍼, 핵형성 및/또는 전이층들(미도시)이 또한 기판(122) 상에 제공될 수 있다. 예를 들어, 실리콘 카바이드 기판과 디바이스의 나머지 부분 사이에 적절한 결정 구조물 전이를 제공하기 위해 AlN 버퍼층이 제공될 수 있다. 추가적으로, 변형 밸런싱 전이층(들)도 역시 제공될 수 있다.
도 4a를 계속 참조하면, 채널층(324)이 기판(122) 상에 제공된다. 채널층(324)은, 전술된 바와 같이, 버퍼층들, 전이층들, 및/또는 핵형성층들을 이용하여 기판(122) 상에 퇴적될 수 있다. 채널층(324)은 압축 변형을 받을 수 있다. 또한, 채널층(324) 및/또는 버퍼층, 핵형성층, 및/또는 전이층은, MOCVD, MBE 및/또는 HVPE에 의해 퇴적될 수 있다. 본 발명의 일부 실시예에서, 채널층(324)은 III족 질화물층일 수 있다.
장벽층(326)은 III족 질화물층일 수 있다. 본 발명의 소정의 실시예들에서, 장벽층(326)은 고농도 도핑된 n형 층일 수 있다. 예를 들어, 장벽층(326)은 약 1019 cm-3 미만의 농도로 도핑될 수 있다.
본 발명의 일부 실시예에서, 장벽층(326)은, 장벽층(326)이 오옴 접촉 금속 아래에 매립될 때 편광 효과들을 통해 채널층(324)과 장벽층(326) 사이의 계면에서 상당한 캐리어 농도를 유도하기에 충분한 두께, Al 조성, 및/또는 도핑을 가질 수 있다. 또한, 장벽층(326)은, 장벽층(326)과 후속적으로 형성되는 제1 보호층 사이의 계면에 퇴적된 이온화된 불순물들로 인해 채널 내에서 전자들의 산란을 감소시키거나 최소화하기에 충분히 두꺼울 수 있다.
일부 실시예에서, 채널층(324)과 장벽층(326)은 상이한 격자 상수들을 가질 수 있다. 예를 들어, 장벽층(326)은 채널층(324)보다 작은 격자 상수를 갖는 비교적 얇은 층일 수 있어서, 장벽층(326)이 이들 둘 사이의 계면에서 "스트레칭"되게 할 수 있다. 따라서, pHEMT(pseudomorphic HEMT) 디바이스가 제공될 수 있다.
도 4b를 참조하면, 장벽층(326) 상에 제1 패시베이션층(410)이 형성된다. 제1 패시베이션층(410)은, 실리콘 질화물(SixNy), 알루미늄 질화물(AlN), 실리콘 이산화물(SiO2), 및/또는 기타의 적절한 보호 재료 등의 유전체 재료일 수 있다. 제1 패시베이션층(410)에 대해 기타의 재료들도 역시 이용될 수 있다. 예를 들어, 제1 패시베이션층(410)은 또한, 마그네슘 산화물, 스칸듐 산화물, 알루미늄 산화물 및/또는 알루미늄 산화질화물을 포함할 수 있다. 또한, 제1 패시베이션층(410)은 단일층일 수 있거나, 균일한 및/또는 불균일한 조성의 여러 층을 포함할 수 있다.
제1 패시베이션층(410)은 장벽층(326) 상에 형성된 블랭킷일 수 있다. 예를 들어, 제1 패시베이션층(410)은 고품질 스퍼터링 및/또는 플라즈마 강화 화학적 기상 퇴적(PECVD)에 의해 형성된 실리콘 질화물(SiN)층일 수 있다. 제1 패시베이션층(410)은 후속하는 오옴 접촉 어닐링 동안 아래에 놓인 장벽층(326)을 보호할 수 있도록 충분히 두꺼울 수 있다.
제1 패시베이션층(410)과 장벽층(326) 사이의 계면에는 계면 수정층(475)이 제공될 수 있다. 계면 수정층(475)은, 게이트와 드레인(및/또는 소스) 사이의 드레인 액세스 영역(및/또는 소스 액세스 영역)에서 측방향으로 전도성, 트랩 농도, 면저항, 및/또는 표면 전위의 변화를 제공한다. 계면 수정층(475)은, 엑스-시츄(제1 패시베이션층(410)이 형성되는 제작 환경에 구조물을 삽입하기 전), 인-시츄(제1 패시베이션층(410)이 형성되는, 그러나 제1 패시베이션층(410)의 형성 이전 제작 환경 내에서), 및/또는 제1 패시베이션층의 퇴적 동안 제공될 수 있다.
계면 수정층(475)을 제공할 수 있는 인-시츄 프로세스들의 예들로는, 장벽층(326)의 이온 충격, 장벽층(326)의 플라즈마 질화, 장벽층(326)의 플라즈마 산화, 장벽층(326)의 H2 플라즈마 처리(이것은 장벽층(326)의 표면 근처에 질소 결핍들 또는 공극들을 유도할 수 있음), 화학적 활성 가스 환경(형성 가스, 산화질소, 이산화질소, 및 암모니아를 포함할 수 있으나 이것으로 제한되지 않음)에서 장벽층(326)을 어닐링하는 것, 및/또는 화학적 불활성 가스 환경에서 장벽층(326)을 어닐링하는 것이 포함된다. 이들 기술들 각각은 개별적으로 또는 상기 기술들의 임의의 조합으로 수행될 수 있다는 것을 이해할 것이다. 일부 실시예에서, 이들 프로세스는 퇴적 챔버와는 별도의 프로세스 챔버에서 수행될 수 있지만, 퇴적 챔버로 이동하기 전에 진공이 유지될 수 있다. 일부 실시예에서, 이들 프로세스는 패시베이션을 퇴적하기 전에 퇴적 챔버 자체 내에서 수행될 수 있다.
계면 수정층(475)을 제공할 수 있는 엑스-시츄 프로세스들의 예들로는, 산성 및/또는 염기성 화학조에서 장벽층(326)의 표면을 습식 에칭하는 것을 포함한다. 일부 실시예에서, 버퍼링된 산화물 에칭(BOE)(예컨대, 버퍼링된 HF)이 이용될 수 있다. 일부 실시예에서, BOE는 중성일 수 있지만, 자연 산화물들을 제거하는데 여전히 이용될 수 있어서, 일부 응용에서 유리할 수 있다.
계면 수정층(475)을 제공하기 위해 제1 패시베이션층(410)의 형성 동안 이용될 수 있는 프로세스들의 예들로는, 제1 패시베이션층(410)을 형성하기 위한 물리적 기상 퇴적(PVD)의 이용, 제1 패시베이션층(410)을 형성하기 위한 플라즈마 강화 화학적 기상 퇴적(PECVD)의 이용, 제1 패시베이션층(410)을 형성하기 위한 원자층 퇴적(ALD)의 이용, 제1 패시베이션층(410)을 형성하기 위한 플라즈마 강화 원자층 퇴적(PEALD)의 이용, 및/또는 제1 패시베이션층(410)을 형성하기 위한 열분해 퇴적의 이용이 포함된다. 일부 실시예에서, 상기의 퇴적 기술들 중 하나 이상은 다층 스택으로서 제1 패시베이션층(410)을 형성하기 위해 임의의 조합 또는 하위조합으로 이용될 수 있다. 일부 실시예에서, 퇴적 기술들은 계면 수정층(475)을 제공하기 위해 단독으로 또는 인-시츄 및/또는 엑스-시츄 프로세스들 중 하나 이상과 함께 이용될 수 있다.
제1 패시베이션층(410)의 형성 후에 다른 프로세스들이 이용될 수도 있다. 예를 들어, 제1 패시베이션층(410)이 퇴적된 후에 계면 수정층(475)을 제공할 수 있는 방법들로는, 제1 패시베이션층(410)의 일부분들을 에칭 및/또는 기타의 방식으로 제거하여 제1 패시베이션층(410)과 장벽층(326) 사이의 계면에 대한 접근을 제공하는 수정들 및/또는 프로세스들이 포함될 수 있다. 이러한 방법들은, 예를 들어, 공동으로 양도된 미국 특허 출원 번호 제17/325,488(대리인 도켓 번호 5308.3152)에서 논의되고 있으며, 그 개시내용은 마치 본 문서에 완전히 개시된 것처럼 참조에 의해 본 문서에 포함된다.
도 4c를 참조하면, 제1 패시베이션층(410) 상에 마스크(440)가 형성될 수 있다. 마스크(440)는 게이트 컨택트들의 위치들에 놓인 홀들(H)을 포함할 수 있다.
도 4d를 참조하면, 마스크(440)를 이용하여 에칭(예컨대, 이방성 에칭)이 수행될 수 있다. 에칭은 마스크(440)의 홀들(H)에 의해 노출된 제1 패시베이션층(410)의 부분들을 제거하여 장벽층(326)을 노출시킬 수 있다. 에칭은 또한, 제1 패시베이션층(410)의 제거된 부분들과 장벽층(326) 사이의 계면에 있는 계면 수정층(475)의 부분들을 제거할 수 있다. 예를 들어, 에칭은 이전 프로세스들(예컨대, 도 4b)에서 제공된 계면 수정들을 포함하는 장벽층(326) 및/또는 제1 패시베이션층(410)의 부분들을 제거할 수 있다. 일부 실시예에서, 에칭 프로세스에 의한 장벽층(326)의 대기 노출은 에칭된 영역들의 계면 수정층(475)의 특성들을 제거 및/또는 수정할 수 있다. 계면 수정층(475)의 에칭은 수정된 계면 영역(375)을 형성할 수 있다. 수정된 계면 영역(375)의 결과로서, 디바이스(300)의 소스 액세스 영역 및/또는 드레인 액세스 영역의 면저항은 300 내지 400 Ω/sq일 수 있다.
도 4e를 참조하면, 마스크(440)가 제거되어, 제1 패시베이션층(410) 및 제1 패시베이션층(410) 내의 에칭된 홀들(H) 내부에 있는 장벽층(326) 표면의 부분들을 노출시킬 수 있다.
도 4f를 참조하면, 제1 패시베이션층(410) 및 제1 패시베이션층(410) 내의 에칭 홀들(H) 내부에 있는 장벽층(326)의 표면의 부분들 상에 스페이서층(445)이 등각 형성(conformally formed)될 수 있다. 일부 실시예에서, 스페이서층(445)은 제1 패시베이션층(410)과 동일하거나 유사한 재료일 수 있다. 예를 들어, 스페이서층(445)은, 실리콘 질화물(SixNy), 알루미늄 질화물(AlN), 실리콘 이산화물(SiO2), 및/또는 기타의 적절한 보호 재료 등의 유전체 재료일 수 있다. 예를 들어, 스페이서층(445)은 또한, 마그네슘 산화물, 스칸듐 산화물, 알루미늄 산화물, 및/또는 알루미늄 산화질화물을 포함할 수 있다. 또한, 스페이서층(445)은 단일층이거나, 균일한 및/또는 불균일한 조성의 여러 층을 포함할 수 있다.
스페이서층(445)은 제1 패시베이션층(410) 및 장벽층(326) 상에 형성된 블랭킷일 수 있다. 예를 들어, 스페이서층(445)은 고품질 스퍼터링 및/또는 플라즈마 강화 화학적 기상 퇴적(PECVD)에 의해 형성된 실리콘 질화물(SiN) 층일 수 있다. 제1 패시베이션층(410) 내에 에칭된 홀들로 인해, 제1 패시베이션층(410)의 상위 표면의 일부분들 상의 스페이서층(445)의 높이는, 제1 패시베이션층(410)의 에칭된 홀들 내의 장벽층(326)의 상위 표면 상의 스페이서층(445)의 높이보다 높을 수 있다. 본 기술분야의 통상의 기술자라면 이해하는 바와 같이, 제1 패시베이션층(410) 상의 스페이서층(445)의 형성은, 스페이서층(445) 및 제1 패시베이션층(410)이 동일한 재료로 형성되지 않더라도 최종화된 디바이스에서 검출될 수 있는 별개의 계면을 제공할 수 있다.
일부 실시예에서, 스페이서층(445)은 장벽층(326)에 관해 수정된 계면 영역(375)과는 상이한 계면 수정을 갖도록 형성될 수 있다. 예를 들어, 스페이서층(445)을 형성하는데 이용되는 퇴적 프로세스로는, PVD, PECVD, ALD, PEALD, 및/또는 기타의 열분해 퇴적 기술의 이용이 포함될 수 있다. 일부 실시예에서, 상기의 퇴적 기술들 중 하나 이상은 다층 스택으로서 스페이서층(445)을 형성하기 위해 임의의 조합 또는 하위조합으로 이용될 수 있다. 일부 실시예에서, 계면 수정층(475)(예컨대, 도 4b)의 형성과 관련하여 본 명세서에서 논의된 것들 등의 스페이서층(445)의 형성 동안 엑스-시츄 및/또는 인-시츄 프로세스들이 이용될 수 있다.
예를 들어, 스페이서층(445)을 형성하는데 이용되는 프로세스로는, 장벽층(326)의 이온 충격, 장벽층(326)의 플라즈마 질화, 장벽층(326)의 플라즈마 산화, 장벽층(326)의 H2 플라즈마 처리(이것은 장벽층(326)의 표면 근처에 질소 결핍들 또는 공극들을 유도할 수 있음), 화학적 활성 가스 환경(형성 가스, 산화질소, 이산화질소, 및 암모니아를 포함할 수 있으나 이것으로 제한되지 않음)에서 장벽층(326)을 어닐링하는 것, 및/또는 화학적 불활성 가스 환경에서 장벽층(326)을 어닐링하는 것이 포함될 수 있다. 일부 실시예에서, 스페이서층(445)을 형성하는데 이용되는 프로세스는, 산성 및/또는 염기성 화학조에서의 장벽층(326) 표면의 습식 에칭 및/또는 BOE의 이용을 포함할 수 있다.
도 4g 및 도 4h를 참조하면, 에칭(480)(예컨대, 이방성 에칭(480))이 스페이서층(445) 상에 수행될 수 있다. 에칭(480)은 제1 패시베이션층(410) 내의 홀들(H)을 통해 장벽층(326)의 일부분들 노출시킬 수 있다. 또한, 이전 스페이서층(445)의 일부분들은 스페이서들(485)로서 남을 수 있다. 스페이서층(445)은 나머지 스페이서들(485)의 측벽들이 장벽층(326)의 상단면에 대해 기울어지도록 이방성 에칭될 수 있다. 도 4h의 스페이서들(485)의 형상은 단지 한 예일 뿐이며, 본 개시내용의 실시예들을 제한하려는 의도는 아니다. 도 4h에 나타낸 바와 같이, 스페이서(485)의 하단면은 제1 패시베이션층(410)으로부터 측방향으로 연장되어, 제1 패시베이션층(410)의 에칭된 홀들(H)에 의해 노출된 장벽층(326)의 일부를 덮을 수 있다.
도 4i를 참조하면, 제1 패시베이션층(410)의 홀들(H) 내에 게이트 컨택트(310)가 형성될 수 있다. 게이트 컨택트(310)는 에칭된 홀들(H) 내에 형성될 수 있으며, 제1 패시베이션층(410)을 관통하여 연장되어 장벽층(326)의 노출된 부분과 접촉할 수 있다. 적합한 게이트 재료들은 장벽층(326)의 조성에 의존할 수 있다. 그러나, 소정 실시예들에서, Ni, Pt, NiSix, Cu, Pd, Cr, TaN, W, 및/또는 WSiN 등의, 질화물계 반도체 재료에 대한 쇼트키 접촉(Schottky contact)을 형성할 수 있는 종래의 재료들이 이용될 수 있다. 게이트 컨택트들(310)의 일부분은 제1 패시베이션층(410)의 표면 상에서 연장될 수 있다.
도 4j는 도 4j의 구역 B를 확대한 도면이다. 도 4j를 참조하면, 게이트 컨택트(310)는 장벽층(326) 및 제1 패시베이션층의 상위 표면들 및 스페이서들(485)의 측면 표면들 상에 형성될 수 있다. 스페이서들(485)의 존재들은, 게이트 컨택트(310)의 하단을 제1 패시베이션층(410)으로부터 측방향으로 오프셋 OG만큼 오프셋할 수 있다. 오프셋 OG의 결과로서, 제1 패시베이션층(410)의 수정된 계면 영역(375)은 게이트 컨택트(310)의 하단 부분/코너로부터 오프셋 OG만큼 오프셋될 수 있다. 일부 실시예에서, 오프셋 OG는 10 nm 내지 400 nm일 수 있다. 본 명세서에 논의된 바와 같이, 일부 실시예에서, 스페이서(485)의 일부는 제1 패시베이션층(410)의 수정된 계면 영역(375)과는 상이한 그 자신의 계면 수정을 가질 수 있다.
도 4k를 참조하면, 제1 패시베이션층(410)(도 4i 참조)이 패턴화되어 소스 컨택트들(315) 및 드레인 컨택트들(305)을 형성할 수 있다. 예를 들어, 제1 패시베이션층(410)은 소스 컨택트(315) 및 드레인 컨택트(305)들의 배치를 위해 장벽층(326)을 노출시키는 윈도우를 형성하도록 패턴화될 수 있다. 윈도우는 패턴화된 마스크와 장벽층(326)에 관한 저손상 에칭을 이용하여 에칭될 수 있다. 장벽층(326)의 노출된 부분들 상에 오옴 금속이 형성될 수 있다. 오옴 금속은 어닐링되어 소스 컨택트들(315) 및 드레인 컨택트들(305)을 제공할 수 있다. 소스 컨택트들(315), 게이트 컨택트들(310), 및 드레인 컨택트들(305)의 형성은, 도 4i의 제1 패시베이션층(410)을 패턴화하여 제1 절연층(350)을 형성할 수 있다.
이전에 논의된 바와 같이, 일부 실시예에서, 소스 컨택트들(315) 및 드레인 컨택트들(305)은 게이트 컨택트(310)를 형성하기 전에 형성될 수 있다. 예를 들어, 도 4b의 제1 패시베이션층(410)은, 도 4k에 관해 설명된 바와 같이, 소스 컨택트들(315) 및 드레인 컨택트들(305)을 형성하도록 패턴화될 수 있고, 그 다음, 도 4c 내지 도 4j에 관해 설명된 바와 같이, 게이트 컨택트들(310)이 형성될 수 있다.
도 4k에서는 소스 컨택트(315)가 장벽층(326)의 상단면 상에 있는 것으로 예시되어 있지만, 소스 컨택트들(315), 게이트 컨택트들(310), 및/또는 드레인 컨택트들(305)은 장벽층(326)의 상단면의 오목부 내에 형성될 수 있다는 것을 이해할 것이다.
도 4l를 참조하면, 제1 절연층(350), 소스 컨택트들(315), 게이트 컨택트들(310), 및 드레인 컨택트들(305) 상에 제2 패시베이션층(420)이 형성될 수 있다. 제2 패시베이션층(420)은 유전체 층일 수 있다. 일부 실시예에서, 제2 패시베이션층(420)은 제1 절연층(350)과는 상이한 유전율을 가질 수 있다.
도 4m을 참조하면, 제2 패시베이션층(420) 상에 필드 플레이트들(360)이 형성될 수 있다. 필드 플레이트(360)는 게이트 컨택트(310)와 중첩될 수 있고(예컨대, 도 4m의 Z 방향), 게이트와 드레인 사이의 영역(즉, 게이트-드레인 영역)에서 소정 거리만큼 연장될 수 있다. 게이트 컨택트(310) 위의 필드 플레이트(360)의 중첩과 필드 플레이트(360)가 게이트-드레인 영역에서 연장되는 거리는 최적의 결과들을 위해 달라질 수 있다. 일부 실시예에서, 필드 플레이트(360)는 게이트 컨택트(310)에 전기적으로 접속될 수 있으며, 도면에 예시된 것들 이외의 필드 플레이트 구조물들은 본 발명으로부터 벗어나지 않고 이용될 수 있다는 것을 이해할 것이다.
도 4n을 참조하면, 제2 패시베이션층(420)이 패턴화되어 금속 컨택트들(365)을 형성할 수 있다. 예를 들어, 제2 패시베이션층(420)은, 금속 컨택트들(365)의 배치를 위해 소스 컨택트들(315) 및/또는 드레인 컨택트들(305)을 노출시키는 윈도우들을 형성하도록 패턴화될 수 있다. 윈도우들은, 소스 컨택트들(315) 및/또는 드레인 컨택트들(305)에 관해 패턴화된 마스크 및 낮은-손상 에칭을 이용하여 에칭될 수 있다. 전도성 금속이 소스 컨택트들(315) 및/또는 드레인 컨택트들(305)의 노출된 부분들 상에 형성되어 금속 컨택트들(365)을 형성할 수 있다. 금속 컨택트들(365)의 형성은 제2 절연층(355)을 형성하는 도 4l의 제2 패시베이션층(420)의 패턴화를 야기할 수 있다.
도 4o를 참조하면, 기판(122)(도 4n 참조)을 얇게 만들어져 얇은 기판(322)을 형성할 수 있다. 일부 실시예에서, 기판(322)의 두께는, 인피드(in-feed) 또는 크리프 피드(creep feed) 그라인더 등의, 그라인더를 이용하여 감소된다. 다른 실시예들에서, 기판(322)의 두께는, 래핑(lapping), 화학적 또는 반응성 이온 에칭, 또는 그라인딩을 동반하거나 동반하지 않은 이들 접근법들의 조합들을 이용하여 감소된다. 역시 다른 실시예들에서, 얇게하기 동작으로부터 야기될 수 있는 기판(322)에 대한 손상을 감소시키도록 기판(322)의 배면측을 처리하기 위해 에칭이 이용될 수 있다. 예를 들어, 웨이퍼를 얇게하는 방법들은, 전체 개시내용이 참조에 의해 본 명세서에 포함되는, 공동으로 양도된 미국 특허 번호 7,291,529, 미국 특허 번호 7,932,111; 미국 특허 번호 7,259,402; 및 미국 특허 번호 8,513,686에서 설명된다.
본 개시내용에 따른 일부 실시예에서, 기판(322)은 약 40 μm 내지 약 100 μm 두께로 얇아진다. 다른 실시예들에서, 기판(322)은 약 40 μm 내지 약 75 μm의 두께로 얇아진다.
도 4p를 참조하면, 기판(322), 채널층(324), 및 장벽층(326)에 비아(325)가 형성될 수 있다. 비아(325)는 습식 또는 건식 에칭에 의해 형성될 수 있다. 일부 실시예에서, 비아(325)는, 비아(325)의 측벽들이 기판(322)의 상단면에 관해 기울어지도록 이방성으로 에칭될 수 있다. 비아(325)는 소스 컨택트(315)의 오옴 부분(ohmic portion)(315A)의 하단면을 노출시킬 수 있다. 일부 실시예에서, 소스 컨택트(315)는 비아(325)의 형성 동안 에칭 정지 재료로서 역할할 수 있다.
이방성 에칭으로 인해, 비아(325)의 가장 큰 단면적(A2)은, 기판(322)의 하위 표면(322A)에 인접한 비아(325) 부분(예컨대, 비아(325)의 개구)에 있을 수 있다. 일부 실시예에서, 이방성 에칭은 기판(322)의 두께와 관련된 비아의 최대 단면적(A2)을 야기할 수 있는데, 이것은 더 두꺼운 기판(322)이 비아(325)의 더 넓은 개구들을 야기할 수 있기 때문이다. 따라서, 도 4g와 관련하여 설명된 바와 같이, 기판(322)을 얇게 만드는 것은, 비아(325)의 단면적(A2)의 감소로 인해 추가적인 이점들을 가져올 수 있다.
도 4q를 참조하면, 비아(325)의 형성 후, 백메탈 층(335)이 기판(322)의 하위 표면(322A), 비아(325)의 측벽들, 및 소스 컨택트(315)의 오옴 부분(315A)의 하단면 상에 퇴적될 수 있다. 따라서, 백메탈 층(335)은 소스 컨택트(315)의 오옴 부분들과 직접 접촉될 수 있다. 백메탈 층(335)은, 예를 들어, 티타늄, 백금, 및/또는 금 등의 전도성 금속을 포함할 수 있다.
도 5a 내지 도 5c는, 각각, 본 개시내용의 실시예들에 따른 HEMT 디바이스(300)가 팩키징되어 팩키징된 트랜지스터 증폭기들(200A 내지 200C)을 제공할 수 있는 여러 예시적인 방식을 나타내는 개략적인 단면도들이다. 도 5a 내지 도 5c는 도 1과 도 2a 내지 도 2c의 HEMT 디바이스들(300)이 팩키징되는 것을 도시하지만, 본 개시내용의 실시예들에 따른 임의의 HEMT 디바이스는 도 5a 내지 도 5c에 나타낸 팩키지들로 팩키징될 수 있다는 것을 이해할 것이다.
도 5a는 팩키징된 III족 질화물계 트랜지스터 증폭기(200A)의 개략적인 측면도이다. 도 5a에 도시된 바와 같이, 팩키징된 트랜지스터 증폭기(200A)는 개방형 캐버티 팩키지(210A)로 팩키징된 HEMT 디바이스(300)를 포함한다. 팩키지(210A)는, 금속 게이트 리드들(222A), 금속 드레인 리드들(224A), 금속 서브마운트(230), 측벽들(240) 및 덮개(242)를 포함한다.
서브마운트(230)는 팩키지(200A)의 열 관리를 보조하도록 구성된 재료들을 포함할 수 있다. 예를 들어, 서브마운트(230)는, 구리 및/또는 몰리브덴을 포함할 수 있다. 일부 실시예에서, 서브마운트(230)는 여러 층으로 구성되거나 및/또는 비아/인터커넥트들을 포함할 수 있다. 한 예시적인 실시예에서, 서브마운트(230)는 주 표면 중 어느 하나에 구리 클래딩층들을 갖는 코어 몰리브덴층을 포함하는 다층 구리/몰리브덴/구리 금속 플랜지일 수 있다. 일부 실시예에서, 서브마운트(230)는 리드 프레임 또는 금속 슬러그의 일부인 금속 히트 싱크(metal heat sink)를 포함할 수 있다. 측벽들(240) 및/또는 덮개(242)는 일부 실시예에서 절연 재료로 형성되거나 이를 포함할 수 있다. 예를 들어, 측벽들(240) 및/또는 덮개(242)는 세라믹 재료들로 형성되거나 이를 포함할 수 있다. 일부 실시예에서, 측벽들(240) 및/또는 덮개(242)는 예를 들어 Al2O3로 형성될 수 있다. 덮개(242)는 에폭시 접착제를 이용하여 측벽들(240)에 접착될 수 있다. 측벽들(240)은, 예를 들어 브레이징(brazing)을 통해 서브마운트(230)에 부착될 수 있다. 게이트 리드(222A) 및 드레인 리드(224A)는 측벽들(240)을 관통하여 연장되도록 구성될 수 있지만, 본 발명의 실시예들은 이것으로 제한되는 것은 아니다.
HEMT 디바이스(300)는, 금속 서브마운트(230), 세라믹 측벽들(240) 및 세라믹 덮개(242)에 의해 정의된 공기가 채워진 캐버티(212) 내의 금속 서브마운트(230)의 상위 표면 상에 장착된다. 전술된 바와 같이, HEMT 디바이스(300)의 게이트 및 드레인 단자들(132, 134)은 반도체 구조물(390)의 상단 측에 있는 반면, 소스 단자(136)는 반도체 구조물(390)의 하단 측에 있다. 소스 단자(136)는, 예를 들어, 전도성 다이 부착 재료(미도시)를 이용하여 금속 서브마운트(230)에 장착될 수 있다. 금속 서브마운트(230)는 소스 단자(136)로의 전기 접속을 제공할 수 있고, 또한 HEMT 디바이스(300)에서 발생되는 열을 발산시키는 방열 구조물로서 역할할 수 있다. 열은, 예를 들어, 단위 셀 트랜지스터들(300_A, 300_B)의 채널 영역들에서 비교적 높은 전류 밀도들이 생성되는 HEMT 디바이스(300)의 상위 부분에서 주로 발생된다. 이 열은 소스 비아(325) 및 반도체 구조물(390)을 통해 소스 단자(136)에 전달된 다음, 금속 서브마운트(230)에 전달될 수 있다.
입력 정합 회로들(250) 및/또는 출력 정합 회로들(252)도 팩키지(210) 내에 장착될 수 있다. 정합 회로들(250, 252)은 임피던스 정합 및/또는 고조파 종단 회로들을 포함할 수 있다. 임피던스 정합 회로들은, 트랜지스터 증폭기(200A)에 입력되거나 이로부터 출력되는 RF 신호들의 기본 성분의 임피던스를, 각각 HEMT 디바이스(300)의 입력 또는 출력에서의 임피던스와 정합시키는데 이용될 수 있다. 고조파 종단 회로들은, HEMT 디바이스(300)의 입력 또는 출력에 존재할 수 있는 기본 RF 신호의 고조파들을 접지하는데 이용될 수 있다. 하나보다 많은 입력 정합 회로(250) 및/또는 출력 정합 회로(252)가 제공될 수 있다. 도 5a에 개략적으로 도시된 바와 같이, 입력 및 출력 정합 회로들(250, 252)은 금속 서브마운트(230) 상에 장착될 수 있다. 게이트 리드(222A)는 하나 이상의 본드 와이어(254)에 의해 입력 정합 회로(250)에 접속될 수 있고, 입력 정합 회로(250)는 하나 이상의 추가 본드 와이어(254)에 의해 HEMT 디바이스(300)의 게이트 단자(132)에 접속될 수 있다. 유사하게, 드레인 리드(224A)는 하나 이상의 본드 와이어(254)에 의해 출력 정합 회로(252)에 접속될 수 있고, 출력 정합 회로(252)는 하나 이상의 추가 본드 와이어(254)에 의해 HEMT 디바이스(300)의 드레인 단자(134)에 접속될 수 있다. 유도성 요소들인 본드 와이어들(254)은 입력 및/또는 출력 정합 회로들(250, 252)의 일부를 형성할 수 있다.
도 5b는, 인쇄 회로 보드 기반의 팩키지(210B)로 팩키징된 도 1과 도 2a 내지 도 2c의 HEMT 디바이스(300)를 포함하는 팩키징된 III족 질화물계 트랜지스터 증폭기(200B)의 개략적인 측면도이다. 팩키징된 트랜지스터 증폭기(200B)는, 팩키지(210A)의 게이트 및 드레인 리드들(222A, 224A)이 팩키지(210B)의 인쇄 회로 보드 기반의 리드들(222B, 224B)로 대체된다는 점을 제외하고는, 도 5a의 팩키징된 트랜지스터 증폭기(200A)와 매우 유사하다.
팩키지(210B)는, 서브마운트(230), 세라믹 측벽들(240), 세라믹 덮개(242)를 포함하고, 이들 각각은 위에서 논의된 팩키지(210A)의 유사하게 번호가 매겨진 요소들과 실질적으로 동일할 수 있다. 팩키지(210B)는 인쇄 회로 보드(220)를 더 포함한다. 인쇄 회로 보드(220) 상의 전도성 트레이스들은 금속 게이트 리드(222B) 및 금속 드레인 리드(224B)를 형성한다. 인쇄 회로 보드(220)는, 예를 들어 전도성 접착제를 통해 서브마운트(230)에 부착될 수 있다. 인쇄 회로 보드(230)는 중앙 개구를 포함하고 HEMT 디바이스(300)는 서브마운트(230) 상에서 이 개구 내에 장착된다. 트랜지스터 증폭기(200B)의 다른 컴포넌트들은 트랜지스터 증폭기(200A)의 유사한 번호의 컴포넌트들과 동일할 수 있으므로 그에 대한 추가 설명은 생략될 것이다.
도 5c는 또 다른 팩키징된 III족 질화물계 트랜지스터 증폭기(200C)의 개략적인 측면도이다. 트랜지스터 증폭기(200C)는 상이한 팩키지(210C))를 포함한다는 점에서 트랜지스터 증폭기(200A)와는 상이하다. 팩키지(210C)는 금속 서브마운트(230)(팩키지(210A)의 유사한 번호의 서브마운트(230)와 유사하거나 동일할 수 있음)뿐만 아니라 금속 게이트 및 드레인 리드들(222C, 224C)을 포함한다. 트랜지스터 증폭기(200C)는 또한, HEMT 디바이스(300), 리드들(222C, 224C), 및 금속 서브마운트(230)를 적어도 부분적으로 둘러싸는 플라스틱 오버몰드(260)를 포함한다. 트랜지스터 증폭기(200C)의 다른 컴포넌트들은 트랜지스터 증폭기(200A)의 유사한 번호의 컴포넌트들과 동일할 수 있으므로 그에 대한 추가 설명은 생략될 것이다.
용어, 제1, 제2 등이 다양한 요소들을 설명하기 위해 사용될 수도 있지만, 이들 요소들은 이들 용어에 의해 제한되어서는 안 된다는 것을 이해할 것이다. 이들 용어는 한 요소를 또 다른 요소로부터 구분하기 위해서만 사용된다. 예를 들어, 본 발명의 범위로부터 벗어나지 않고, 제1 요소는 제2 요소라고 명명될 수 있고, 마찬가지로 제2 요소는 제1 요소라고 명명될 수 있다. 본 명세서에서 사용될 때, 용어 "및/또는"은 열거된 연관된 항목들 중 하나 이상의 임의의 조합 및 모든 조합을 포함한다.
여기서 사용되는 용어는 특정한 실시예를 설명하기 위한 목적일 뿐이며, 본 발명을 제한하고자 함이 아니다. 여기서 사용될 때, 단수 형태(관사 "a", "an", "the")는, 문맥상 명확하게 달리 표시하지 않는 한, 복수 형태도 역시 포함하기 위한 의도이다. 용어 "포함한다(comprise)", "포함하는(comprising)", "포함한다(include)", 및/또는 "포함하는(including)"은, 본 명세서에서 사용될 때, 진술된 피처, 완전체, 단계, 동작, 요소, 및/또는 컴포넌트의 존재를 명시하지만, 하나 이상의 다른 피처, 완전체, 단계, 동작, 요소, 컴포넌트, 및/또는 이들의 그룹의 존재나 추가를 배제하는 것은 아님을 추가로 이해할 것이다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 (기술적 및 과학적 용어를 포함한) 모든 용어는 본 발명이 속하는 분야의 통상의 기술자가 일반적으로 이해하는 바와 동일한 의미를 가진다. 본 명세서에서 사용되는 용어들은, 본 명세서 및 관련 기술의 정황에서의 그들의 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명시적으로 특별히 정의하지 않는 한, 이상적이거나 과도하게 형식적 의미로 해석되어서는 안 된다는 점을 추가로 이해할 것이다.
층, 영역, 또는 기판 등의 요소가 또 다른 요소 "상"에 있거나 또 다른 요소 "상으로" 연장된다고 언급될 때, 이 요소는 그 다른 요소 상에 직접 있거나 그 다른 요소 상으로 직접 연장되거나, 또는 중간 요소가 존재할 수도 있다는 것임을 이해할 것이다. 대조적으로, 한 요소가 또 다른 요소 "상에 직접" 있거나 또 다른 요소 "상으로 직접" 연장된다고 언급될 때, 어떠한 중간 요소도 존재하지 않는다. 한 요소가 또 다른 요소에 "접속"되거나 "결합"된다고 언급될 때, 이 요소는 그 다른 요소에 직접 접속되거나 결합될 수 있고, 또는 중간 요소가 존재할 수도 있다는 것을 이해할 것이다. 대조적으로, 한 요소가 또 다른 요소에 "직접 접속"되거나 "직접 결합"된다고 언급될 때, 어떠한 중간 요소도 존재하지 않는다.
"아래" 또는 "위" 또는 "상위" 또는 "하위" 또는 "수평" 또는 "측방향" 또는 "수직" 등의 상대적 용어들은, 본 명세서에서는, 도면에서 예시될 때 하나의 요소, 층, 또는 영역의 또 다른 요소, 층, 또는 영역에 대한 관계를 기술하기 위해 사용될 수 있다. 이들 용어들은 도면들에 도시된 배향 외에도 디바이스의 상이한 배향들을 포괄하기 위한 의도임을 이해할 것이다.
본 발명의 실시예들이 본 발명의 이상적인 실시예들(및 중간 구조물들)의 개략도인 단면 예시들을 참조하여 여기서 설명되었다. 도면들에서, 층들 및 영역들의 두께는 명료성을 위해 과장되었을 수 있다. 추가로, 예를 들어, 제조 기술들 및/또는 허용공차들의 결과로서 예시들의 형상들로부터의 변형들이 예상된다. 따라서, 본 발명의 실시예들은, 본 명세서에서 예시된 영역들의 특정한 형상들로 제한되는 것으로 해석되어서는 안되고, 예를 들어, 제조시에 발생하는 형상들에서의 편차들을 포함하는 것으로 해석되어야 한다. 유사하게, 제조 절차들에서의 표준 편차들에 기초하여 치수들에서의 편차들이 예상된다는 것을 이해할 것이다. 본 명세서에서 사용될 때, "대략"은 공칭 값의 10% 이내의 값들을 포함한다.
유사한 참조 번호들은 전체를 통해 유사한 요소들을 가리킨다. 따라서, 동일하거나 유사한 번호들은 대응하는 도면에서 언급되지 않았거나 설명되지 않았더라도 다른 도면들을 참조하여 기술될 수 있다. 또한, 참조 번호들에 의해 표시되지 않은 요소들은 다른 도면들을 참조하여 기술될 수 있다.
본 발명의 일부 실시예는, 층 및/또는 영역에서의 다수 캐리어 농도를 의미하는 n형 또는 p형 등의 전도성 유형을 갖는 것을 특징으로 하는 반도체 층들 및/또는 영역들을 참조하여 설명되었다. 따라서, N형 재료는 음으로 대전된 전자들의 다수 평형상태 농도를 갖는 반면, P형 재료는 양으로 대전된 홀들의 다수 평형상태 농도를 갖는다. 일부 재료는, 또 다른 층이나 영역에 비해 다수 캐리어들의 비교적 더 크거나("+") 더 작은("-") 농도를 나타내기 위해, "+" 또는 "-"(N+, N-, P+, P-, N++, N--, P++, P--등)로 표기될 수 있다. 그러나, 이러한 표기는 층이나 영역에 특정한 농도의 다수 또는 소수 캐리어가 존재함을 암시하는 것은 아니다.
도면들 및 명세서에서, 본 발명의 전형적인 실시예들이 개시되었고, 비록 특정한 용어들이 채용되었지만, 이들은 총칭적 및 설명의 의미로만 사용된 것이지 제한을 위한 것은 아니므로, 본 발명의 범위는 이하의 청구항들에서 개시된다.

Claims (22)

  1. 고전자 이동도 트랜지스터(HEMT)를 형성하는 방법으로서,
    기판 상에 순차적으로 적층된 채널층 및 장벽층을 포함하는 반도체 구조물을 제공하는 단계;
    상기 장벽층 상에 제1 절연층을 형성하는 단계; 및
    상기 장벽층 상에 게이트 컨택트, 소스 컨택트, 및 드레인 컨택트를 형성하는 단계
    를 포함하고,
    상기 제1 절연층과 상기 장벽층 사이의 계면은, 상기 반도체 구조물의 드레인 액세스 영역 및/또는 소스 액세스 영역 상의 수정된 계면 영역을 포함하여, 상기 드레인 액세스 영역 및/또는 상기 소스 액세스 영역의 면저항이 300 내지 400 Ω/sq이 되게 하는, 방법.
  2. 제1항에 있어서, 상기 게이트 컨택트의 하단면은 상기 수정된 계면 영역으로부터 10 내지 400 nm만큼 측방향으로 오프셋되는, 방법.
  3. 제1항에 있어서, 상기 장벽층 상에 제1 절연층을 형성하는 단계는, 물리적 기상 퇴적(PVD), 플라즈마 강화 화학적 기상 퇴적(PECVD), 원자층 퇴적(ALD), 플라즈마 강화 원자층 퇴적(PEALD), 및/또는 열분해 퇴적의 이용을 포함하는, 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 절연층을 형성하는 단계 전에 산성 및/또는 염기성 화학조에서 상기 장벽층의 상위 표면을 습식 에칭하는 단계를 더 포함하는 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 절연층을 형성하는 단계에 앞서, 상기 장벽층의 이온 충격을 수행하는 단계, 상기 장벽층의 플라즈마 질화를 수행하는 단계, 상기 장벽층의 플라즈마 산화를 수행하는 단계, 상기 장벽층의 H2 플라즈마 처리를 수행하는 단계, 및/또는 가스 환경에서 상기 장벽층을 어닐링하는 단계를 더 포함하는 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 수정된 계면 영역과 상기 게이트 컨택트 사이에 스페이서를 형성하는 단계를 더 포함하는 방법.
  7. 제6항에 있어서, 상기 스페이서를 형성하는 단계는,
    상기 제1 절연층에 홀(hole)을 에칭하는 단계; 및
    상기 홀의 측벽 상에 및 상기 장벽층 상에 스페이서를 형성하는 단계
    를 포함하고,
    상기 게이트 컨택트를 형성하는 단계는 상기 홀 내의 상기 스페이서의 측벽 상에 상기 게이트 컨택트의 적어도 일부를 형성하는 단계를 포함하는, 방법.
  8. 제6항에 있어서, 상기 스페이서와 상기 장벽층 사이의 계면은 상기 수정된 계면 영역과는 상이한 계면 특성을 포함하는, 방법.
  9. 고전자 이동도 트랜지스터(HEMT)를 형성하는 방법으로서,
    기판 상에 순차적으로 적층된 채널층 및 장벽층을 포함하는 반도체 구조물을 제공하는 단계;
    상기 장벽층 상에 제1 절연층을 형성하는 단계;
    상기 장벽층 상에 게이트 컨택트를 형성하는 단계, ―상기 게이트 컨택트의 적어도 일부는 상기 제1 절연층 내에 형성됨―; 및
    상기 게이트 컨택트의 하단면으로부터 측방향으로 분리되는 수정된 계면 영역을 상기 제1 절연층과 상기 장벽층 사이에 제공하는 단계
    를 포함하는 방법.
  10. 제9항에 있어서, 상기 수정된 계면 영역은 상기 게이트 컨택트의 하단면으로부터 측방향으로 10 내지 400 nm만큼 분리되는, 방법.
  11. 제9항에 있어서,
    상기 제1 절연층에 홀을 에칭하는 단계; 및
    상기 홀의 측벽 상에 및 상기 장벽층 상에 스페이서를 형성하는 단계
    를 더 포함하고,
    상기 게이트 컨택트를 형성하는 단계는 상기 홀 내의 상기 스페이서의 측벽 상에 상기 게이트 컨택트의 적어도 일부를 형성하는 단계를 포함하는, 방법.
  12. 제11항에 있어서, 상기 스페이서와 상기 장벽층 사이의 계면은 상기 수정된 계면 영역의 트랩 농도와는 상이한 트랩 농도를 포함하는, 방법.
  13. 제9항 내지 제12항 중 어느 한 항에 있어서, 상기 수정된 계면 영역을 제공하는 단계는, 상기 제1 절연층을 형성하는 단계 전에, 산성 및/또는 염기성 화학조에서 상기 장벽층의 상위 표면을 습식 에칭하는 단계, 상기 장벽층의 이온 충격을 수행하는 단계, 상기 장벽층의 플라즈마 질화를 수행하는 단계, 상기 장벽층의 플라즈마 산화를 수행하는 단계, 상기 장벽층의 H2 플라즈마 처리를 수행하는 단계, 및/또는 가스 환경에서 상기 장벽층을 어닐링하는 단계를 포함하는, 방법.
  14. 제9항 내지 제13항 중 어느 한 항에 있어서, 상기 제1 절연층의 두께는 80 nm 내지 120 nm인, 방법.
  15. 제9항 내지 제14항 중 어느 한 항에 있어서, 상기 수정된 계면 영역 아래의 상기 반도체 구조물의 드레인 액세스 영역 및/또는 소스 액세스 영역의 면저항은 300 내지 400 Ω/sq인, 방법.
  16. 고전자 이동도 트랜지스터(HEMT)를 형성하는 방법으로서,
    기판 상의 채널층 및 상기 채널층 상의 장벽층을 포함하는 반도체 구조물을 제공하는 단계;
    상기 장벽층 상에 제1 절연층을 형성하는 단계, ―상기 제1 절연층은, 상기 제1 절연층과 상기 장벽층 사이의 계면에서 수정된 계면 영역을 포함함―;
    상기 제1 절연층의 개구 내의 상기 장벽층 상에 스페이서를 형성하는 단계; 및
    상기 제1 절연층의 상기 개구 내의 상기 장벽층 및 상기 스페이서 상에 게이트 컨택트를 형성하는 단계
    를 포함하는 방법.
  17. 제16항에 있어서, 상기 기판을 얇게 하는 단계를 더 포함하는 방법.
  18. 제16항에 있어서, 상기 게이트 컨택트의 하단 코너는 상기 스페이서에 의해 상기 수정된 계면 영역으로부터 오프셋되는, 방법.
  19. 제16항 내지 제18항 중 어느 한 항에 있어서, 상기 제1 절연층의 두께는 80 nm 내지 120 nm인, 방법.
  20. 제16항 내지 제18항 중 어느 한 항에 있어서, 상기 장벽층에 인접한 상기 스페이서의 하단면의 폭은 10 내지 400 nm인, 방법.
  21. 제16항 내지 제18항 중 어느 한 항에 있어서, 상기 수정된 계면 영역을 포함하는 제1 절연층을 형성하는 단계는,
    산성 및/또는 염기성 화학조에서 상기 장벽층의 상위 표면을 습식 에칭하는 단계, 상기 장벽층의 상위 표면의 완충 산화물 에칭(BOE; buffered oxide etch)을 수행하는 단계, 상기 장벽층의 이온 충격을 수행하는 단계, 상기 장벽층의 플라즈마 질화를 수행하는 단계, 상기 장벽층의 플라즈마 산화를 수행하는 단계, 상기 장벽층의 H2 플라즈마 처리를 수행하는 단계, 및/또는 가스 환경에서 상기 장벽층을 어닐링하는 단계; 및
    상기 장벽층 상에 패시베이션층을 퇴적하는 단계를 포함하는, 방법.
  22. 제16항 내지 제21항 중 어느 한 항에 있어서, 상기 스페이서와 상기 장벽층 사이의 계면은 상기 수정된 계면 영역의 트랩 농도 및/또는 표면 전위와는 상이한 트랩 농도 및/또는 표면 전위를 포함하는, 방법.
KR1020237043500A 2021-05-20 2022-05-18 향상된 성능을 갖는 고전자 이동도 트랜지스터들의 제조 방법들 KR20240008373A (ko)

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