JP6917160B2 - 半導体基板、電子デバイス、半導体基板の検査方法および電子デバイスの製造方法 - Google Patents

半導体基板、電子デバイス、半導体基板の検査方法および電子デバイスの製造方法 Download PDF

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Description

本発明は、半導体基板、電子デバイス、半導体基板の検査方法および電子デバイスの製造方法に関する。
化合物半導体のヘテロ接合を利用し、高周波性能および耐電圧性能に優れた各種トランジスタが製造されている。たとえば、ＡｌＧａＮ／ＧａＮヘテロ界面に形成される２次元電子ガスをチャネルに用いるＧａＮ系高電子移動度トランジスタ（ＧａＮ‐ＨＥＭＴ：GaN-High Electron Mobility Transistor）は、時間応答性に優れた大電力デバイスとして期待されている。すなわち、電力用スイッチに用いるトランジスタには、ＯＮ状態（ソース／ドレイン間に電流が流れて両端子間の電圧が小さい）と、ＯＦＦ状態（ソース／ドレイン間の電流をシャットオフして両端子間の電圧が大きくなる）とを高速で切り替える動作が必要とされるが、ＧａＮ−ＨＥＭＴを電力用スイッチに用いる場合には、ＯＮ状態の抵抗を低く、ＯＦＦ状態の電圧耐圧を大きく、かつ、ＯＦＦ／ＯＮ切り替え遷移状態での電力損失を小さくすることができると言われている。
しかし、ＧａＮ‐ＨＥＭＴには、ＯＦＦ状態の高電圧をソース／ドレイン間に印加するストレス（ドレイン電圧ストレス）が加えられた後に、スイッチ状態をＯＮ状態に切り替えた時、オン抵抗が増加するという電流コラプス現象が知られている。当該電流コラプスが発生すると、所定のデバイス性能が発揮できないという問題を生じる場合がある。以下、ドレイン電圧ストレスによる抵抗増加（電流低下）を「電流コラプス（現象）」と記述する。
電流コラプスの発生メカニズムとして、非特許文献１には、「ドレイン電圧が高い場合やゲート電圧が低い場合に、電界強度の高い空乏層がドレイン側のゲート端近辺に形成される。ＡｌＧａＮ／ＧａＮヘテロ界面に形成されたチャンネル内の電子がこの高い電界によって加速され、ＡｌＧａＮバリアー層を乗り越えてＡｌＧａＮ層表面の準位にトラップされる。その結果ＡｌＧａＮ層表面はマイナスの電荷を帯びる。このマイナスの電荷は、直下のチャンネル内の電子を遠ざける。その結果チャンネル内の電子密度が低下し、チャンネル抵抗が高くなり、ドレイン電流が低くなる。このＡｌＧａＮ層表面の準位は深いためトラップされた電子が表面準位から放出されるのには時間がかかり、すぐにドレイン電流量が回復しない。これが電流コラプスといわれる現象である。」との記載がある。
また、非特許文献２には、ＧａＮ／ＡｌＧａＮヘテロ接合電界効果トランジスタにおける電流コラプスを最小化するためのバッファ層設計について記載され、拡散ドリフト法によるシミュレーションの結果、アクセプタ準位を構成するカーボン不純物の導入により、強い電流コラプスが誘導される旨の記載がある。非特許文献３には、ＡｌＧａＮ／ＧａＮヘテロ構造トランジスタにおけるサイドゲートの効果について記載され、サイドゲートへの負バイアスの印加によりトラップ準位からのホールが放出される旨および当該ホール放出を通じて負の空間電荷が再分布される旨の記載がある。特許文献１には、バックゲートを用いてバッファに起因する電流コラプスを測定する方法が開示されている。
特開２０１０−１９９４０９号公報
「エネルギー半導体エレクトロニクス研究ラボ GaNパワーデバイス研究班」、[online]、産業技術総合研究所、[平成28年1月30日検索]、インターネット（URL:https://unit.aist.go.jp/adperc/ci/eserl/unit/introduction/GaNteam.htm） M.J.Uren 他、「Buffer Design to Minimize Current Collapse in GaN/AlGaN HFETs」、IEEE Trans. Electron Devices、2012年、Vol.59、No.12、p3327-3333 Yasuo Ohno 他、「Observation of Side-Gating Effect in AlGaN/GaN Heterostructure Field Effect Transistors」、Japanese Journal of Applied Physic、応用物理学会、2013年、Vol.52、08JN28-1
上記した通り、電流コラプスの発生原因は、ＡｌＧａＮ層等基板表面のトラップ準位に起因するものと、バッファ層内のトラップ準位に起因するものに分けることができ、基板表面のトラップ準位がデバイスの製造過程に大きく依存するのに対し、バッファ層内のトラップ準位は半導体基板の製造過程、具体的にはエピタキシャル成長過程に大きく依存する。このことから、電流コラプスの発生を総合的に抑制するには、半導体基板の製造からデバイスの製造に至るまで一貫して対策を講じる必要がある。しかしながら、半導体基板の製造過程とデバイスの製造過程とは明確に分離することも可能であることから、両原因（過程）を分離して個別に対策することが有用である。
また、上記した非特許文献および特許文献には、電流コラプスの発生要因やメカニズムに関する開示があるものの、バッファ起因の電流コラプスを抑制または無くす条件および手段は開示されていない。本発明の目的は、主にバッファ層に起因する電流コラプスを抑制または発生しない半導体基板の技術を提供することにある。また、本発明の他の目的は、主にバッファ起因の電流コラプスを抑制または発生しない良質な半導体基板を選別することができる検査技術を提供することにある。
上記課題を解決するために、本発明の第１の態様においては、基板と、バッファ層と、第１結晶層と、第２層と、を有し、前記基板、前記バッファ層、前記第１結晶層および前記第２層が、前記基板、前記バッファ層、前記第１結晶層、前記第２層の順に位置し、前記バッファ層および前記第１結晶層が３族窒化物層からなり、前記第１結晶層のバンドギャップが前記第２層のバンドギャップより小さい半導体基板であって、当該半導体基板をトランジスタ基板として構成した場合に、前記第１結晶層と前記第２層との界面またはその近傍に前記トランジスタのチャネルが形成され、前記チャネルに電気的に接続される第１電極および第２電極を前記チャネルより表面側に配置し、前記チャネルと前記基板との間に位置する空間領域に電界を印加することができる第３電極を前記チャネルより裏面側に配置し、前記第１電極を基準に、前記第３電極に負電圧を印加し、または、前記第２電極に正電圧を印加することで、前記空間領域に位置する結晶の禁制帯から電子およびホールを放出する空間電荷再分布を構成した場合に、前記空間電荷再分布における電子放出速度がホール放出速度より大きい半導体基板を提供する。
本発明の第２の態様においては、基板と、バッファ層と、第１結晶層と、第２層と、を有し、前記基板、前記バッファ層、前記第１結晶層および前記第２層が、前記基板、前記バッファ層、前記第１結晶層、前記第２層の順に位置し、前記バッファ層および前記第１結晶層が３族窒化物層からなり、前記第１結晶層のバンドギャップが前記第２層のバンドギャップより小さい半導体基板であって、当該半導体基板をトランジスタ基板として構成した場合に、前記第１結晶層と前記第２層との界面またはその近傍に前記トランジスタのチャネルが形成され、前記チャネルに電気的に接続される第１電極および第２電極を前記チャネルより表面側に配置し、前記第１電極および前記第２電極間の電流が飽和しない程度の電圧を前記第１電極および前記第２電極間に印加するとともに、前記第１電極および前記第２電極の何れか低い方の電位を基準とする負電圧を前記基板に印加した場合に、前記第１電極および前記第２電極間に流れる電流が、時間の経過とともに低下しない半導体基板を提供する。
上記した半導体基板において、前記第２層が３族窒化物層からなる第２結晶層であり、前記チャネルが２次元電子ガスであってもよい。この場合、前記第１結晶層がＡｌｘＧａ１−ｘＮからなり、前記第２結晶層がＡｌｙＧａ１−ｙＮ（ｘ≠ｙ）からなるものであっても良い。前記基板は導電性Ｓｉ単結晶からなるものであっても良く、この場合、前記第１結晶層としてＧａＮが例示でき、前記第２結晶層としてＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）が例示できる。 ＡｌＧａＮ／ＧａＮヘテロ界面に形成される２次元電子ガスをチャネルに用いるＧａＮ−ＨＥＭＴと基本動作原理が同一とする変化構造として、第２結晶層の上にさらにＡｌｚＧａ１−ｚＮ（０＜ｚ≦１）が単層または複数層追加された構造でもよく、さらに、追加された層は故意に不純物を添加しても良い。
上記した半導体基板において、前記負電圧の絶対値が、前記２次元電子ガスがピンチオフする電圧の絶対値より小さいものとしても良い。あるいは、前記負電圧が、−１０Ｖから−２００Ｖの範囲の電圧としてもよい。好ましくは、前記負電圧が、−２０Ｖから−４０Ｖの範囲の電圧としてもよい。上記前記第１電極に対して前記第２電極の電圧は５Ｖ以下としても良い。あるいは、０．１Ｖから２Ｖとしても良い。好ましくは、０．５Ｖから１．５Ｖとしても良い。上記負電圧を前記基板に印加した場合に、前記第１電極および前記第２電極間に流れる電流を、時間の経過に従って測定するが、測定開始時間を１ミリ秒、測定終了時間を１００００秒としてもよい。このとき、最小測定間隔は、１ミリ秒としてもよい。好ましくは、測定開始時間を０．１秒、測定終了時間を４００秒、最小測定間隔を０．１秒としてもよい。上記測定時の測定素子の温度は、室温（２３℃程度）から２００℃程度の範囲としてもよい。好ましくは、室温から１２０℃の範囲としてもよい。前記第１電極と前記第２電極との間に、電流を制御できるゲート電極を設けてもよい。前記第１電極および前記第２電極の間に流れる電流を、時間の経過に従って測定する間、前記ゲートに印加する電圧（ゲート電圧）を一定の値に固定してもよい。好ましくは、素子がノーマリオンであればゲート電圧を０Ｖにしてもよい。素子がノーマリオフであれば電流が流れるようゲート電圧として＋電圧に印加してもよい。
上記した半導体基板において、前記第２層が、前記トランジスタを構成した場合に前記トランジスタのゲート絶縁膜として機能する絶縁層であってもよい。絶縁層として、たとえばＳｉＯｘ層、ＡｌＯｘ層もしくはＳｉＮｘ層、またはこれらを組合せた積層を例示することができる。
上記した半導体基板において、前記基板は導電性基板であっても良い。また、上記した半導体基板において、前記基板は、Ｓｉ、ＳｉＣまたはＧａＮからなる単結晶基板であってもよい。
本発明の第３の態様においては、上記した半導体基板を用いた電子デバイスを提供する。
本発明の第４の態様においては、基板と、バッファ層と、第１結晶層と、第２層と、を有し、前記基板、前記バッファ層、前記第１結晶層および前記第２層が、前記基板、前記バッファ層、前記第１結晶層、前記第２層の順に位置し、前記バッファ層および前記第１結晶層が３族窒化物層からなり、前記第１結晶層のバンドギャップが前記第２層のバンドギャップより小さい半導体基板の検査方法であって、当該半導体基板をトランジスタ基板として構成した場合に、前記第１結晶層と前記第２層との界面またはその近傍に前記トランジスタのチャネルが形成され、前記チャネルに電気的に接続される第１電極および第２電極を前記チャネルより表面側に配置し、前記チャネルと前記基板との間に位置する空間領域に電界を印加することができる第３電極を前記チャネルより裏面側に配置し、前記第１電極を基準に、前記第３電極に負電圧を印加し、または、前記第２電極に正電圧を印加することで、前記空間領域に位置する結晶の禁制帯から電子およびホールを放出する空間電荷再分布を構成したとき、前記空間電荷再分布における電子放出速度がホール放出速度より大きい場合に合格とする半導体基板の検査方法を提供する。
本発明の第５の態様においては、基板と、バッファ層と、第１結晶層と、第２層と、を有し、前記基板、前記バッファ層、前記第１結晶層および前記第２層が、前記基板、前記バッファ層、前記第１結晶層、前記第２層の順に位置し、前記バッファ層および前記第１結晶層が３族窒化物層からなり、前記第１結晶層のバンドギャップが前記第２層のバンドギャップより小さい半導体基板の検査方法であって、当該半導体基板をトランジスタ基板として構成した場合に、前記第１結晶層と前記第２層との界面またはその近傍に前記トランジスタのチャネルが形成され、前記チャネルに電気的に接続される第１電極および第２電極を前記チャネルより表面側に配置し、前記第１電極および前記第２電極間の電流が飽和しない程度の電圧を前記第１電極および前記第２電極間に印加するとともに、前記第１電極および前記第２電極の何れか低い方の電位を基準とする負電圧を前記基板に印加したとき、前記第１電極および前記第２電極間に流れる電流が、時間の経過とともに低下しない場合に合格とする半導体基板の検査方法を提供する。
上記した半導体基板の検査方法において、前記第２層が３族窒化物層からなる第２結晶層であり、前記チャネルが２次元電子ガスであってもよい。あるいは、前記第２層が、前記トランジスタを構成した場合に前記トランジスタのゲート絶縁膜として機能する絶縁層であってもよい。
本発明の第６の態様においては、上記した検査方法を用いて半導体基板を検査する検査工程と、前記検査工程において合格した半導体基板を用いて電子デバイスを形成するデバイス形成工程と、を有する電子デバイスの製造方法を提供する。
なお、第１結晶層と第２層との「界面」とは、第１結晶層と第２層との接合面であって、第１結晶層と第２層とが直接接する場合はもとより、ごく薄い層を挟んで第１結晶層と第２層とが接する場合も「界面」の概念に含まれるものとする。
半導体基板１００の断面を示す。 第２層１１４が第２結晶層１１４ａである場合の半導体基板１００の断面を示す。 第２層１１４が絶縁層１１４ｂである場合の半導体基板１００の断面を示す。 半導体基板１００に第１電極１４４、第２電極１４６および第３電極１４８を配置した場合の断面を示す。 電流コラプスの起因となる空間電荷の分布を示す概念図である。 作製したＧａＮ−ＨＥＭＴの電流電圧特性を示すグラフである。 ドレイン電流のバックゲート電圧特性を示す。 バックゲート電極をステップ状に電圧印加したときのドレイン電流変化を示す。 バックゲートのストレス電圧がマイナスの時のバンドエネルギープロファイルを示す。 マイナスのバックゲート電圧を変えた時のドレイン電流変化を示す。 マイナスのバックゲート電圧のストレス時間を変えたときのドレイン電流変化を示す。 バックゲートのストレス電圧がプラスの時のバンドエネルギープロファイルを示す。 「ホール放出」が優勢な場合のストレス電圧極性比較を示す。 「電子放出」が優勢な場合のストレス電圧極性比較を示す。 バックゲート電圧がプラスの時のバックゲート特性のストレス時間依存を示す。 ドレイン電圧印加時とバックゲート電圧印加時のバッファ層中の等電位線の模式図を示す。 バックゲート電圧が−１０Ｖのストレス中のドレイン電流の温度依存性を示す。 時定数スペクトラムのピークのアレニウスプロットを示す。 時定数スペクトラムのバックゲート電圧マイナスの電圧依存性を示す。 半導体基板１００の検査方法を示すフローチャートである。 他の検査方法を示すフローチャートである。 バックゲート電圧がマイナスのストレス中のドレイン電流を示す。 算出した「空乏層」中の有効アクセプタ濃度を示す。 バックゲート電圧ストレス中のドレイン電流の時間変化を示す。 時定数解析結果例（Ｖｂｇ＝−４０Ｖの場合）を示す。 時定数スペクトラムから算出した有効アクセプタ濃度を示す。 単純に複数の時定数の成分から算出した有効アクセプタ濃度を示す。 初期化のための光照射しながらのバックゲート電圧ストレス操作を示す。 シミュレーションに用いたデバイス構造を示した断面図である。 バックゲート電圧ストレス（第３電極１４８への負電圧印加）において印加する電圧の時間プロファイルを示す。 図３０に示すバックゲート電圧ストレスを印加した場合のドレイン電流プロファイルを示す（バッファ層１０６がドナー型トラップリッチである場合）。 図３０に示すバックゲート電圧ストレスを印加した場合の伝導帯エネルギー深さプロファイルを示す（バッファ層１０６がドナー型トラップリッチである場合）。 図３０に示すバックゲート電圧ストレスを印加した場合のドレイン電流プロファイルを示す（バッファ層１０６がアクセプタ型トラップリッチである場合）。 図３０に示すバックゲート電圧ストレスを印加した場合の伝導帯エネルギー深さプロファイルを示す（バッファ層１０６がアクセプタ型トラップリッチである場合）。 ドレイン電圧ストレス（第２電極１４６への正電圧印加）において印加する電圧の時間プロファイルを示す。 図３５に示すドレイン電圧ストレスの印加前後におけるドレイン電流-ドレイン電圧特性を示す（バッファ層１０６がドナー型トラップリッチである場合）。 図３５に示すドレイン電圧ストレスの印加前後における伝導帯エネルギー深さプロファイルを示す（バッファ層１０６がドナー型トラップリッチである場合）。 図３５に示すドレイン電圧ストレスの印加前後におけるドレイン電流-ドレイン電圧特性を示す（バッファ層１０６がアクセプタ型トラップリッチである場合）。 図３５に示すドレイン電圧ストレスの印加前後における伝導帯エネルギー深さプロファイルを示す（バッファ層１０６がアクセプタ型トラップリッチである場合）。 図２３とは異なる基板Ａの（実施の形態４）の方法で算出した「空乏層」中の有効アクセプタ濃度を示す。 図２３とは異なる基板Ａの（実施の形態６）の方法で算出した「空乏層」中の有効アクセプタ濃度を示す。 図２３とは異なる基板Ｂの（実施の形態４）の方法で算出した「空乏層」中の有効アクセプタ濃度を示す。 図２３とは異なる基板Ｂの（実施の形態５）の方法で算出した「空乏層」中の有効アクセプタ濃度を示す。 図１０とは異なる基板Ｃのマイナスのバックゲート電圧を変えた時のドレイン電流変化を示す。 図４４の基板Ｃのバックゲート電圧ストレス中のドレイン電流の時間変化を示す。
（実施の形態１）
図１は、半導体基板１００の断面図である。半導体基板１００は、基板１０２と、バッファ層１０６と、第１結晶層１１２と、第２層１１４とを有する。図１に示す通り、基板１０２、バッファ層１０６、第１結晶層１１２および第２層１１４は、基板１０２、バッファ層１０６、第１結晶層１１２、第２層１１４の順に位置する。バッファ層１０６および第１結晶層１１２は、３族窒化物層からなり、第１結晶層１１２のバンドギャップは第２層１１４のバンドギャップより小さい。
半導体基板１００がトランジスタ基板として構成された場合、第１結晶層１１２と第２層１１４との界面またはその近傍にはトランジスタのチャネルが形成される。第２層１１４は、図２に示すように、３族窒化物層からなる第２結晶層１１４ａであってもよく、この場合、前記チャネルとして、第１結晶層１１２と第２結晶層１１４ａとの界面には、２次元電子ガス１２０が生成される。
あるいは第２層１１４は、図３に示すように、半導体基板１００にトランジスタを構成した場合のゲート絶縁膜として機能する絶縁層１１４ｂであってもよい。この場合、半導体基板１００にトランジスタのソース領域およびドレイン領域となる不純物拡散領域が形成され、ゲートに適切な電圧が印加されて、第１結晶層１１２と絶縁層１１４ｂとの界面近傍にチャネルが生成される。
第２層１１４が絶縁層１１４ｂである場合、ソース領域、ドレイン領域、および、ゲート電極とソース、ドレイン領域の間のアクセス領域に第１結晶層１１２よりバンドギャップが大きいＡｌＧａＮ層が選択的に形成されてもよい。この場合、ゲートに適切な電圧が印加されて、第１結晶層１１２と絶縁層１１４ｂとの界面近傍にチャネルが生成される。
以下、第２層１１４が、第２結晶層１１４ａの場合（図２）について説明する。基板１０２は、バッファ層１０６、第１結晶層１１２および第２結晶層１１４ａを支持する支持基板である。基板１０２の材料として、シリコン、サファイア、ＧａＮ結晶等を例示することができる。基板１０２としてシリコン基板を用いることができ、この場合、材料価格を下げることができ、従来のシリコンプロセスで用いられている半導体製造装置を利用することができる。これにより、コスト競争力を高めることができる。さらに、基板１０２としてシリコン基板を用いることにより、直径１５０ｍｍ以上の大型の基板を安価にかつ工業的に利用することができるようになる。
基板１０２は、導電性基板であってもよい。導電性基板として、たとえば不純物がドープされたシリコン基板を例示することができる。基板１０２に導電性基板を用いる場合には、後に説明するバックゲート電極からの電界をバッファ層１０６に効果的に印加することができる。
基板１０２は、Ｓｉ、ＳｉＣまたはＧａＮからなる単結晶基板であってもよい。基板１０２にＳｉ、ＳｉＣまたはＧａＮからなる単結晶基板を用いることで、バッファ層１０６および必要に応じて他の中間層を介し、良質な第１結晶層１１２および第２結晶層１１４ａをエピタキシャル成長させることができる。
バッファ層１０６は、第１結晶層１１２および第２結晶層１１４ａの結晶性を高める目的、基板１０２と第１結晶層１１２および第２結晶層１１４ａの間の絶縁性を高める目的、内部応力を調整して半導体基板１００の反りを低減する目的、等様々な目的で形成される緩衝層である。バッファ層１０６として、ＧａＮ層、ＡｌＧａＮ層を例示することができる。また、バッファ層として、たとえば組成が異なる二種の結晶層（ＡｌＮ層、ＡｌＧａＮ層、ＧａＮ層等）が交互に繰り返し積層された多層積層とすることができる。
第１結晶層１１２および第２結晶層１１４ａは、後にＨＥＭＴ等の素子が形成される素子形成層である。第２結晶層１１４ａのバンドギャップは、第１結晶層１１２のバンドギャップより大きく、Ａｌ組成差による自発分極および格子定数差によるピエゾ分極により、第１結晶層１１２および第２結晶層１１４ａのヘテロ界面には２次元電子ガスが生成される。第２結晶層１１４ａは、第１結晶層１１２に接するとともに第１結晶層１１２に対し格子整合または擬格子整合している。
第１結晶層１１２は、たとえばＡｌｘＧａ１−ｘＮからなり、第２結晶層１１４ａは、たとえばＡｌｙＧａ１−ｙＮ（ｘ≠ｙ）からなる。具体的には、第１結晶層１１２としてＧａＮを例示することができ、第２結晶層１１４ａとしてＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）を例示することができる。第１結晶層１１２の厚さは、２００〜２０００ｎｍの範囲で選択することができ、たとえば８００ｎｍとすることができる。第２結晶層１１４ａの厚さは、１０〜１００ｎｍの範囲で選択することができ、たとえば２５ｎｍとすることができる。
第１結晶層１１２および第２結晶層１１４ａの界面がＡｌＧａＮ／ＧａＮヘテロ界面であり、当該界面に形成される２次元電子ガスをＧａＮ−ＨＥＭＴのチャネルに用いる場合、第２結晶層１１４ａの上にさらにＡｌｚＧａ１−ｚＮ（０＜ｚ≦１）が単層または複数層追加された構造でもよい。さらに、追加された層には、故意に不純物が添加されてもよい。
なお、本実施の形態では、バッファ層１０６と第１結晶層１１２とを分離して記載しているが、バッファ層１０６と第１結晶層１１２とが同一組成である場合、単一の層として把握することが可能である。この場合、当該単一層の下部がバッファ層１０６に相当し、上部が第１結晶層１１２に相当する。また以下の記述では、第１結晶層１１２とバッファ層１０６の両方を含む結晶層を指標して「ヘテロ界面下結晶層」の用語を用いる。「ヘテロ界面下結晶層」とは、チャネルが形成される第１結晶層１１２および第２層１１４（第２結晶層１１４ａ）の界面と、基板１０２との間に位置する結晶層であり、たとえばバッファ層１０６および第１結晶層１１２が含まれる。ここに記載されていない中間層がたとえば基板１０２とバッファ層１０６の間に形成されているような場合、当該中間層が「ヘテロ界面下結晶層」に含まれることは勿論である。
バッファ層１０６、第１結晶層１１２および第２結晶層１１４ａは、一般的なＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いて形成できる。たとえば、ＭＯＣＶＤ法により形成する層がＡｌＧａＮ層およびＧａＮ層である場合、ＩＩＩ族原料ガスとしてトリメチルアルミニウム（Ａｌ（ＣＨ３）３）およびトリメチルガリウム（Ｇａ（ＣＨ３）３）を用いることができ、窒素原料ガスとしてアンモニア（ＮＨ３）を用いることができる。成長温度は５５０℃〜１２００℃の範囲で選択可能であり、ＩＩＩ族原料ガスに対するＶ族原料ガスの流量比Ｖ／ＩＩＩ比は、５０〜２２０００の範囲で選択可能である。形成する層の厚さは、たとえば予備実験で得た成長速度から設計厚さに対応する成長時間を算出し、成長時間により厚さを制御できる。
図４は、半導体基板１００に第１電極１４４、第２電極１４６および第３電極１４８を配置した場合の断面を示す。電極１４２はトランジスタのゲート、第１電極１４４はトランジスタのソース、第２電極１４６はトランジスタのドレインとして機能する。第３電極１４８はトランジスタのバックゲートとして機能する。
第１電極１４４および第２電極１４６は、２次元電子ガス１２０に電気的に接続され、２次元電子ガス１２０より表面側に配置される。第３電極１４８は、２次元電子ガス１２０と基板１０２との間に位置する空間領域に電界を印加することができ、２次元電子ガス１２０より裏面側に配置される。ここで、「表面側」、「裏面側」の用語は、図４において上方を「表面側」、下方を「裏面側」と定義する。
第１電極１４４の電位を基準に、第３電極１４８に負電圧を印加し、または、第２電極１４６に正電圧を印加することで、２次元電子ガス１２０と基板１０２との間の空間領域に位置する結晶（ヘテロ界面下結晶層）の禁制帯から電子およびホールを放出する空間電荷再分布を構成することができる。
本実施の形態の半導体基板１００は、このような空間電荷再分布を構成した場合、当該空間電荷再分布における電子放出速度がホール放出速度より大きいことを特徴とする。このような半導体基板１００では、バッファ層１０６に起因する電流コラプスが抑制され、あるいは、発生しない。この結果、高性能な半導体デバイスの製造が可能な半導体基板１００とすることができる。
なお、上記負電圧の絶対値は、２次元電子ガス１２０がピンチオフする電圧の絶対値より小さいものとすることができる。負電圧の値として−１０Ｖから−２００Ｖの範囲を例示することができる。負電圧の範囲は、好ましくは−２０Ｖから−４０Ｖの範囲である。
以下、電流コラプスの発生メカニズムについて、より詳しく説明する。図５は、電流コラプスの起因となる空間電荷の分布を示す概念図である。ＧａＮ−ＨＥＭＴをスイッチング素子として動作させた場合、ドレイン電流Ｉｄが流れて第１電極１４４（ソース）と第２電極１４６（ドレイン）との間の電圧（以下「ドレイン電圧」とする。）が小さいＯＮ状態と、ドレイン電流Ｉｄをシャットオフしてドレイン電圧が大きくなるＯＦＦ状態とが繰り返される。ＯＮ状態では、電極１４２のゲートの電圧（以下「ゲート電圧」とする。）はしきい値電圧よりプラスに印加され、ドレイン電圧は所定の電流が流れる範囲でできるだけ小さい方がよく、１０Ｖ程度以下となる。ＯＦＦ状態では、ゲート電圧はしきい値電圧よりマイナスに印加され、電流はほぼ流れない。このとき、ドレイン電圧は、操作する電力の最大電圧とほぼ同じ大きさの電圧が印加され、＋２００Ｖから＋１２００Ｖ程度である。
電流コラプスとは、ＯＦＦ状態でドレイン電圧を印加した影響により、ＯＮ状態のドレイン電流が、ドレイン電圧を印加する前より低下してしまう現象である。ＯＦＦの状態でドレイン電圧を印加することにより、トランジスタの特定の場所にマイナスの空間電荷が誘起さることが原因といわれている。ＯＦＦ状態からＯＮ状態へ遷移するとき、ＯＦＦ状態時に誘起された空間電荷が緩和する方向に変化するが、その緩和時間が、ＯＦＦ状態とＯＮ状態とのスイッチング時間に比較して無視できない程度の長さであれば、ドレイン電流を低下させ、ＯＮ抵抗が高くなってしまい、システムとしての性能を低下させる。電流コラプスを抑制または発生しないようにするためには、空間電荷の特性にあった適切な評価方法と適切な対策が必要である。
ＯＦＦ状態のドレイン電圧により空間電荷が誘起される場所として、主に２か所あると言われている。一つは、ゲート電極とドレイン電極の間のＡｌＧａＮ表面もしくは表面近傍であり、図５に示す領域Ａである。別の一つは、第１結晶層１１２（以下「チャネル層」と表記する場合がある。）およびバッファ層１０６を含み、かつ、ゲート電極が形成されている領域の下部領域から、ドレイン電極が形成された領域の下部領域にはさまれた領域であり、図５の領域Ｂである。
ＡｌＧａＮ表面もしくは表面近傍を原因とする電流コラプスの発生は、半導体結晶基板をもちいてデバイスを作製するデバイス加工工程の条件に大きく依存している。一方、チャネル層および/またはバッファ層１０６を原因とする電流コラプスの発生は、エピタキシャル成長過程に大きく依存する。本願発明の目的は、後者のチャネル層および/またはバッファ層１０６を原因とする電流コラプスを抑制または発生しない半導体基板の技術を提供することにある。また、チャネル層および/またはバッファ層１０６を原因とする電流コラプスを抑制または発生しない良質な半導体基板を選別することができる検査技術を提供することにある。よって以下は、チャネル層および/またはバッファ層１０６を原因とする電流コラプスに関して説明する。
一般的に、電流コラプスの測定結果から、前記二つの原因がそれぞれどのような割合で影響しているかわからない。トランジスタの加工条件および、エピタキシャル成長工程の条件を変えて、経験的に判断するほかない。しかしながら両原因共に、メカニズムが必ずしも明確ではなく、また制御するまたは抑制する技術も必ずしも確立しているとは言えないので、両方の原因を別々に評価して抑制または発生しないようにするのは、一般的には困難な技術である。チャネル層および/またはバッファ層１０６を原因とする電流コラプス現象を把握するためには、ＡｌＧａＮ表面または表面近傍が原因の電流コラプスを抑制または発生しないようにした状態もしくは、その原因で発生する電流コラプスが定量的に把握できる状態で測定する必要がある。そのためには、高度なトランジスタ作製技術が必要で、トランジスタの製品製造と同等の技術が必要となる。チャネル層および/またはバッファ層１０６を原因とする電流コラプス現象を把握するために、半導体基板を作製する製造者にとって、エピタキシャル工程を検討するために、このトランジスタの作製技術を入手するのは、コスト低減の面からも得策ではない。よって、ＡｌＧａＮ表面または表面付近の空間電荷に影響されず、チャネル層および/またはバッファ層１０６が起因の電流コラプスを評価する代替となる簡便な評価方法が必要である。
前記ＡｌＧａＮ表面または表面近傍が原因の電流コラプスの影響を排除した、電流コラプスを評価する手法としては、たとえば特許文献１および非特許文献３に記載のバックゲート効果を利用した方法が挙げられる。実際の測定方法を、図４を用いて説明する。
トランジスタの電極は、第１電極１４４（以下「ソース電極１４４」と称する場合がある。）、第２電極１４６（以下「ドレイン電極１４６」と称する場合がある。）、電極１４２（以下「ゲート電極１４２」と称する場合がある。）および基板裏面に形成した第３電極１４８（以下「基板裏面電極１４８」と称する場合がある。）の４つが存在する。いまソース電極１４４をコモン電極として電圧の基準とする。通常動作では、ドレイン電圧にプラスを印加し、ソース電極１４４からドレイン電極１４６に流れるドレイン電流Ｉｄを、その間に形成したゲート電極１４２の電位で制御する。この時基板裏面電極１４８は一般的には特定の電圧に固定する。一般的には、コモン電極と同電位にする。
一方、バックゲート効果を測定する場合、表面にあるゲート電極１４２の電位は固定して、基板裏面電極１４８の電位の変化に対するドレイン電流の変化を測定する。表面側のゲート電極１４２の代わりに、基板裏面電極１４８をゲート電極のように用いてドレイン電流を変調するので、バックゲート効果といわれる。一般的には、表面側のゲート電極１４２より変調効率は小さいので、基板裏面電極１４８には表面側のゲート電圧より大きな電圧（バックゲート電圧）を印加する。バックゲート電圧によるドレイン電流の変調特性は、基板裏面電極１４８と２次元電子ガス１２０（以下単に「２次元電子」という場合がある。）の間の結晶層の空間電荷分布に依存するため、チャネル層および/またはバッファ層１０６に起因する電流コラプスに関連した性質の情報が得られる可能性がある。しかし、必ずしもバックゲート効果と電流コラプスの関連が明確に示されているわけではない。さらに、電流コラプスを抑制または発生しない方法が明確に示されていなかった。
ＧａＮ−ＨＥＭＴのバックゲート効果を実際に測定した例を以下に示す。用いた半導体基板は図２の半導体基板１００と同様の層構造を有し、基板１０２はｐ型シリコン基板、バッファ層１０６は、Ａｌ組成の異なる複数のＡｌｗＧａ１−ｗＮ（０＜ｗ≦１）層およびＧａＮ層から構成され、第１結晶層１１２としてＧａＮ層、第２結晶層１１４ａとしてＡｌｖＧａ１−ｖＮ層（０＜ｖ≦１）を適用した。第２結晶層１１４ａの厚さは３０ｎｍ、Ａｌ組成は２０％とした。作製したトランジスタの構造は図４と同様の構造を備える。トランジスタ作製工程は、通常のフォトリソ工程を用いて、（１）素子分離のための表面エッチング工程、（２）ソース電極・ドレイン電極を真空蒸着法およびリフトオフ法で形成し、その後熱処理を行う工程、（３）ゲート電極を真空蒸着法およびリフトオフ法で形成する工程、を有する。素子分離のためのエッチング工程では、反応性イオンエッチングを用いて約１００ｎｍの深さの溝を形成した。当該エッチング工程で用いたガスは、塩素と３塩化臭素の混合ガスとした。ソース電極１４４およびドレイン電極１４６は、Ｔｉ/Ａｌ/Ｔｉ/Ａｕの積層構造とし、ゲート電極１４２は、Ｎｉ/Ａｕの積層構造とした。トランジスタのゲート長は１０μｍ、ゲート幅は１００μｍとし、ソース電極１４４とゲート電極１４２との間の距離は５μｍ、ゲート電極１４２とドレイン電極１４６との間の距離は５μｍとした。これら数値に必然性はなく、ＧａＮ−ＨＥＭＴが動作する条件であれば自由に選択できる。ＡｌＧａＮ層（第２結晶層１１４ａ）の表面もしくは表面近傍を原因とする電流コラプスの発生を抑制するための、表面保護膜および「フィールドプレート」等は形成していない。
図６は、上記の通り作製したＧａＮ−ＨＥＭＴの電流電圧特性を示すグラフである。図６a)は、横軸ドレイン電圧Ｖｄに対する縦軸ドレイン電流Ｉｄ、いわゆるＩｄ−Ｖｄ特性である。ゲート電圧を＋１から−８Ｖまでステップ電圧−１Ｖで変えた。このとき特に異常なく、ゲート電圧Ｖｇに対してドレイン電流Ｉｄが良好に変調されている。ドレイン電圧が最大１０Ｖと低いこともあり、電流コラプスの兆候はみられない。
図６b)は、横軸ゲート電圧Ｖｇに対する縦軸ドレイン電流Ｉｄ、いわゆるＩｄ−Ｖｇ特性である。縦軸ドレイン電流Ｉｄは絶対値を対数表示してある。ドレイン電流Ｉｄは、ゲート電圧Ｖｇに対して良好にピンチオフされている。ゲート電圧Ｖｇのドレイン電流Ｉｄに対する変調特性は、特徴のない正常な特性を示している。
図７は、上記したＧａＮ−ＨＥＭＴのバックゲート電圧Ｖｂｇによるドレイン電流Ｉｄの変調特性を示す。図７a)は、横軸ゲート電圧Ｖｇに対する縦軸ドレイン電流Ｉｄの絶対値を対数表示した結果である。ドレイン電圧は５Vに固定して、バックゲート電圧を+５０Ｖから−２００Ｖまで電圧ステップ−５０Ｖで測定した。バックゲート電圧の負電圧が大きくなると、ドレイン電流が減少することがわかる。変調効率は表面のゲート電圧の５０分の１以下である。
図７b)は、横軸ドレイン電圧Ｖｄに対するドレイン電流Ｉｄを測定した結果である。ゲート電圧は０Ｖとし、バックゲート電圧を+５０Ｖから−２００Ｖまで電圧ステップ−５０Ｖで測定した。ドレイン電流Ｉｄおよびしきい値電圧がバックゲート電圧で変調されていることがわかる。
図７c）は、同図a)のドレイン電流Ｉｄを線形スケールでプロットしたグラフである。バックゲートリーク電流も同時にプロットした。定常状態では、バックゲート電流は1x10-9A以下程度になっている。ソース電極、ドレイン電極も含めた素子面積から電流密度が5x10-5A/cm2程度以下となり、概略均一にリーク電流のキャリアが分布すると仮定した場合、キャリアの空間電荷量はバックゲート電圧で2次元電子濃度を変調する量に較べれば無視できる。
バックゲート効果を測定するとき、ＡｌＧａＮ表面および近傍が原因の電流コラプスをできるだけ小さくするため、ドレイン電圧は小さいほうがよい。ドレイン電圧による電界集中が発生しないよう線形領域で測定するのが望ましい。ドレイン電圧が小さいと測定電流も小さくなって測定誤差が増加するので低すぎても良くない。具体的には０．１Ｖ〜５Ｖ程度の範囲が望ましい。さらに、第１結晶層１１２と第２結晶層１１４ａの界面近傍に形成された２次元電子の存在によって、バックゲート電圧Ｖｂｇはシールドされるので、表面の電位はバックゲートで変調されることはなくなるので、バックゲート電圧によるドレイン電流変調のしきい値電圧（以下バックゲート効果のしきい値電圧という。）より小さくすることが望ましい（絶対値を小さくする。）。このバックゲート効果のしきい値電圧は、２次元電子を発生するＡｌＧａＮ層の膜厚と組成およびチャネル層および/またはバッファ層１０６、即ちヘテロ界面下結晶層の構造と空間電荷の分布に依存するが、一般的には、−５００Ｖから−２００Ｖ程度となる。さらに、ヘテロ界面下結晶層の空間電荷の形成は、ヘテロ界面下結晶層中のトラップ準位が関与しており、ヘテロ界面下結晶層中の空間電荷の時間変化つまりバックゲート効果の時間変化も測定することが望ましい。
以上を考慮して、トランジスタのバックゲート効果の測定例を図８に示す。図８において、a)はバックゲート電圧が負電圧の場合、b)はバックゲート電圧が正電圧の場合である。測定に用いたトランジスタは図６および図７に示した測定で用いたものと同じトランジスタである。縦軸は規格化ドレイン電流、横軸は時間(秒)である。バックゲート電圧をステップ状に変調して、ドレイン電流の時間変化を測定した。それぞれ、バックゲート電圧ストレスを印加する前（以下ストレス前）、バックゲート電圧ストレス印加中（以下ストレス中）、および、バックゲート電圧ストレス印加終了後（以下ストレス後）のドレイン電流の時間変化を測定した。すべての測定においてドレイン電圧は１Ｖに固定した。ドレイン電流の測定時間間隔は０．１秒とした。
図８a)ではバックゲートのストレス電圧を−１００Ｖとした。測定時間は、ストレス前２００秒、ストレス中４００秒、ストレス後２００秒とした。図８ｂ）ではバックゲートのストレス電圧を＋１００Ｖとした。測定時間は、ストレス前２００秒、ストレス中１００秒、ストレス後４００秒とした。ストレス前およびストレス後のバックゲート電圧はすべて０Ｖである。（後述のデータも、ストレス前およびストレス後のバックゲート電圧はすべて０Ｖとした。）ドレイン電流の規格化の基準は、バックゲート電圧ストレス前の最後のドレイン電流を用いた。（以下バックゲート電圧によるドレイン電流は規格化値で議論する。）
図８a)のバックゲートのストレス電圧がマイナスの場合から詳細に説明する。まず、バックゲート電圧がマイナスのストレス印加直後に、0.1秒以下の時間でドレイン電流が低下する。その後、数十秒かけて電流が低下した。その後、緩やかにドレイン電流が増加した。バックゲート電圧ストレス後のドレイン電流は、バックゲート電圧ストレス前より低下した。この電流低下とドレイン電圧ストレスによる電流コラプスが関連すると考えられるが、詳細は後述する。
図９および図１０は、ドレイン電流がバックゲート効果で変化する機構を示す。非特許文献３のモデルを参考に、バックゲート電圧を印加する層を有限にし、トラップ準位からのホール放出に加えて、電子放出も考慮したモデルとした。バックゲート電圧が印加される層の厚さは、バックゲートへのマイナス電圧印加後トラップ準位からの電荷の放出前0.1秒以下で変化するドレイン電流の減少量の電圧依存性から算出（詳細後述）することができる。ドレイン電流のバックゲート電圧による変調は、2次元電子の直下のチャネル層部の電界がバックゲート電位により変調されることによる。変調の大きさは、前述のバックゲート電圧を印加する層の厚さに加えて、この層中の空間電荷により変化する。この空間電荷の変化がトラップ準位の充放電によるものとなる。
図９は、バックゲートのストレス電圧がマイナスの時の測定結果a)と、対応したバンド図の概要を示している。図９b)は、バックゲートストレス前の状態のバンド図を示す。上段はバンド図をやや詳しく記述している。左側は表面（ゲート電極）側、右側が基板側、上側に伝導帯Ｅｃ、下側に価電子帯Ｅｖのエネルギーのプロファイルを示している。説明を簡単にするために初期状態のバンドのエネルギーの2次元電子より基板側を、ｂ)の下側のように直線で概念的に表した。初期の固定電荷により、バンドのエネルギープロファイルは直線から変形するが、電流コラプスの説明のためには、電位の変動による空間電荷の変化を考えればよいので、このバンド図の省略ができる。
図９ｃ）は、バックゲートにマイナス電荷を印加した直後のバンドプロファイルを示す。空間電荷が変化すると仮定し、バックゲート電圧による電界プロファイルは均一に変化する。概略電流の減少量はバックゲート電圧に比例する。比例係数は前述のバックゲート電圧を印加する層（以下空乏層）の厚さに対応する。バックゲートのストレス印加中では、この空乏層中の空間電荷が変化してバックゲート電圧は一定であるが、チャネル下の電界強度が変化し電流が変化する。空間電荷の変化の要因がトラップ準位であれば、空乏層中のホール、電子の擬フェルミレベルが開くことになるので、トラップ準位からのキャリア放出による空間電荷となる。図９ｄ）は、時間とともにドレイン電流が低下した状態を示している。ホールトラップ準位からの「ホール放出」が発生してマイナスの空間電荷が増加し、上に凸の電位プロファイルになり、チャネル下の電界が増加して２次元電流を減少させドレイン電流を低下させる。
図９e)は、時間とともにドレイン電流が上昇した成分を示している。電子トラップ準位からの「電子放出」が発生してプラスの空間電荷が増加し、下に凸の電位プロファイルになり、チャネル下の電界が低下して２次元電流を増加させドレイン電流を増加させる。この試料では「ホール放出」と「電子放出」が両方現れたが、これらの電流成分はヘテロ界面下結晶層のトラップ準位の種類と濃度に依存する。図９f)は、バックゲートのストレス後の状態を示している。バックゲート電圧は０Ｖになったが、ストレス中の空乏層中の空間電荷の変化が残留してドレイン電流を変化させていることを示す。「ホール放出」が優勢であれば、上に凸のプロファイルが残り、ストレス前のドレイン電流が低下し、「電子放出」が優勢であれば、ドレイン電流は低下しないことになる。
図１０は、バックゲートストレス電圧がマイナスの場合で、バックゲートストレス電圧の大きさを変えた時のドレイン電流の時間変化を測定した結果を示す。図１０c)は、図８a)と同じ図でバックゲートのストレス電圧は−１００Ｖである。図１０において、a)、b)はバックゲートのストレス電圧を、それぞれ−２０Ｖ、−４０Ｖとした場合である。その他の測定条件は同図c)の場合と同じとした。バックゲートストレス中の電流変化において、ストレス開始後０．１秒以下の早い電流低下変化は、バックゲート電圧の絶対値の増加とともに大きくなっている。ストレス中の電流変化は、a)では電流の減少のみで、b)では減少する電流変化の後途中で増加する成分が現れている。電流減少の時定数は、バックゲート電圧の絶対値の増加とともに小さくなっている。ｃ）では電流減少の時定数がさらに小さくなり、電流増加の成分も大きくなっている。電流の減少と同様に電流増加の時定数もバックゲート電圧の絶対値の増加にしたがって小さくなっている。電流増減の成分に関しては、さらに詳細解析を後述する。
図１０ｂ）と図１０ｃ）のストレス後の電流低下の大きさが、バックゲート電圧の大きさの順番になっていない。ｂ）のバックゲート電圧ストレスが−４０Ｖで、c)の−１００Ｖより大きい。この理由を次に説明する。
図１１は図８a)の測定に対して、バックゲート電圧ストレス時間を短く変えた時のドレイン電流変化を測定した結果である。ストレス時間は、２００秒、１００秒、４０秒、２０秒、１０秒、４秒、２秒、（１秒）とし、測定結果を重ねて示した。バックゲート電圧は−２０Ｖ、−４０Ｖ、−１００Ｖ、−２００Ｖとした。ただし、ストレス前の時間は５０秒、ストレス後の測定時間は２００秒に変えたが本質的議論に問題はない。（−１００Ｖの測定のみ、ストレス前の時間は２００秒としたが、議論の本質内容には影響ない。）
図１１a)Ｖｂｇ＝−２０Ｖにおいては、ストレス中のドレイン電流は時間とともに低下している。ストレス後はドレイン電流が増加して回復するが、ストレス前のドレイン電流よりは小さくなっている。ストレス時間が異なる場合、ストレス中のドレイン電流の時間変化は当然同じであり、ストレス後の回復量が概略同じになっているため、ストレス後のドレイン電流は、ストレス時間が長いほど減少している。同図ｂ）Ｖｂｇ＝−４０Ｖの場合も同様の現象が起こっている。ただし、ストレス中のドレイン電流減少の「時定数」が小さくなっている。同図ｃ）Ｖｂｇ＝−１００Ｖでは、ストレス中の初期にはドレイン電流減少が見られる。この「時定数」は、Ｖｂｇ＝−４０の場合の「時定数」よりさらに小さくなっている。ストレス時間２００秒と１００秒とでは、ストレス中のドレイン電流はストレス直後は減少するが、ストレス開始後５０秒後に増加に転じている。ストレス中２００秒間のうちストレス中後半１００秒は、ドレイン電流は増加している。やはり、ストレス後の電流回復量は同じなので、ストレス後のドレイン電流の低下量は、ストレス時間１００秒より２００秒の方が小さくなる。ｄ）Ｖｂｇ＝−２００Ｖでは、ストレス中のドレイン電流の減少の時定数が小さくなり、ストレス開始後２０秒程度後にドレイン電流は増加に転じている。ドレイン電流の増加成分の時定数も、ｃ）ストレス電圧−１００Ｖより小さくなり、ストレス中の電流増加成分も大きくなっている。ドレイン電流はストレス開始から２０秒程度後に増加に転じているため、ストレス後のドレイン電流は、ストレス時間が４０秒場合、１００秒の場合、２００秒の場合と大きくなる。つまり、ストレス後のドレイン電流の減少量が小さくなる。
以上より、バックゲート電圧ストレス後の電流低下は、ストレス中のドレイン電流の変化で決まる。ストレス中の電流変化は、トラップ準位の「ホール放出」で電流低下し、トラップ準位からの「電子放出」で電流増加する。よって、「ホール放出」成分から「電子放出」成分を差し引いた成分がバックゲート電圧ストレス後の電流低下となる。この「ホール放出」成分および「電子放出」成分の変化の時定数は、バックゲート電圧に依存し、バックゲート電圧が大きくなるほど時定数が変化する。よって、バックゲート電圧ストレス後の電流低下量は、バックゲート電圧とバックゲートストレスの時間の関係で変化する。したがって、電流コラプスの抑制のための評価方法として、ストレス後の電流低下を指標とする場合は、ヘテロ界面下結晶層の特性に合わせてバックゲート電圧とストレス時間を適切に設定しないと正しく評価できない場合がある。上記理由により、発明者らはバックゲート電圧がマイナス時のストレス中のドレイン電流の時間変化を評価指標にするのが適切であると考えた。
図１２は、バックゲートのストレス電圧がプラスの時の測定結果a)と、対応したバンド図の概要を示している。図１２b)は、バックゲートストレス前の状態のバンド図を示す。図９と同様にバンドプロファイルを一本の線で簡略に表示する。図１２ｂ）はバックゲートストレス前の状態を示している。この時のドレイン電流は図１２a)の図中のb)の状態である。図１２ｃ）はバックゲートにプラスのストレス電圧を印加したバンドエネルギーのプロファイルの想像図である。図１２a)の図中ｃ）の状態は、ドレイン電流がわずかに増加しているが、ストレス中は大きな変化はない。図７ｃ）から、ストレス中のバックゲート電流は大きく増加してはいない。よって、電流が流れることで電位を形成しているのではなく、固定空間電荷によって電位を形成していると考えられる。この場合、上に凸のエネルギーポテンシャルを形成するので、空間電荷はマイナス電荷となる。空間電荷がマイナスである層の両側に電圧をかけると電界はプラス側で強くなる。定常状態においては、空間電荷分布は欠陥濃度に依存し、欠陥は基板側で高くなっているので、電界はヘテロ界面下結晶層の基板側に集中していると考えられる。図１２ｄ）はストレス後で、ストレス電圧が０Ｖになった直後の状態を示す。空間電荷分布が変化しない場合は、ストレス中に電界が集中した分、電位が持ち上がることになる。つまり、ヘテロ界面下結晶層の「ホール放出」に関係なく電流は低下する。よってドレイン電圧ストレスの電流コラプスが発生しない結晶でもドレイン電流は低下することになり、この電流の低下はドレイン電圧ストレスによる電流コラプスの評価指標には適切でない。図１２e)はストレス後、時間の経過とともに空間電荷が初期状態に回復する様子を示している。バックゲート電圧がプラスの場合のストレス後の初期状態の電流低下は、バックゲート電圧がマイナスの場合のストレス中の初期状態に類似している。
バックゲート電圧がマイナスのストレス中のドレイン電流変化と、バックゲート電圧がプラスのストレス後のドレイン電流変化を比較する。図１３は、図１０とは異なる基板から作製したトランジスタのバックゲート電圧に対するドレイン電流変化を測定した図である。トランジスタの構造は図１０と同じ、ドレイン電圧、ゲート電圧も図１０と同じである。ストレス前、ストレス後、ストレス中の時間は全て１０００秒とした。バックゲートのストレス電圧は、図１３a)で＋４０Ｖと−４０Ｖ、図１３ｂ）で＋１００Ｖと−１００Ｖである。図１３a)でバックゲート電圧−４０Ｖのストレス中のドレイン電流変化と、バックゲート電圧＋４０Ｖのストレス後のドレイン電流変化は、急なドレイン電流低下後、初期に電流低下、その後電流増加がみられる共通の特徴をもつ。ただし、急なドレイン電流低下は、＋４０Ｖで小さく、電流増加は大きい。バックゲート電圧が１００Ｖの場合は、−４０Ｖとほぼ同様であるが、＋１００Ｖのストレス後では初期のドレイン電流低下は見られない。図１０と同様にバックゲート電圧増加により電流増加成分が増加したためと考えられる。初期のドレイン電流低下成分がバックゲート電圧がマイナスのストレス中の場合より、バックゲート電圧がプラスのストレス後の方が小さくなるのは、非特許文献３のホール放出による「half recovery」現象が一因である可能性がある。バックゲート電圧がプラスのストレス後で電流増加成分が増加しているのは、図１２ｃ）でヘテロ界面下結晶層の基板側での電界の集中した部分が、図１２ｄ）で緩和が始まるが、その成分が寄与していると思われる。このバックゲート電圧がプラスの場合のストレス中におけるヘテロ界面下結晶層の深い部分の電界の集中とストレス後の電界の緩和の詳細なメカニズムは不明である。
図１４は、測定条件は図１３と同様であるが、トランジスタ作製に用いた基板が異なる。図１３に対して、バックゲート電圧のマイナスのストレス中で、「電子放出」である電流増加成分が優勢な結晶を用いた。バックゲートのストレス電圧は、図１４a)で＋４０Ｖと−４０Ｖ、図１４ｂ）で＋１００Ｖと−１００Ｖである。図１４a)でバックゲート電圧−４０Ｖのストレス中のドレイン電流変化と、バックゲート電圧＋４０Ｖのストレス後のドレイン電流変化は、急なドレイン電流低下後、電流増加しており共通の特徴をもつ。図１４ｂ）のバックゲートストレスが１００Ｖの場合も同じである。急なドレイン電圧の低下量が、ほぼ等しいことから、ヘテロ界面下結晶層中のバックゲート電圧による空乏層が同じように形成されており、図１２ｄ）の基板側電界の集中部分は、空乏層の基板側に集中して形成されていることの傍証となる。ドレイン電流の増加成分が、バックゲート電圧がマイナスのストレス中の場合と、バックゲート電圧がプラスのストレス後でほぼ同じであるのは、一つは「電子放出」が優勢であるので、「ホール放出」による「half recovery」が発生しないことが挙げられる。
図１５は、図８b)のストレス中のバックゲートストレス時間を変えた時のドレイン電流変化を測定した結果である。ただし、ストレス電圧は＋４０Ｖとした。ストレス時間は図１５a)は１００秒から０．２秒、図１５ｂ）は１秒から０．０１秒とした。ストレス後において、いずれも、急なドレイン電流の低下後、時間とともに増加し、増加速度は時間とともに徐々に低下している。急なドレイン電流の低下は、ストレス時間に対して一定であることから、図１２ｃ）のヘテロ界面下結晶層の基板側の電界集中は０．０１秒以下の早い現象であることがわかる。さらに、ドレイン電流の増加成分は、ストレス時間依存性が見られ、バックゲート電圧がプラスのストレス中は複数の現象が関与していることを示している。
以上のことより、バックゲートのストレス電圧がプラスのストレス後のドレイン電流の低下は、電流コラプスの原因以外の現象を含んでいるので、ドレイン電圧ストレスの電流コラプスの指標としては適切でない。よって、バックゲート電圧がマイナスのストレス中の電流変化で評価するのがよい。さらには、ストレス中のドレイン電流が「時間とともに低下しない」、さらには、「電子放出速度がホール放出速度より大きい」基板を提供することで、ヘテロ界面下結晶層起因のドレイン電圧ストレスの電流コラプスを抑制または発生しないトランジスタの作製を可能にする。
（電流コラプスとバックゲートコラプス）
図１６でヘテロ界面下結晶層が原因で発生する電流コラプスに関して、ＯＦＦ状態でのドレイン電圧ストレス状態と、バックゲート電圧がマイナスの場合の状態の関連について説明する。図１６a)は、ドレイン電圧のプラスのストレスを印加したときの等電位線の概念図である。トランジスタのＯＦＦ状態では、基板裏面電極１４８がほぼ０Ｖであるので、膜厚方向に電位分布が生じるとともに、ゲート電圧はピンチオフ電圧よりマイナスでヘテロ界面下結晶層中に横方向の電界が形成される。この電界によりトラップ準位からのキャリアの放出が起こり、「ホール放出」により、マイナスの空間電荷が発生すると電流コラプスが発生する。膜厚方向には、裏面電極に対して、最大ドレイン電圧分の電位差が形成されるが、ゲート側に近づくほど表面電位が下がるので、電位差は小さくなる。さらに、横方向の電界が形成されるが、「ヘテロ界面下結晶層」の表面側で強くなり無視できない。
図１６ｂ）は、バックゲート電圧がマイナスのストレスを印加したときの等電位線の概念図である。ドレイン電圧が１Ｖ程度と小さいので、ヘテロ界面下結晶層に均一に電界が形成される。縦方向の電界のみとなるが、電界による「ホール放出」による空間電荷の形成は横方向電界と同様に発生するので、バックゲート電圧のマイナスのストレスでのドレイン電流変化により、ドレイン電圧ストレスの電流コラプスの評価が可能性になる。この時、空間電荷形成量を的確に評価できれば、電界の絶対値は同じにする必要はない。よって、バックゲート電圧の値をある程度自由に選択できる。
しかし、バックゲート電圧のマイナスのストレスによる縦方向の電界では、ドレイン電圧のストレスによる横方向電界による空間電荷の発生が評価できない可能性がある。特に、「ヘテロ界面下結晶層」の表面側に近い領域の「ホール放出」を全く評価できないかまたは過小評価する可能性があることを以下に示す。
まず、ドレイン電圧ストレスによるヘテロ界面下結晶層中の横方向電圧問題の前に、バックゲート電圧マイナスのストレス中のドレイン電流変化の解析方法について述べる。ヘテロ界面下結晶層起因によるドレイン電圧ストレス電流コラプスの評価指標として、バックゲート電圧のマイナスのストレス中のドレイン電流の変化を評価すること、特にヘテロ界面下結晶層中のトラップ準位からの「ホール放出」によるマイナスの空間電荷の形成によるドレイン電流の低下が対応することを示した。
図１７a)は図１３と同じトランジスタのバックゲート電圧−１０Ｖのストレス中のドレイン電流を示している。測定試料の温度を２４℃から１２０℃まで変えた。横軸は時間を対数で、縦軸はドレイン電流の規格値である。測定は等時間で測定しているが、横軸を対数均等間隔に内挿で数値を算出しプロットしている。対数のデータ点は一桁２０点とした。２４℃ではドレイン電流が減少しており、「ホール放出」の特徴をもつ。温度の上昇にともなって、ドレイン電流の減少が始まる時間が短くなっている。さらに、電流増加の成分が現れてくる。ドレイン電流が増加し始める時間も温度上昇に伴って短くなる。図１１で説明したように、ストレス中のドレイン電流の変化の時定数は、バックゲート電圧に依存するとともに、測定温度にも依存することがわかる。
図１７ｂ）は図１７a)のドレイン電流を時定数解析した結果である。横軸が時定数、縦軸は時定数の成分である。時定数の解析は数１を用い、時定数τiの成分aiをフィッティング変数として測定値との分散を小さくするよう計算した。Ｉｄ（ｔ）はドレイン電流、Ｉｄ（∞）は、ドレイン電流の収束値で、やはりフィッティング変数、ｔはバックゲート電圧ストレス開始からの経過時間である。
Figure 0006917160
フィッティングはマイクロソフトエクセルのソルバーを用いた。一桁２０点で０．０６秒から１０００秒までの時定数τiに対して、成分aiを算出した。縦軸は、各測定温度に対してベースラインをずらしてプロットしている。ベースラインは下から２４℃、４０℃、６０℃、８０℃、１００℃、１２０℃での測定値の解析結果である。
図１７ｂ）の時定数解析の結果ピークは、プラスの成分とマイナス成分の２種類みられる。プラスがドレイン電流の減少成分で「ホール放出」、マイナスがドレイン電流の増加成分で「電子放出」を現わしている。ピークの半値幅が、測定温度によって変動しているが、計算の収束具合の変動を含んでおり、必ずしもトラップ準位の性質を反映していない。
図１８は図１７ｂ）の測定温度に対するピーク時定数のアレニウスプロットである。縦軸は、時定数×（絶対温度）＾２の自然対数、横軸は（素電荷／（ボルツマン定数×絶対温度））である。ショックレー・リード・ホール統計では、この傾きがトラップ準位からのキャリア放出の活性化エネルギーとなる。「ホール放出」過程の活性化エネルギーは、０．６電子Ｖ、「電子放出」過程の活性化エネルギーは０．８８電子Ｖとなった。また、切片から捕獲断面積も計算できる。
図１９は、図１８ｂ）の時定数解析のバックゲート電圧への依存性を測定した結果である。測定温度は６０℃で、縦軸のベースラインをバックゲート電圧毎にずらした。上から、バックゲート電圧は−１０Ｖ、−２０Ｖ、−４０Ｖ、−１００Ｖである。「ホール放出」および「電子放出」のピークともに、バックゲート電圧の増加とともに時定数が小さくなる。さらに、「電子放出」の時定数の変化の方が大きい。ピークの半値幅を評価するのは困難を伴うが、バックゲート電圧−１００Ｖでは、明らかにピークは広がっている。
バックゲート電圧が大きくなると時定数が小さくなる現象は、「プール・フレンケル効果」が原因と思われる。つまり、外部電界によりトラップ準位のキャリア放出の活性化エネルギーが小さくなる現象である。「電子放出」で時定数が早く小さくなるのは、電界の不均一により電界の集中が起こっているためと考えられる。前述のように、「電子放出」では、電界がヘテロ界面下結晶層中基板側に集中する。欠陥濃度は一般に基板側の方が高いので、高いバックゲート電圧では、基板側でさらに、電界が集中して「電子放出」の時定数が小さくなると考えられる。さらに、電圧を上げると、トラップからのキャリア放出にトンネル電流の寄与が加わり、ピークが広がったと考えられる。
以上を踏まえて、ここでドレインプラス電圧ストレスの横電界と、バックゲートマイナス電圧ストレスの縦方向電界の問題について、再度考察する。バックゲート電圧ストレスの場合、「ホール放出」で形成されるマイナス電荷の空間電荷で形成される電界は、「ヘテロ界面下結晶層」の表面側で強くなるが、「電子放出」で形成されるプラスの空間電荷で形成される電界は、ヘテロ界面下結晶層の基板側で強くなり、ヘテロ界面下結晶層の基板側の「電子放出」トラップ準位が大きく影響する。
いま、「ヘテロ界面下結晶層」の表面側には「ホール放出」のトラップ準位は、ドレイン電圧ストレスの電流コラプスを発生させるだけの濃度が存在するが、ヘテロ界面下結晶層の基板側では「電子放出」のトラップ準位が過剰にある場合を考える。いま、「ホール放出」と「電子放出」の時定数が十分離れていれば、また、測定時間間隔に対して、「ホール放出」時定数が十分長ければ、バックゲートストレス中の初期の電流減少から「ホール放出」現象を把握可能である。しかし、バックゲート電圧を高くすると、「電子放出」の時定数が小さくなり「ホール放出」の信号を打ち消し、「ホール放出」を過小評価もしくは検知できなくなる可能性がある。つまり、電界がヘテロ界面下結晶層の基板側で集中し、２次元電子側の電界の変化が小さくなり、２次元電子側の「ホール放出」トラップ準位を過小評価してしまう。
上記より、バックゲートのマイナス電圧ストレスは高すぎると「ホール放出」のトラップ準位を過小評価するので、「ホール放出」のトラップ準位の特性を測定するバックゲート電圧はマイナスで絶対値が１００Ｖ以下であることが望ましい。さらには、マイナスで絶対値が４０V以下であることが望ましい。
「電子放出速度がホール放出速度より大きい」ことを定量的に解析するための解析方法を以下に示す。
いま、測定結果の定量解析のために、バックゲート電圧のドレイン電流特性のモデルを導入する。図９のバンドエネルギーモデルで示したように、「ヘテロ界面下結晶層」の表面側で空間電荷を形成する「空乏層」が形成され、空乏層中では膜厚方向にトラップ準位は均一と仮定する。実際は、膜厚方向にトラップ準位濃度は複雑に変化していると考えられるが、残念ながらバックゲート効果の特性のみからは深さ方向の情報は得られない。しかしながら、この単純な「空乏層」モデルでも、試料間の相対的な定量的比較を行う技術的に有効な評価方法を提供できる。
前記「空乏層」モデルを基に、ドレイン電流の変化とバックゲート電圧の関係は以下のような式が記述できる。
規格化ドレイン電流Normalized Idは、数２および数３のように表せる。
Figure 0006917160
Figure 0006917160
このとき、Ｎｓｍａｘは、バックゲート電圧をかける前の２次元電子ガス面密度、ΔＮｓは、バックゲート電圧ストレス中の２次元電子の面密度変化、ＮEBAは、有効アクセプタ濃度で、「ホール放出」により形成されたマイナスの空間電荷濃度である。符号がマイナスでは「電子放出」により形成されたプラスの空間電荷濃度である。空乏層中の濃度は一定と仮定しているので「有効」アクセプタ濃度とした。ｄは空乏層の膜厚、εは誘電率、ｑは素電荷量である。
前記したＮｓｍａｘは、規格化ドレイン電流の基準となるときの２次元電子面密度であるが、発明者は、トランジスタと同時に作製されるショットキーダイオードの容量電圧特性から数４の式より算出した値を用いた。
Figure 0006917160
ここで、Ｃ（Ｖｇ）は、ショットキーダイオードの容量電圧特性、Ｖｇはショットキーダイオードのショットキー電極の電圧である。積分は規格化ドレイン電流の基準となるときのゲート電圧から、２次元電子がショットキー電極でピンチオフするまでの電圧の範囲でおこなった。
数３の式の根拠となる「空乏層」モデルに基づいた関係式を以下に示す。
２次元電子の面密度変化と、２次元電子直下のヘテロ界面下結晶層の電界強度変化の関係は、
Figure 0006917160
 電界とバックゲート電圧の関係は
Figure 0006917160
Figure 0006917160
 である。
ここで、ΔＥは２次元電子直下のヘテロ界面下結晶層の電界の変化量、ΔＶＥは、有効アクセプタ濃度が０の場合の「空乏層」の電位変化量である。上式よりΔＥとΔＶＥを消去すると数３の式が得られる。
（実施の形態２）
上記した半導体基板１００は、「空間電荷再分布を構成した場合、電子放出速度がホール放出速度より大きい」ことを特徴とするものである。これを検査の判断基準に用いることで、高性能な半導体デバイスの製造が期待できる半導体基板１００を選別することができる。
図２０は、半導体基板１００の検査方法を示すフローチャートである。実施の形態１で説明した半導体基板１００を準備し（ステップ２０２）、図４で説明したような電極を半導体基板１００に配置する（ステップ２０４）。当該電極は、検査用の電極であり、たとえば半導体デバイスのＴＥＧ（Test Element Group）領域に形成することができる。配置した電極に負電圧を印加し（ステップ２０６）、電子放出速度がホール放出速度より大きいかを判断する（ステップ２０８）。電子放出速度がホール放出速度より大きい場合は合格と判定し（ステップ２１０）、そうでない場合は不合格と判定する（ステップ２１２）。
また、上記検査方法で合格判定を得た半導体基板１００を用い、２次元電子ガス１２０をチャネルとする電子デバイスを製造することができる。このようにして製造された電子デバイスは性能が高く、また良品率が高まることからコスト競争力に優れたものとすることができる。
（実施の形態３）
本実施の形態の半導体基板は、半導体基板１００と同様の構成を有し、前記同様の第１電極１４４および第２電極１４６を配置し、当該第１電極１４４および第２電極１４６間の電流が飽和しない程度の電圧を第１電極１４４および第２電極１４６間に印加するとともに、第１電極１４４および第２電極１４６の何れか低い方の電位を基準とする負電圧を基板１０２に印加した場合に、第１電極１４４および第２電極１４６間に流れる電流が、時間の経過とともに低下しないことを特徴とする。この場合の負電圧は、前記同様の第３電極１４８を設けて基板１０２に負電圧を印加しても良いし、基板１０２が導電性である場合には、基板１０２に直接負電圧を印加しても良い。このような半導体基板１００では、バッファ層１０６に起因する電流コラプスが抑制され、あるいは、発生しない。この結果、高性能な半導体デバイスの製造が可能な半導体基板１００とすることができる。
また、実施の形態２同様、「負電圧を基板１０２に印加した場合に、第１電極１４４および第２電極１４６間に流れる電流が、時間の経過とともに低下しない」との特徴を検査の判断基準に用いることで、高性能な半導体デバイスの製造が期待できる半導体基板の検査方法とすることができる。
図２１は、実施の形態３の半導体基板の検査方法を示すフローチャートである。実施の形態２と同様のステップ（ステップ２０２、ステップ２０４、ステップ２０６）を有し、負電圧を基板１０２に印加した場合に、第１電極１４４および第２電極１４６間に流れる電流が、時間の経過とともに低下しないかを判断する（ステップ２２０）。電極間電流が増加する場合は合格と判定し（ステップ２１０）、そうでない場合は不合格と判定する（ステップ２１２）。当該検査方法で合格判定を得た半導体基板を用い、電子デバイスが製造できることは前記同様である。
（実施の形態４）
前述の数２および数３の式を用いて図１０の測定結果から、前記「空乏層」中の、バックゲート電圧Ｖｂｇマイナスのストレス中の空間電荷の変化量を数値化する。図２２a)はバックゲート電圧ストレス印加後０．１秒後の規格化ドレイン電流（縦軸）の、バックゲート電圧（横軸）依存性を示している。バックゲート電圧がマイナスでは、バックゲート電圧にほぼ比例している。まず、このデータより、バックゲート電圧が印加されるヘテロ界面下結晶層中の「空乏層」の膜厚を算出する。算出方法は、「空乏層」の膜厚を、仮定すると、数２および数３の式より、各電圧３点（Ｖｂｇ＝−２０Ｖ、−４０Ｖ、−１００Ｖ）で有効アクセプタ濃度が算出される。この３点の有効アクセプタ濃度の平均値からの分散が最小になるように、膜厚を計算した。計算には「マイクロソフトエクセル」の「ソルバー」を用いた。空乏層の膜厚はｄ＝３．３μｍと算出された。図２２ｂ）は、バックゲート電圧ストレス印加後４００秒後の規格化ドレイン電流の、バックゲート電圧依存性を示している。算出した「空乏層」の厚さｄを用い、数２および数３の式を用いて、各電圧での、有効アクセプタ濃度が算出できる。図２３は算出した「空乏層」中の有効アクセプタ濃度である（濃度の高い折れ曲がった線）。図１０より、Ｖｂｇが−２０Ｖ、−４０Ｖでは、ストレス後４００秒の時点では「電子放出」の影響は小さいので「ホール放出」による空間電荷の増加が有効に評価されている。有効アクセプタ濃度ＮEBAは、Ｖｂｇ＝−２０Ｖの場合、８．２×１０１５ｃｍ−３、Ｖｂｇ＝−４０Ｖの場合、１．１×１０１６となり、「ホール放出」が優勢な結晶と判断できる。これより、この基板は「電子放出速度がホール放出速度より大きい」ことを満たさない基板と判断できる。
さらに判定条件を緩和し、ドレイン電流の減少を５％未満まで許容すると仮定する。つまり、数２の式、数３の式より、ドレイン電流の減少が５％以下になる許容有効アクセプタ濃度は、１．２×１０１５ｃｍ−３以下と算出される。前記「空乏層」中の有効アクセプタ濃度はこの許容有効アクセプタ濃度より高い。よって、この基板は「電子放出速度がホール放出速度より大きい」ことを満たさない基板と判断できる。
ちなみに、図２３の有効アクセプタ濃度が低く電圧依存性の小さいデータは膜厚ｄを算出するときの、有効アクセプタ濃度である。有効アクセプタ濃度が低く、電圧依存性がないほど、「空乏層」膜厚を有効に算出できていることになる。膜厚の算出とバックゲートストレス４００秒後の空乏層中のアクセプタ濃度の電圧依存性は、前述のマイクロソフトエクセルのソルバーを用いて一度に算出した。
（実施の形態５）
上記した実施の形態４では、ストレス中の有効アクセプタ濃度を、ストレス後４００秒後のドレイン電流を用いて算出した。本実施の形態５では、図１７と同様に、バックゲート電圧ストレス中のドレイン電流変化を時定数解析して、「ホール放出」、「電子放出」の信号を抽出して、有効アクセプタ濃度を計算した。
図２４は図２１のバックゲート電圧ストレス中のドレイン電流の時間変化をプロットしている。横軸の時間は対数でプロットした。処理方法は図１７a)と同じである。図２５は、バックゲート電圧ストレスが−４０Ｖの時の時定数解析の結果を示す。図２５a)は測定結果と、時定数解析から抽出したスペクトラムからドレイン電流の時間変化を計算した値を重ねてプロットしているがほとんど重なっている。この測定値に対する計算値との分散が最小になるように計算した時定数スペクトラムが図２５b)と図２５ｃ）である。図２５b)が「ホール放出」、図２５c)が「電子放出」の成分を算出した結果である。時定数スペクトラムに用いたフィッティングのピークは、数１の式をベースにして、aiはτiに対して規格化正規分布と仮定した。スペクトラムに規格化正規分布を仮定することによりフィッティングの未知定数が減少するのと、規格化されているのでピーク信号の強さが陽に算出されるメリットがある。この試料では、「ホール放出」成分を二つのピーク、「電子放出」を一つのピークでフィッティングした。ほか、計算方法は図１９と同様である。
図２６に、時定数スペクトラムのピークから、数２および数３の式を用いて計算した有効アクセプタ濃度をバックゲート電圧に対してプロットした。マイナスは「電子放出」成分のドナー濃度を示す。高濃度の折れ線が、「ホール放出」成分から算出した有効アクセプタ濃度、濃度０付近の直線は図２３と同様に空乏層の膜厚を計算した結果算出された有効アクセプタ濃度、マイナス側の折れ線は「電子放出」成分から算出した有効アクセプタ濃度で、マイナスであるからドナー濃度（有効ドナー濃度）である。「ホール放出」の有効アクセプタが、「電子放出」の有効ドナー濃度より高いので、この基板は「電子放出速度がホール放出速度より大きい」ことを満たさない基板と判断できる。
さらに判定条件を緩和しドレイン電流の減少を５％未満まで許容すると仮定する。つまり、数２の式、数３の式より、ドレイン電流の減少が５％以下になる許容有効アクセプタ濃度は、１．２×１０１５ｃｍ−３以下と算出される。前記「空乏層」中の有効アクセプタ濃度はこの許容有効アクセプタ濃度より高い。よって、この基板は「電子放出速度がホール放出速度より大きい」ことを満たさない基板と判断できる。ドレイン電流の減少を２％以下にするとさらに、ドレイン電圧ストレスによる電流コラプスを厳しく制限できるので望ましい。このとき、許容アクセプタ濃度は数２および数３の式より許容するドレイン電流減少量に比例するとしてよい。
（実施の形態６）
前記した実施の形態５では、時定数解析を簡略化した。具体的には、数１式のaiは、時定数スペクトラムのピーク値以外は０とし測定値をフィッティングした（図２５の規格化正規分布の分散が０に対応する。）。図２７は、時定数の成分から有効アクセプタ濃度を計算した結果である。具体的には、「ホール放出」成分は２つの時定数の成分、「電子放出」成分は一つの時定数の成分でフィッティングした。ほぼ、図２６と同様の値を示している。「電子放出速度がホール放出速度より大きい」に対する判定は（実施の形態６）と同じである。
（実施の形態７）
図１０のa)、ｂ）、ｃ）において、バックゲート電圧のストレス中のドレイン電流が時間の経過とともに低下している。各バックゲート電圧でのドレイン電流の低下量は５％を超えており、ドレイン電流が「時間の経過とともに低下しない」ことを満たさない基板と判断できる。
前述のように、一つのトランジスタのバックゲート特性を複数の条件で、連続して測定する必要がある。測定は全て光遮断状態で行っている。図８のバックゲートストレス後はドレイン電流が低下している。続いて同じ素子を測定する場合、ドレイン電流は回復せずに異なる状態で測定開始となるので対策が必要である。一般に、ＧａＮ等窒化物半導体は禁制帯エネルギー幅が大きく、トラップ準位の活性化エネルギーも大きいので緩和時間も大きい。非特許文献３に記述のように、ドレイン電流の回復を何もせずに待つと、非現実的な待ち時間が必要になる。ＧａＮ結晶は、光照射や電圧ストレスが過去長期にわたってない状態はあり得ないので、通常は熱平衡状態には成り得ない。よって、熱平衡状態では無いが、何らかの操作によって初期化が必要である。本発明者らは、この初期化は光照射しながらバックゲートストレスを印加することで行った。図２８が実際の初期化操作によるドレイン電流の変化を示している。光照射しながら、バックゲートを−４０Ｖでステップ状に電圧印加をした。図１０のバックゲート電圧−４０Ｖの測定直後の初期化操作のデータである。ドレイン電流はストレス前の電流に回復する。光照射は、測定時に用いるプローバの実体顕微鏡用の白色ＬＥＤ照明を用いて行った。本願発明記載の実験はバックゲート効果測定以外の通常のＩ−Ｖ測定も含めて測定前に同じ初期化操作をした。
（実施例１）
ＧａＮ層からなるバッファ層１０６（以下「ＧａＮバッファ層」と表記する。この場合第１結晶層１１２（以下「チャネル層１１２」と称する場合がある。）はバッファ層１０６と同じトラップ濃度のＧａＮ層と設定するのでチャネル層１１２とバッファ層１０６との境界を設定する必要はない。以下ではバッファ層１０６にチャネル層１１２が含まれるとする。）中のトラップからの「ホール放出」および「電子放出」の現象が、ドレイン電流（Ｉｄ）に及ぼす効果をシミュレーションにより確認した。「ホール放出」源として、アクセプタ型トラップ（ホールを捕獲して中性、ホールを放出して一価のマイナス電荷となる。）および「電子放出」源として、ドナー型トラップ（電子を捕獲して中性、電子を放出して一価のプラス電荷となる。）を仮定した。
なお、第１電極１４４を基準に第３電極１４８に負電圧を印加するバックゲート電圧ストレスの他、第１電極１４４を基準に第２電極１４６に正電圧を印加するドレイン電圧ストレスについてもシミュレーションを実施した。ドレイン電圧ストレスは、トランジスタのＯｎ／Ｏｆｆでのチャネル抵抗の変化をエミュレートするためであり、バックゲート効果との対応を調べた。実際のドレイン電圧ストレスでは、ゲートおよびドレイン間の表面電荷の変化による抵抗変化が影響するとされているが、本実施例では、ＧａＮバッファ層の影響をみるために、表面トラップは設定していない。
半導体デバイスシミュレーションは、図２９に示すデバイス構造について、拡散ドリフト法を用いて実施した。Ａｌ組成が０．２４、厚さが２８ｎｍのＡｌＧａＮ層（第２結晶層１１４ａ）は、ＨＥＭＴの障壁層であり、格子歪のピエゾ効果とＧａＮ層（第１結晶層１１２）との自発分極差により、ＧａＮ層との界面に２次元電子ガスが発生しており、当該２次元電子ガスが、電界効果トランジスタのチャネルの電気伝導を担うキャリアとなる。電界効果トランジスタのドレイン電流がほぼ零になるしきい値電圧は約−２Ｖである。ＧａＮ層のフェルミレベルの違いにより、アクセプタ型トラップリッチの場合の方が若干しきい値が浅くなるが、現象の比較には問題ない。
ＧａＮバッファ層中にドナー型トラップとアクセプタ型トラップを仮定し、それらのエネルギーレベルを、文献（D.Cornigli, F.Monti, S.Reggiani, E.Gnani, A.Gnudi, G.Baccarani, Solid-State Electronics,115, 173?178 (2016)）を参考に、それぞれ伝導バンド端から０．６１６ｅＶ、価電子バンド端から０．５４３ｅＶとした。ドナー型トラップリッチ層構造については、ＧａＮバッファ層中のドナー型トラップとアクセプタ型トラップの濃度をそれぞれ１．５×１０１６ｃｍ−３、０．５×１０１６ｃｍ−３とした。アクセプタ型トラップリッチ層構造については、ＧａＮバッファ層中のドナー型トラップとアクセプタ型トラップの濃度をそれぞれ０．２×１０１６ｃｍ−３、０．８×１０１６ｃｍ−３とした。
図３０は、バックゲート電圧ストレス（第３電極１４８への負電圧印加）において印加するバックゲート−ソース間電圧の時間プロファイルである。バックゲート電圧ストレスのシミュレーションでは、図３０に示す電圧プロファイルに対するドレイン電流の時間変化を計算した。その際、ゲート−ソース間電圧は０Ｖ、ドレイン−ソース間電圧は１Ｖとした。バックゲート電圧が０Ｖから−１００Ｖに遷移する時間および−１００Ｖから０Ｖに遷移する時間はそれぞれ１０ミリ秒とした。
ドナー型トラップリッチ層構造のバックゲート電圧ストレスのシミュレーション結果を説明する。図３１は、バックゲート電圧ストレスを印加した場合のドレイン電流プロファイル（バッファ層１０６がドナー型トラップリッチである場合）である。バックゲート電圧ストレスにより電流が低下する（点ａから点ｂ）。バックゲート電圧ストレス中はドレイン電流が時間とともに増加する（点ｂから点ｃ）。バックゲート電圧ストレス後は、電流はほぼ初期状態に戻る（点ｄから点ｅ）。
図３１の点ａから点ｅにおけるゲート電極中心部の伝導帯エネルギー深さプロファイルを説明する。図３２は、バックゲート電圧ストレスを印加した場合の伝導帯エネルギー深さプロファイル（バッファ層１０６がドナー型トラップリッチである場合）である。深さ０はゲート電極直下であり、深さ約３ｕｍにバックゲート電極がある。バックゲート電圧に−１００Ｖ印加すると（点ａから点ｂ）、チャネル直下に電界が伝わり、２次元電子ガス密度が低下することで電流が低下する。点ｃではＧａＮ層の伝導帯エネルギーが深さに対して下に凸の形状となり、チャネル直下のバックゲート電圧ストレスの電界が補償されて２次元電子ガス密度が増加する。バックゲート電圧が０Ｖに戻る点ｄおよび点ｅでは、ほぼ点ａの初期状態の伝導帯エネルギープロファイルにもどり、ドレイン電流もほぼ初期状態に回復する。
シミュレーションの詳細データをもとに現象を考察すれは以下の通りである。すなわち、初期状態（点ａ）では、ＧａＮ層はアクセプタ型トラップがイオン化し、これをドナー型トラップで補償している。ドナー型トラップは、アクセプタ型トラップの濃度だけイオン化し、残りは電子を捕獲した状態になっている。バックゲート電圧を−１００Ｖ印加した直後の点ｂでは、ＧａＮ層中の擬フェルミレベルが開き、トラップからのキャリア放出が開始する。アクセプタ型トラップは初期状態でイオン化ており、ここからのホールの放出はほとんどないので無視できる。一方、ドナー型トラップは初期状態において電子を捕獲していたトラップが電子を放出することでプラスの空間電荷を発生させる。この時発生した空間電荷で伝導帯エネルギープロファイルが下に凸になりチャネル下の電界が変化して電流を増加させ点ｃに至る。この電流の時間変化の速さは、ドナー型トラップからの放出時定数に対応した速さとなる。バックゲート電圧を０Ｖに戻した直後の点ｄでは、一瞬電流が初期状態より高くなるがすぐにほぼ初期状態の電流値に戻る。バックゲート電圧ストレスでイオン化したドナー型トラップにより伝導帯エネルギーが下がるが、チャネル側から電子が注入されすぐに初期状態に近い状態にもどると思われる。
（比較例１）
アクセプタ型トラップリッチ層構造のバックゲート電圧ストレスのシミュレーション結果を説明する。図３３は、バックゲート電圧ストレスを印加した場合のドレイン電流プロファイル（バッファ層１０６がアクセプタ型トラップリッチである場合）である。バックゲート電圧ストレスにより電流が低下する（点ａから点ｂ）。バックゲート電圧ストレス中はドレイン電流が時間とともに電流が減少する（点ｂから点ｃ）。バックゲート電圧ストレス後は、電流は初期状態より減少する（点ｄから点ｅ）。
図３３の点ａから点ｅにおけるゲート電極中心部の伝導帯エネルギーの深さプロファイルを説明する。図３４は、バックゲート電圧ストレスを印加した場合の伝導帯エネルギー深さプロファイル（バッファ層１０６がアクセプタ型トラップリッチである場合）である。深さ０はゲート電極直下で、深さ約３ｕｍにバックゲート電極がある。バックゲート電圧に−１００Ｖ印加すると（点ａから点ｂ）、チャネル直下に電界が伝わり、２次元電子ガス密度が低下することで電流が低下する。点ｃではＧａＮ層の伝導帯エネルギーが深さに対して上に凸の形状となり、チャネル直下のバックゲート電圧ストレスの電界より増加することになる。このため、２次元電子ガス密度が低下する。バックゲート電圧が０Ｖに戻る点ｄおよび点ｅでは、点ｃの状態同様の上凸の伝導帯エネルギープロファイルが維持され、電流が低下したままになる。
シミュレーションの詳細データをもとに現象を考察すれは以下の通りである。すなわち、初期状態（点ａ）では、ＧａＮ層はドナー型トラップがイオン化し、これをアクセプタ型トラップで補償している。アクセプタ型トラップは、ドナー型トラップの濃度だけイオン化し、残りはホールを捕獲した状態になっている。バックゲート電圧を−１００Ｖ印加した直後の点ｂでは、ＧａＮ層中の擬フェルミレベルが開き、トラップからのキャリア放出が開始する。ドナー型トラップは初期状態でイオン化しており、ここからの電子の放出はほとんどないので無視できる。一方、アクセプタ型トラップは初期状態においてホールを捕獲していたトラップがホールを放出することでマイナスの空間電荷を発生させる。この時発生した空間電荷で伝導帯エネルギープロファイルが上に凸になりチャネル下の電界が増加して電流を低下させ点ｃに至る。この電流の時間変化の速さは、アクセプタ型トラップからの放出時定数に対応した速さとなる。バックゲート電圧を０Ｖに戻した直後の点ｄでは、ホールを放出したアクセプタトラップの空間電荷により上に凸のプロファイルが維持され電流は初期状態より低下する。いずれは熱平衡状態に向かってホールを捕獲して初期状態に向かって伝導帯エネルギーが下がり、電流も初期状態に戻るはずである。しかし、ホール発生・注入量がきわめて小さいため、電流が低いまま維持され点ｅに至る。現実のデバイスでは貫通転移、グレイン境界の結晶欠陥等によりリーク電流によるホールの注入があり、さらに光照射によるキャリア励起・生成により、ホールが生成注入され、有限の時間でもとの電流に回復すると考えられる。
以上の結果をまとめると、ドナー型トラップリッチの場合、バックゲート電圧ストレス後に、バックゲート電圧を０Ｖに戻したとき、電流が初期状態より減少することはない。この場合、バックゲート電圧ストレス中は、ドナー型トラップからの電子放出の時定数に対応して、時間とともに電流が増加する。アクセプタ型トラップリッチの場合、バックゲート電圧ストレス後に、バックゲート電圧を０Ｖに戻したとき、電流が初期状態より減少する。この現象は、バックゲート電圧ストレス中に、アクセプタ型トラップからのホール放出量に対応する。バックゲート電圧ストレス中は、ホール放出の時定数に対応し、時間とともに電流が低下する。
図３５は、ドレイン電圧ストレス（第２電極１４６への正電圧印加）において印加するゲート−ソース間電圧およびドレイン−ソース間電圧の時間プロファイルを示す。ドレイン電圧ストレスのシミュレーションでは、図３５に示すゲート−ソース間電圧とドレイン−ソース間電圧のプロファイルに対し、ドレイン電流とドレイン−ソース間電圧の関係Ｉｄ−Ｖｄｓ１とＩｄ−Ｖｄｓ２を計算して比較した。これは一般的にドレイン電圧ストレスによる「電流コラプス」と呼ばれるものである。バックゲート−ソース間電圧は０Ｖとした。Ｉｄ−Ｖｄ１、Ｉｄ−Ｖｄ２の計算の際、ゲート−ソース間電圧は０Ｖである。ドレインストレス時は、ゲート−ソース間電圧は−８Ｖ、ドレイン‐ソース間電圧は１００Ｖ、ストレス時間は１００秒とした。
ＧａＮバッファ層がドナー型トラップリッチ層構造の時のドレイン電圧ストレス前後でのドレイン電流−ドレイン電圧特性、および、ゲート−ドレイン電極間の中間地点直下の伝導帯エネルギーの深さプロファイルのシミュレーション結果を説明する。図３６は、ドレイン電圧ストレスの印加前後におけるドレイン電流-ドレイン電圧特性（バッファ層１０６がドナー型トラップリッチである場合）である。図３７は、ドレイン電圧ストレスの印加前後における伝導帯エネルギー深さプロファイル（バッファ層１０６がドナー型トラップリッチである場合）である。ドナー型トラップリッチの場合、ドレイン電圧ストレス後に電流の低下はない。伝導帯エネルギーの変化もほとんどないことがわかる。
ＧａＮバッファ層がアクセプタ型トラップリッチ層構造の時のドレイン電圧ストレス前後でのドレイン電流−ドレイン電圧特性、および、ゲート−ドレイン電極間の中間地点直下の伝導帯エネルギーの深さプロファイルのシミュレーション結果を説明する。図３８は、ドレイン電圧ストレスの印加前後におけるドレイン電流-ドレイン電圧特性（バッファ層１０６がアクセプタ型トラップリッチである場合）である。図３９は、ドレイン電圧ストレスの印加前後における伝導帯エネルギー深さプロファイル（バッファ層１０６がアクセプタ型トラップリッチである場合）である。アクセプタ型トラップリッチの場合ドレイン電圧ストレス後にドレイン電流が低下している。伝導帯エネルギーは、ドレイン電圧ストレス後に高くなっており、電流低下の原因である。伝導帯エネルギーが高くなる要因は、バックゲート電圧ストレスの場合と同様に、ドレイン電圧ストレス中のアクセプタ型トラップのホール放出に伴うマイナスの空間電荷によると考えられる。いずれは、ホールを捕獲して初期状態にもどるが、ホールの生成、注入量が小さく、回復には、測定時間に比較して長い時間を必要とする。
実際のデバイスでのドレイン電圧ストレス測定（いわゆる「電流コラプス」測定）では、表面トラップの電荷によるドレイン電流の低下の影響があるといわれており、必ずしもバッファ層起因の電流のコラプス成分のみを評価するのは容易でない。前記のように、マイナス電圧のバックゲート電圧ストレスでのドレイン電流の低下は、ドレイン電圧ストレスでのドレイン電流の低下と同様な機構で発生しており、バックゲート電圧の特性から、バッファ層起因の「電流コラプス」評価が可能である。さらに、ＧａＮバッファ層がドナー型トラップリッチではドレイン電流は低下しないが、アクセプタ型トラップリッチでは電流の低下（「電流コラプス」）が発生することがわかった。
（実施例２）
図４０は、図２３とは異なる基板Ａからトランジスタを作製し、前記した実施の形態４に記述の方法で解析を実施し、有効アクセプタ濃度を算出した結果である。基板の構造、トランジスタの作製方法、構造、測定条件は全て同じである。図４０より、すべてのバックゲート電圧で有効アクセプタ濃度はマイナスであり、この基板は「電子放出速度がホール放出速度より大きい」基板と判定できる。また、図４１は基板Ａを前記した実施の形態６に記述の方法で算出した有効アクセプタ濃度と有効ドナー濃度である。ドレイン電流が５％変化する有効アクセプタ濃度は、１．２×１０１５ｃｍ−３となり、十分小さいので、この基板は「電子放出速度がホール放出速度より大きい」基板と判定できる。
（比較例２）
図４２は、図２３とは異なる基板Ｂからトランジスタを作製し、前記した実施の形態４に記述の方法で解析を実施し、有効アクセプタ濃度を算出した結果である。基板の構造、トランジスタの作製方法、構造、測定条件は全て同じである。図４２より、Ｖｂｇ＝−２０Ｖで有効アクセプタ濃度はプラスであり、ドレイン電流が５％変化する有効アクセプタ濃度は、１．８×１０１５ｃｍ−３となるので、同程度のドレイン電流の低下が見込まれ、この基板は「電子放出速度がホール放出速度より大きい」基板ではない。また、図４３は、前記した実施の形態５で記述した方法により算出した基板Ｂの有効アクセプタ濃度と有効ドナー濃度である。ドレイン電流が５％変化する有効アクセプタ濃度は、１．８×１０１５ｃｍ−３となるので、算出された有効アクセプタ濃度はこれより大きいので、この基板は「電子放出速度がホール放出速度より大きい」基板ではない。なお、実施の形態５の方法は、有効アクセプタと有効ドナー濃度を独立に検知するので、実施の形態４の方法より有効に判断可能である。
（実施例３）
図４４は、図１０とは異なる基板Ｃからトランジスタを作製し、図１０と同じ方法で測定した、バックゲート電圧を変えた時のドレイン電流変化である。基板の構造、トランジスタの作製方法、構造、測定条件は全て同じである。バックゲート電圧ストレス中のドレイン電流は、いずれのバックゲート電圧においても、時間の経過とともに、概略低下していない。図４５は図４４のバックゲート電圧ストレス中のドレイン電流の変化を横軸対数でプロットした。横軸はストレス開始からの経過時間を対数でプロットした。データ曲線は上から、Ｖｂｇ＝−２０Ｖ、−４０Ｖ、−１００Ｖである。図４４では確認できないが図４５では各Ｖｂｇでストレス後数秒程度はドレイン電流がわずかに低下している成分がみられる。ドレイン電流の低下量はいずれも５％以下であり、さらにはドレイン電流の２％以下となっており、ドレイン電流は「時間の経過とともに低下ない」と判定してよい。
１００…半導体基板、１０２…基板、１０６…バッファ層、１１２…第１結晶層（チャネル層）、１１４…第２層、１１４ａ…第２結晶層、１１４ｂ…絶縁層、１２０…２次元電子ガス、１４２…電極（ゲート電極）、１４４…第１電極（ソース電極）、１４６…第２電極（ドレイン電極）、１４８…第３電極（基板裏面電極）。

Claims (14)

  1. 基板と、バッファ層と、第１結晶層と、第２層と、を有し、前記基板、前記バッファ層、前記第１結晶層および前記第２層が、前記基板、前記バッファ層、前記第１結晶層、前記第２層の順に位置し、
    前記バッファ層および前記第１結晶層が３族窒化物層からなり、
    前記第１結晶層のバンドギャップが前記第２層のバンドギャップより小さい半導体基板であって、
    当該半導体基板をトランジスタ基板として構成した場合に、前記第１結晶層と前記第２層との界面またはその近傍に前記トランジスタ基板に形成されるトランジスタのチャネルが形成され、
    前記チャネルに電気的に接続される第１電極および第２電極を前記チャネルより表面側に配置し、前記第１電極および前記第２電極間の電流が飽和しない程度の電圧を前記第１電極および前記第２電極間に印加するとともに、前記第１電極および前記第２電極の何れか低い方の電位を基準とする負電圧を前記基板に印加した場合に、前記第１電極および前記第２電極間に流れる電流が、時間の経過とともに低下しない
    半導体基板。
  2. 前記第２層が、３族窒化物層からなる第２結晶層であり、
    前記チャネルが、２次元電子ガスである
    請求項１に記載の半導体基板。
  3. 前記第１結晶層がＡｌｘＧａ１−ｘＮからなり、前記第２結晶層がＡｌｙＧａ１−ｙＮ（ｘ≠ｙ）からなる
    請求項２に記載の半導体基板。
  4. 前記基板が導電性Ｓｉ単結晶からなり、前記第１結晶層がＧａＮからなり、前記第２結晶層がＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）からなる
    請求項３に記載の半導体基板。
  5. 前記負電圧の絶対値が、前記２次元電子ガスがピンチオフする電圧の絶対値より小さい
    請求項２から請求項４の何れか一項に記載の半導体基板。
  6. 前記第２層が、前記トランジスタを構成した場合に前記トランジスタのゲート絶縁膜として機能する絶縁層である
    請求項１に記載の半導体基板。
  7. 前記負電圧が、−１０Ｖから−２００Ｖの範囲の電圧である
    請求項１から請求項６の何れか一項に記載の半導体基板。
  8. 前記基板が、導電性基板である
    請求項１から請求項７の何れか一項に記載の半導体基板。
  9. 前記基板が、Ｓｉ、ＳｉＣまたはＧａＮからなる単結晶基板である
    請求項１から請求項７の何れか一項に記載の半導体基板。
  10. 請求項１から請求項９の何れか一項に記載の半導体基板を用いた電子デバイス。
  11. 基板と、バッファ層と、第１結晶層と、第２層と、を有し、前記基板、前記バッファ層、前記第１結晶層および前記第２層が、前記基板、前記バッファ層、前記第１結晶層、前記第２層の順に位置し、
    前記バッファ層および前記第１結晶層が３族窒化物層からなり、
    前記第１結晶層のバンドギャップが前記第２層のバンドギャップより小さい半導体基板の検査方法であって、
    当該半導体基板をトランジスタ基板として構成した場合に、前記第１結晶層と前記第２層との界面またはその近傍に前記トランジスタ基板に形成されるトランジスタのチャネルが形成され、
    前記チャネルに電気的に接続される第１電極および第２電極を前記チャネルより表面側に配置し、前記第１電極および前記第２電極間の電流が飽和しない程度の電圧を前記第１電極および前記第２電極間に印加するとともに、前記第１電極および前記第２電極の何れか低い方の電位を基準とする負電圧を前記基板に印加したとき、前記第１電極および前記第２電極間に流れる電流が、時間の経過とともに低下しない場合に合格とする
    半導体基板の検査方法。
  12. 前記第２層が、３族窒化物層からなる第２結晶層であり、
    前記チャネルが、２次元電子ガスである
    請求項１１に記載の半導体基板の検査方法。
  13. 前記第２層が、前記トランジスタを構成した場合に前記トランジスタのゲート絶縁膜として機能する絶縁層である
    請求項１１に記載の半導体基板の検査方法。
  14. 請求項１１から請求項１３に記載の検査方法を用いて半導体基板を検査する検査工程と、
    前記検査工程において合格した半導体基板を用いて電子デバイスを形成するデバイス形成工程と、を有する
    電子デバイスの製造方法。
JP2017034236A 2017-02-26 2017-02-26 半導体基板、電子デバイス、半導体基板の検査方法および電子デバイスの製造方法 Active JP6917160B2 (ja)

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