TWI765974B - 半導體基板、電子裝置、半導體基板之檢查方法及電子裝置之製造方法 - Google Patents

半導體基板、電子裝置、半導體基板之檢查方法及電子裝置之製造方法 Download PDF

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Abstract

本發明之課題係使緩衝層所造成之電流崩潰得到抑制或不產生電流崩潰。

上述課題之解決手段係提供一種半導體基板，該半導體基板具有由III族氮化物層所構成之緩衝層及第1結晶層，該第1結晶層的能帶隙小於第2層的能帶隙；該半導體基板構成電晶體基板時，於第1結晶層與第2層之界面或該界面附近形成電晶體的通道，在將與通道電性連接之第1電極及第2電極配置於比通道更表面側處，將可對位於通道與基板之間的空間區域施加電場之第3電極配置於比通道更靠背面側處，並以第1電極為基準，於第3電極施加負電壓或於第2電極施加正電壓，藉此構成從位於空間區域之結晶的禁制帶釋出電子及電洞之空間電荷再分布時，空間電荷再分布之電子釋出速度大於電洞釋出速度。

Description

半導體基板、電子裝置、半導體基板之檢查方法及電子裝置之製造方法
本發明係有關半導體基板、電子裝置、半導體基板之檢查方法及電子裝置之製造方法。
利用化合物半導體的異質接面(heterojunction)，以製造高頻性能及耐電壓性能優異之各種電晶體。例如，將形成於AlGaN/GaN異質界面的二維電子氣(two dimensional electron gas)使用於通道之GaN系高電子遷移率電晶體(GaN-HEMT：GaN-High Electron Mobility Transistor)，係作為反應時間(time responsiveness)優異之高功率裝置(high power device)而倍受期待。亦即，於電力開關所使用的電晶體中，須將ON狀態(電流於源極(Source)/汲極(Drain)間流動而兩端子間的電壓小)與OFF狀態(切斷源極/汲極間的電流而使兩端子間的電壓變大)做高速切換，惟據稱在將GaN-HEMT使用於電力開關時， 可降低ON狀態的電阻、增大OFF狀態的耐受電壓，且可減少在OFF/ON切換遷移狀態的電力損失。
但是，在GaN-HEMT中，已知於施予將OFF狀態的高電壓施加於源極/汲極間的應力(汲極電壓應力)之後，將開關狀態切換成ON狀態時，會有所謂導通電阻(on-resistance)增加之電流崩潰(current collapse)現象。該電流崩潰產生時，會有產生無法發揮既定的裝置性能之問題的情形。以下，將汲極電壓應力所造成之電阻增加(電流降低)記載為「電流崩潰(現象)」。
就電流崩潰的產生機制而言，非專利文獻1中記載：「在汲極電壓高或閘極電壓低時，電場強度高的空乏層(depleted layer)會形成於汲極側的閘極端附近。形成於AlGaN/GaN異質界面之通道內的電子為該高電場所加速，跨越了AlGaN阻障層而被AlGaN層表面位準捕捉。其結果AlGaN層表面帶負電荷。該負電荷使正下方的通道內之電子遠離。其結果使通道內的電子密度降低、通道電阻變高、汲極電流變低。由於該AlGaN層表面位準較深，因此在從表面位準釋出被捕捉的電子時會粍費時間，汲極電流量無法立即恢復。此種情形即所謂電流崩潰之現象」。
另外，非專利文獻2中記載有關用以使GaN/AlGaN異質接面場效電晶體中之電流崩潰最小化的緩衝層(buffer layer)設計，且記載藉由擴散飄移法進行模擬的結果是，由於導入構成受體位準(acceptor level)的碳雜質而引發強烈的電流崩潰之內容。非專利文獻3中記載 有關AlGaN/GaN異質構造電晶體中之側柵極(side gate)的效果，並記載藉由對側柵極施加負偏壓(negative bias)而能從缺陷位準(trap level)釋出電洞之內容，以及經由該電洞的釋出而使負的空間電荷再分布之內容。專利文獻1中揭示使用背閘極(back-gate)來測定緩衝所造成的電流崩潰的方法。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2010-199409號公報
[非專利文獻]
[非專利文獻1]「能量半導體電子學研究室GaN功率裝置研究班」、[online]、產業技術總合研究所、[2016年1月30日檢索]、網路(URL：https://unit.aist.go.jp/adperc/ci/eserl/unit/introduction/GaNteam.htm)
[非專利文獻2] M.J.Uren等人、「Buffer Design to Minimize Current Collapse in GaN/AlGaN HFETs」、IEEE Trans.Electron Devices、2012年、Vol.59、No.12、p3327-3333
[非專利文獻3] Yasuo Ohno等人、「Observation of Side-Gating Effect in AlGaN/GaN Heterostructure Field Effect Transistors」、Japanese Journal of Applied Physic、 應用物理學會、2013年、Vol.52、08JN28-1
如上所述，電流崩潰的產生原因可被分類為AlGaN層等基板表面的缺陷位準所造成者、及緩衝層內的缺陷位準所造成者。基板表面的缺陷位準係主要取決於裝置的製造過程，相對於此，緩衝層內的缺陷位準係主要取決於半導體基板的製造過程，具體而言即磊晶生長(epitaxial growth)過程。由此來看，為了整體性地抑制電流崩潰的產生，需研議從半導體基板的製造到裝置的製造之配套對策。然而，由於亦可將半導體基板的製造過程與裝置的製造過程明確地分離，故將兩者的原因(過程)分離而個別採取對策一事是有用的。
再且，上述非專利文獻及專利文獻中，雖然揭示有關電流崩潰的產生原因、機制，但並未揭示將緩衝所造成的電流崩潰予以抑制或消除的條件及手段。本發明之目的係提供一種使主要由緩衝層所造成的電流崩潰得到抑制或不產生電流崩潰之半導體基板的技術。又，本發明之另一目的係提供一種半導體基板之檢查技術，係可篩選出主要由緩衝所造成的電流崩潰得到抑制或不產生電流崩潰之優質的半導體基板。
為了解決上述課題，於本發明之第1態樣中係提供一種半導體基板。半導體基板可具有：基板、緩衝層、第1結晶層及第2層。前述基板、前述緩衝層、前述第1結晶層及前述第2層之位置可依序為：前述基板、前述緩衝層、前述第1結晶層、前述第2層。前述緩衝層及前述第1結晶層可由III族氮化物層所構成。前述第1結晶層的能帶隙(band gap)可小於前述第2層的能帶隙。將該半導體基板構成電晶體基板時，於前述第1結晶層與前述第2層之界面或該界面附近可形成有前述電晶體的通道。在將與前述通道電性連接之第1電極及第2電極配置於比前述通道更表面側處，將能夠對位於前述通道與前述基板之間的空間區域施加電場之第3電極配置於比前述通道更靠背面側處，並以前述第1電極為基準，於前述第3電極施加負電壓或於前述第2電極施加正電壓，藉此構成從位於前述空間區域之結晶的禁制帶(forbidden band)釋出電子及電洞之空間電荷再分布時，前述空間電荷再分布之電子釋出速度可大於電洞釋出速度。
於本發明之第2態樣中係提供一種半導體基板。半導體基板可具有：基板、緩衝層、第1結晶層、及第2層。前述基板、前述緩衝層、前述第1結晶層及前述第2層之位置可依序為：前述基板、前述緩衝層、前述第1結晶層、前述第2層。前述緩衝層及前述第1結晶層可由III族氮化物層所構成。前述第1結晶層的能帶隙可小於前述第2層的能帶隙。將該半導體基板構成電晶體基板時，於前述第1結晶層與前述第2層之界面或該界面附近可形成有前述電晶體的通道。在將與前述通道電性連接之 第1電極及第2電極配置於比前述通道更表面側處，將前述第1電極及前述第2電極間之電流為未飽和程度的電壓施加於前述第1電極及前述第2電極間，並且將以前述第1電極及前述第2電極中之任一較低者的電位作為基準的負電壓施加於前述基板時，在前述第1電極及前述第2電極間流動的電流係以不會隨著時間的經過而降低為宜。
於上述的半導體基板中，前述第2層可為由III族氮化物層所構成之第2結晶層。前述通道可為二維電子氣。此時，前述第1結晶層可由AlxGa1-xN所構成。前述第2結晶層可由AlyGa1-yN(x≠y)所構成。前述基板可由導電性Si單晶所構成。此時，前述第1結晶層可列舉GaN。前述第2結晶層可列舉AlyGa1-yN(0<y≦1)。就基本動作原理設成與「將形成於AlGaN/GaN異質界面之二維電子氣使用於通道之GaN-HEMT」相同的變化構造而言，半導體基板可於第2結晶層上進一步具有單層或複數層的AlzGa1-zN(0<z≦1)追加的構造。此外，於所追加的層中可刻意添加雜質。
於上述的半導體基板中，前述負電壓的絕對值可比前述二維電子氣產生夾止(pinch-off)的電壓之絕對值更小。或者，前述負電壓可為-10V至-200V的範圍(-200V以上-10V以下)之電壓。較佳係前述負電壓可為-20V至-40V的範圍(-40V以上-20V以下)之電壓。上述之前述第2電極相對於前述第1電極之電壓可為5V以下。或者，上述之前述第2電極相對於前述第1電極之電壓可為0.1V以上2V以下。較佳係上述之前述第2電極相對於前述第1電極之電壓可為0.5V以上1.5V以下。將上述負電壓施加於前述基板時，可隨著時間的經過而測定於前述第1電極與前述第2電極之間流動的電流。有關電流的測定，測定開始時間可為1毫秒，測定結束時間可為10000秒。此時，最小測定間隔可為1毫秒。較佳係，有關電流的測定，測定開始時間可為0.1秒。測定結束時間可為400秒。最小測定間隔可為0.1秒。上述測定時測定元件的溫度可為室溫(23℃左右)以上200℃左右以下的範圍。較佳係上述測定時之測定元件的溫度可為室溫以上120℃以下的範圍。於前述第1電極與前述第2電極之間，可設置能夠控制電流之閘極電極。在隨著時間的經過而測定於前述第1電極及前述第2電極之間流動的電流之期間，施加於前述閘極的電壓(閘極電壓)可固定於一定的值。較佳係若元件為常通型(normally-on)，則可將閘極電壓設為0V。若元件為常斷型(normally-off)，則可以使電流流動之方式施加+電壓作為閘極電壓。
於上述的半導體基板中，在構成前述電晶體時，前述第2層可為發揮作為前述電晶體的閘極絕緣膜之功能的絕緣層。絕緣層可列舉例如：SiOx層、AlOx層或SiNx層、或由該等組合成的積層。
於上述的半導體基板中，前述基板可為導電性基板。又，於上述的半導體基板中，前述基板可為由Si、SiC或GaN所構成之單晶基板。
於本發明之第3態樣中係提供一種使用上述的半導體基板之電子裝置。
於本發明之第4態樣中係提供一種半導體基板之檢查方法。半導體基板可具有：基板、緩衝層、第1結晶層及第2層。前述基板、前述緩衝層、前述第1結晶層及前述第2層之位置可依序為：前述基板、前述緩衝層、前述第1結晶層、前述第2層。前述緩衝層及前述第1結晶層可由III族氮化物層所構成。前述第1結晶層的能帶隙可小於前述第2層的能帶隙。將該半導體基板構成電晶體基板時，在於前述第1結晶層與前述第2層之界面或該界面附近形成有前述電晶體的通道，將與前述通道電性連接之第1電極及第2電極配置於比前述通道更表面側處，將可對位於前述通道與前述基板之間的空間區域施加電場之第3電極配置於比前述通道更靠背面側處，並以前述第1電極為基準，於前述第3電極施加負電壓或於前述第2電極施加正電壓，藉此構成從位於前述空間區域之結晶的禁制帶釋出電子及電洞之空間電荷再分布時，若前述空間電荷再分布中之電子釋出速度大於電洞釋出速度即可視為合格。
於本發明之第5態樣中係提供一種半導體基板之檢查方法。半導體基板可具有：基板、緩衝層、第1結晶層及第2層。前述基板、前述緩衝層、前述第1結晶層及前述第2層之位置可依序為：前述基板、前述緩衝層、前述第1結晶層、前述第2層。前述緩衝層及前述第 1結晶層可由III族氮化物層所構成。前述第1結晶層的能帶隙可小於前述第2層的能帶隙。將該半導體基板構成電晶體基板時，在於前述第1結晶層與前述第2層之界面或該界面附近形成有前述電晶體的通道，將與前述通道電性連接之第1電極及第2電極配置於比前述通道更表面側處，將前述第1電極及前述第2電極間之電流為未飽和程度的電壓施加於前述第1電極及前述第2電極間，並且將以前述第1電極及前述第2電極中之任一較低者的電位作為基準的負電壓施加於前述基板時，若於前述第1電極及前述第2電極間流動的電流不會隨著時間的經過而降低即可視為合格。
於上述的半導體基板之檢查方法中，前述第2層可為由III族氮化物層所構成之第2結晶層。前述通道可為二維電子氣。或者，在構成前述電晶體時，前述第2層可為發揮作為前述電晶體的閘極絕緣膜之功能的絕緣層。
於本發明之第6態樣中係提供一種電子裝置之製造方法。電子裝置之製造方法可具有：使用上述的檢查方法來檢查半導體基板之檢查步驟。電子裝置之製造方法可具有：使用在前述檢查步驟中為合格的半導體基板來形成電子裝置之裝置形成步驟。
此外，第1結晶層與第2層的「界面」係第1結晶層與第2層之接合面，「界面」的概念中，自然包括第1結晶層與第2層直接相接之情形，且亦包括第1結晶層與第2層包夾著極薄的層而相接之情形中。
100‧‧‧半導體基板
102‧‧‧基板
106‧‧‧緩衝層
112‧‧‧第1結晶層(通道層)
114‧‧‧第2層
114a‧‧‧第2結晶層
114b‧‧‧絕緣層
120‧‧‧二維電子氣
142‧‧‧電極(閘極電極)
144‧‧‧第1電極(源極電極)
146‧‧‧第2電極(汲極電極)
148‧‧‧第3電極(基板背面電極)
第1圖係表示半導體基板100的剖面。
第2圖係表示第2層114為第2結晶層114a時的半導體基板100之剖面。
第3圖係表示第2層114為絕緣層114b時的半導體基板100之剖面。
第4圖係表示於半導體基板100配置有第1電極144、第2電極146及第3電極148時之剖面。
第5圖係表示造成電流崩潰之空間電荷的分布之示意圖。
第6A圖係表示所製作的GaN-HEMT中之汲極電流Id-汲極電壓Vd特性之圖表。
第6B圖係表示所製作的GaN-HEMT中之汲極電流Id-閘極電壓Vg特性之圖表。
第7A圖係由GaN-HEMT的背閘極電壓Vbg所致之汲極電流Id的調變特性，且表示將對應於橫軸的閘極電壓Vg之縱軸的汲極電流Id的絕對值取對數表示的結果。
第7B圖係由GaN-HEMT的背閘極電壓Vbg所致之汲極電流Id的調變特性，且表示對應於橫軸的汲極電壓Vd之縱軸的汲極電流Id之測定結果。
第7C圖係由GaN-HEMT的背閘極電壓Vbg所致之汲極電流Id的調變特性，且將第7A圖的汲極電流Id依線性 尺度進行作圖而得的圖表。
第8A圖係表示於背閘極電極經施加為階梯狀的負電壓時之汲極電流變化。
第8B圖係表示於背閘極電極經施加為階梯狀的正電壓時之汲極電流變化。
第9A圖係表示背閘極的應力電壓為負時之汲極電流變化的測定結果。
第9B圖係表示施加背閘極的應力電壓之前的狀態之帶能分布(band energy profile)。
第9C圖係表示在第9A圖的各時間點之能帶圖的概略。
第10A圖係表示改變負的背閘極電壓時的汲極電流變化。
第10B圖係表示改變負的背閘極電壓時的汲極電流變化。
第10C圖係表示改變負的背閘極電壓時的汲極電流變化。
第11A圖係表示改變負的背閘極電壓之應力時間時的汲極電流變化。
第11B圖係表示改變負的背閘極電壓之應力時間時的汲極電流變化。
第11C圖係表示改變負的背閘極電壓之應力時間時的汲極電流變化。
第11D圖係表示改變負的背閘極電壓之應力時間時的 汲極電流變化。
第12A圖係表示背閘極的應力電壓為正時之汲極電流變化的測定結果。
第12B圖係表示施加背閘極的應力電壓之前的狀態之帶能分布。
第12C圖係表示在第12A圖的各時間點之能帶圖的概略。
第13A圖係表示「電洞釋出」為優勢時的應力電壓極性比較。
第13B圖係表示「電洞釋出」為優勢時的應力電壓極性比較。
第14A圖係表示「電子釋出」為優勢時的應力電壓極性比較。
第14B圖係表示「電子釋出」為優勢時的應力電壓極性比較。
第15A圖係表示背閘極電壓為正時的背閘極特性之應力時間相依。
第15B圖係表示背閘極電壓為正時的背閘極特性之應力時間相依。
第16A圖係表示施加正的應力作為汲極電壓時的緩衝層中之等電位線的示意圖。
第16B圖係表示施加負的應力作為背閘極電壓時的緩衝層中之等電位線的示意圖。
第17A圖係表示背閘極電壓為-10V的應力施加中之 汲極電流的溫度相依性。
第17B圖係表示將第17A圖的汲極電流經時間常數分析後的結果。
第18圖係表示時間常數頻譜的譜峰之阿瑞尼士圖(arrhenius plot)。
第19圖係表示時間常數頻譜的背閘極電壓負之電壓相依性。
第20圖係表示半導體基板100之檢查方法的流程圖。
第21圖係表示另一檢查方法的流程圖。
第22A圖係表示於施加負的應力作為背閘極電壓後0.1秒的時間點之汲極電流。
第22B圖係表示於施加負的應力作為背閘極電壓後400秒的時間點之汲極電流。
第23圖係表示所算出的「空乏層」中之有效受體濃度。
第24圖係表示背閘極電壓應力施加中之汲極電流的時間變化。
第25A圖係將背閘極電壓應力為-40V時的區間電流測定結果、與根據從時間常數分析挑選出的頻譜來計算汲極電流的時間變化所得的值重疊作圖而表示。
第25B圖係表示電洞釋出的時間常數頻譜。
第25C圖係表示電子釋出的時間常數頻譜。
第26圖係表示從時間常數頻譜算出的有效受體濃 度。
第27圖係表示單純地從複數個時間常數的分量算出之有效受體濃度。
第28圖係表示在進行用以初始化之光照射下的背閘極電壓應力操作。
第29圖係表示用於模擬的裝置構造的剖面圖。
第30圖係表示於背閘極電壓應力(負電壓施加於第3電極148)中所施加的電壓的時間分布。
第31圖係表示經施加第30圖所示之背閘極電壓應力後的汲極電流分布(緩衝層106為施體型富缺陷(doner type trap rich)的情況)。
第32圖係表示經施加第30圖所示之背閘極電壓後之傳導帶能量深度分布(緩衝層106為施體型富缺陷的情況)。
第33圖係表示經施加第30圖所示之背閘極電壓後之汲極電流分布(緩衝層106為受體型富缺陷(acceptor type trap rich)的情況)。
第34圖係表示經施加第30圖所示之背閘極電壓後之傳導帶能量深度分布(緩衝層106為受體型富缺陷的情況)。
第35圖係表示於汲極電壓應力(正電壓施加於第2電極146)中所施加之電壓的時間分布。
第36圖係表示在施加第35圖所示之汲極電壓應力的前、後之汲極電流-汲極電壓特性(緩衝層106為施體型富 缺陷的情況)。
第37圖係表示在施加第35圖所示之汲極電壓應力的前、後之傳導帶能量深度分布(緩衝層106為施體型富缺陷的情況)。
第38圖係表示在施加第35圖所示之汲極電壓應力的前、後之汲極電流-汲極電壓特性(緩衝層106為受體型富缺陷的情況)。
第39圖係表示在施加第35圖所示之汲極電壓應力的前、後之傳導帶能量深度分布(緩衝層106為受體型富缺陷的情況)。
第40圖係表示藉由與第23圖相異之基板A(實施形態4)的方法所算出的「空乏層」中之有效受體濃度。
第41圖係表示藉由與第23圖相異之基板A(實施形態6)的方法所算出的「空乏層」中之有效受體濃度。
第42圖係表示藉由與第23圖相異之基板B(實施形態4)的方法所算出的「空乏層」中之有效受體濃度。
第43圖係表示藉由與第23圖相異之基板B(實施形態5)的方法所算出的「空乏層」中之有效受體濃度。
第44A圖係表示將與第10A圖至第10C圖相異之基板C之負的背閘極電壓改變時之汲極電流變化。
第44B圖係表示將與第10A圖至第10C圖相異之基板C之負的背閘極電壓改變時之汲極電流變化。
第44C圖係表示將與第10A圖至第10C圖相異之基板C之負的背閘極電壓改變時之汲極電流變化。
第45圖係表示第44A圖至第44C圖的基板C之背閘極電壓應力施加中之汲極電流的時間變化。
(實施形態1)
第1圖係半導體基板100的剖面圖。半導體基板100係具有：基板102、緩衝層106、第1結晶層112及第2層114。如第1圖所示，基板102、緩衝層106、第1結晶層112及第2層114之位置係依序為：基板102、緩衝層106、第1結晶層112、第2層114。緩衝層106及第1結晶層112係由III族氮化物層所構成。第1結晶層112的能帶隙係小於第2層114的能帶隙。
半導體基板100構成為電晶體基板時，於第1結晶層112與第2層114的界面或該界面附近係形成有電晶體的通道。第2層114可如第2圖所示，為由III族氮化物層所構成之第2結晶層114a，此時，於第1結晶層112與第2結晶層114a的界面係生成二維電子氣120作為前述通道。
或者，第2層114可如第3圖所示，為於半導體基板100構成電晶體時發揮作為閘極絕緣膜的功能之絕緣層114b。此時，於半導體基板100形成成為電晶體的源極區域及汲極區域之雜質擴散區域，並於閘極施加適當的電壓，而於第1結晶層112與絕緣層114b的界面附近生成通道。
第2層114為絕緣層114b時，可在「源極區域」、「汲極區域」、及「閘極電極與源極、汲極區域之間的存取區域(access zone)」選擇性地形成能帶隙比第1結晶層112更大的AlGaN層。此時，於閘極施加適當的電壓，而於第1結晶層112與絕緣層114b的界面附近生成通道。
以下說明第2層114為第2結晶層114a的情況(第2圖)。基板102係支撐緩衝層106、第1結晶層112及第2結晶層114a的支撐基板。基板102的材料可列舉：矽、藍寶石、GaN結晶等。可使用矽基板作為基板102，此時，可降低材料價格，並可利用在以往的矽製程(silicon process)中所使用的半導體製造裝置。藉此，可提高成本競爭力。此外，藉由使用矽基板作為基板102，可以便宜且工業性地利用直徑150mm以上之大型的基板。
基板102可為導電性基板。導電性基板可列舉例如摻雜有雜質的矽基板。於基板102使用導電性基板時，可將來自後續說明的背閘極電極之電場有效地施加於緩衝層106。
基板102可為由Si、SiC或GaN所構成之單晶基板。藉由於基板102使用由Si、SiC或GaN所構成之單晶基板，可隔著緩衝層106及視需要之其他中間層而使優質的第1結晶層112及第2結晶層114a進行磊晶生長。
緩衝層106係基於下述各種目的而形成之緩衝層：提高第1結晶層112及第2結晶層114a的結晶性 之目的、提高基板102與第1結晶層112及第2結晶層114a之間的絕緣性之目的、調整內部應力而減低半導體基板100的翹曲之目的等。緩衝層106可列舉GaN層、AlGaN層。又，緩衝層可設成例如由組成相異之兩種結晶層(AlN層、AlGaN層、GaN層等)反覆交錯積層而成之多層積層。
第1結晶層112及第2結晶層114a係在後續形成HEMT等元件之元件形成層。第2結晶層114a的能帶隙係大於第1結晶層112的能帶隙，藉由Al組成差所致之自發極化(spontaneous polarization)及晶格常數差所致之壓電極化，而於第1結晶層112及第2結晶層114a的異質界面生成二維電子氣。第2結晶層114a係與第1結晶層112相接且對第1結晶層112進行晶格匹配或準晶格匹配。
第1結晶層112係例如由AlxGa1-xN所構成，第2結晶層114a係例如由AlyGa1-yN(x≠y)所構成。具體而言，第1結晶層112可列舉GaN，第2結晶層114a可列舉AlyGa1-yN(0<y≦1)。第1結晶層112的厚度可從200至2000nm的範圍內選擇，例如可設為800nm。第2結晶層114a的厚度可從10至100nm的範圍內選擇，例如可設為25nm。
當第1結晶層112及第2結晶層114a的界面為AlGaN/GaN異質界面，且將形成於該界面的二維電子氣使用於GaN-HEMT的通道時，可以是於第2結晶層114a上進一步追加單層或複數層之AlzGa1-zN(0<z≦1)的構造。 此外，於所追加的層中可刻意添加雜質。
又，在本實施形態中，係將緩衝層106與第1結晶層112分開記載。然而，緩衝層106與第1結晶層112為相同組成時，可將緩衝層106與第1結晶層112視為單一的層。此時，該單一層的下部相當於緩衝層106，該單一層的頂部相當於第1結晶層112。而且，在以下的記載中，係以包含第1結晶層112與緩衝層106兩者之結晶層為標準而使用「異質界面下結晶層」的用語。所謂的「異質界面下結晶層」，係指位於要形成通道的第1結晶層112及第2層114(第2結晶層114a)之界面、與基板102之間的結晶層，例如包含緩衝層106及第1結晶層112。當在此未記載之中間層係例如形成於基板102與緩衝層106之間時，在「異質界面下結晶層」中自然包括該中間層。
緩衝層106、第1結晶層112及第2結晶層114a可使用一般的MOCVD(Metal Organic Chemical Vapor Deposition，金屬有機化學氣相沉積)法而形成。例如藉由MOCVD法所形成的層為AlGaN層及GaN層時，III族原料氣體可使用三甲基鋁(Al(CH3)3)及三甲基鎵(Ga(CH3)3)，氮原料氣體可使用氨(NH3)。生長溫度可在550℃以上1200℃以下的範圍內選擇。V族原料氣體的相對於III族原料氣體的流量比(V/III比)可在50以上22000以下的範圍內選擇。所形成的層之厚度係例如可從預備實驗得到的生長速度算出對應設計厚度的生長時間，並藉由生長時間來控制厚度。
第4圖係表示於半導體基板100配置有第1電極144、第2電極146及第3電極148時的剖面。電極142係發揮作為電晶體的閘極之功能，第1電極144係發揮作為電晶體的源極之功能，第2電極146係發揮作為電晶體的汲極之功能。第3電極148則發揮作為電晶體的背閘極之功能。
第1電極144及第2電極146係與二維電子氣120電性連接，且配置於比二維電子氣120更表面側處。第3電極148係可對位於二維電子氣120與基板102之間的空間區域施加電場，且配置於比二維電子氣120更靠背面側處。在此，有關「表面側」、「背面側」的用語，在第4圖中係將上方定義為「表面側」，將下方定義為「背面側」。
以第1電極144的電位為基準，且於第3電極148施加負電壓或於第2電極146施加正電壓，藉此可構成「從位於二維電子氣120與基板102之間的空間區域之結晶(異質界面下結晶層)的禁制帶釋出電子及電洞之空間電荷再分布」。
本實施形態之半導體基板100，係在構成如此之空間電荷再分布時，該空間電荷再分布中之電子釋出速度係大於電洞釋出速度。在如此之半導體基板100中，使得由緩衝層106所造成的電流崩潰得到抑制或者不產生由緩衝層106所造成的電流崩潰。其結果係可成為能夠製造高性能的半導體裝置之半導體基板100。
又，上述負電壓的絕對值可設成較二維電子氣120產生夾止的電壓之絕對值更小者。負電壓的值可列舉-10V至-200V的範圍(-200V以上-10V以下的範圍)。負電壓的範圍較佳為-20V至-40V的範圍(-40V以上-20V以下的範圍)。
以下進一步詳細說明電流崩潰的產生機制。第5圖係表示造成電流崩潰之空間電荷的分布之示意圖。使GaN-HEMT作為開關元件運作時，係反覆進行下述狀態：汲極電流Id流動而第1電極144(源極)與第2電極146(汲極)之間的電壓(有時稱為「汲極電壓」)小之ON狀態、及將汲極電流Id切斷而汲極電壓變大之OFF狀態。在ON狀態時，電極142的閘極之電壓(有時稱為「閘極電壓」)係從閾值電壓往正值(比閾值向正值)施加，汲極電壓以在流動既定的電流之範圍內儘可能較小者為宜，且為10V左右以下。在OFF狀態時，閘極電壓係從閾值電壓往負值(比閾值向負值)施加，電流幾乎不流動。此時，汲極電壓係施加與操作的電力的最大電壓為幾乎相同的大小之電壓，且為+200V以上+1200V以下左右。
所謂的電流崩潰，係指由於OFF狀態所施加汲極電壓的影響，而使ON狀態的汲極電流比施加汲極電壓前更低之現象。據稱是因為由於在OFF的狀態下施加汲極電壓，而在電晶體之特定的位置誘發負值的空間電荷之故。從OFF狀態遷移至ON狀態時，在OFF狀態時被誘發的空間電荷會往緩和的方向變化，惟其緩和時間若相較 於OFF狀態與ON狀態之開關的時間為無法忽視程度的長度時，則會使汲極電流降低，ON電阻變高，使得作為系統的性能降低。為了抑制電流崩潰或使電流崩潰不產生，需要有符合空間電荷的特性之適當的評估方法及適當的對策。
就由OFF狀態的汲極電壓誘發空間電荷的位置而言，據稱主要有兩個處。一處係閘極電極與汲極電極之間的AlGaN表面或表面附近，即第5圖所示之區域A。另一處係包含第1結晶層112(以下有時記載為「通道層」)及緩衝層106，且從形成閘極電極的區域之下部區域算起而到形成有汲極電極的區域之下部區域所包夾之區域，即第5圖之區域B。
原因在於AlGaN表面或表面附近之電流崩潰的產生，係主要取決於使用半導體結晶基板而製作裝置的裝置加工步驟之條件。另一方面，原因在於通道層及/或緩衝層106之電流崩潰的產生係主要取決於磊晶生長過程。本案發明之目的係提供一種使原因在於後述的通道層及/或緩衝層106之電流崩潰得到抑制或不產生電流崩潰之半導體基板的技術。而且，提供一種可篩選出原因在於通道層及/或緩衝層106之電流崩潰得到抑制或不產生電流崩潰之優質的半導體基板之檢查技術。藉此，針對原因在於通道層及/或緩衝層106之電流崩潰加以說明。
一般而言，從電流崩潰的測定結果來看，並不暸解前述二種原因分別是以何種比率造成影響。只能 改變電晶體的加工條件及磊晶生長步驟的條件，並依經驗作出判斷。然而，兩種原因的機制皆仍未完全釐清，且控制或抑制的技術也未能稱之為確立，因此就針對兩原因分別進行評估並以使其得抑制或不產生乙事，一般而言係屬困難的技術。為了掌握原因在於通道層及/或緩衝層106之電流崩潰現象，必須在「已使原因在於AlGaN表面或表面附近之電流崩潰得到抑制或不產生電流崩潰之狀態」或「能夠定量地掌握在該原因下所產生的電流崩潰之狀態」下進行測定。為此，需要高度的電晶體製作技術，且需要與電晶體的製品製造同等的技術。為了掌握原因在於通道層及/或緩衝層106之電流崩潰現象，需檢討磊晶步驟，而就製作半導體基板的製造人取得該電晶體的製作技術乙事而言，從成本減低層面來看亦非上策。因此，需要一種不會影響AlGaN表面或表面附近的空間電荷，作為評估通道層及/或緩衝層106所造成之電流崩潰的替代方法之簡便的評估方法。
就排除原因在於前述AlGaN表面或表面附近之電流崩潰的影響之評估電流崩潰的手法而言，可列舉例如利用專利文獻1及非專利文獻3所記載之背閘極效果的方法。用第4圖來說明實際的測定方法。
電晶體的電極係存在有：第1電極144(以下有時稱為「源極電極144」)、第2電極146(以下有時稱為「汲極電極146」)、電極142(以下有時稱為「閘極電極142」)及形成於基板背面之第3電極148(以下有時稱為「基 板背面電極148」)4個。現在將源極電極144設為電壓的基準作為共用電極(common electrode)。在通常運作下，係施加正電壓作為汲極電壓，而將從源極電極144流至汲極電極146的汲極電流Id以形成於該等之間的閘極電極142的電位控制。此時，基板背面電極148一般係固定在特定的電壓。一般而言，係與共用電極設於相同電位。
另一方面，測定背閘極效果時，是將表面的閘極電極142的電位固定，測定相對於基板背面電極148的電位的變化之汲極電流的變化。由於係將基板背面電極148當作閘極電極使用來取代表面側的閘極電極142，而調變汲極電流，故此種汲極電流的變化被稱為背閘極效果。一般而言，由於基板背面電極148的調變效率比表面側的閘極電極142小，因此係於基板背面電極148施加比表面側的閘極電壓大之電壓(背閘極電壓)。由背閘極電壓所致之汲極電流的調變特性係相依於基板背面電極148與二維電子氣120(有時僅稱為「二維電子」)之間的結晶層的空間電荷分布，因此有可能得到與通道層及/或緩衝層106所造成的電流崩潰相關的性質之資訊。但是，並非明確表示背閘極效果與電流崩潰必然有所關聯。而且，仍未明確表示使電流崩潰得到抑制或不產生電流崩潰的方法。
以下表示實際測定GaN-HEMT的背閘極效果之例。所使用的半導體基板係具有與第2圖的半導體基板100同樣的層構造，且基板102係由p型矽基板所構成，緩衝層106係由Al組成相異之複數種AlwGa1-wN(0<w≦1) 層及GaN層所構成，第1結晶層112係應用GaN層，第2結晶層114a係應用AlvGa1-vN層(0<v≦1)。第2結晶層114a的厚度設為30nm，Al組成設為20%。所製作的電晶體係具備與第4圖同樣的構造。電晶體製作步驟可使用一般的光刻(photolithography)步驟。電晶體製作步驟係具備：(1)用以元件分離之表面蝕刻步驟；(2)藉由真空蒸鍍法及剝離(lift-off)法形成源極電極/汲極電極，然後進行熱處理之步驟；以及(3)藉由真空蒸鍍法及剝離法形成閘極電極之步驟。在用以分離元件之蝕刻步驟中，係使用反應性離子蝕刻而形成深度約100nm的溝。該蝕刻步驟所使用的氣體係設為氯與三氯化溴的混合氣體。源極電極144及汲極電極146係設為Ti/Al/Ti/Au的積層構造，閘極電極142係設為Ni/Au的積層構造。電晶體的閘極長度係設為10μm、閘極寬度係設為100μm，源極電極144與閘極電極142之間的距離係設為5μm，閘極電極142與汲極電極146之間的距離係設為5μm。該等數值並非絕對，只要是GaN-HEMT會運作的條件即可自由地選擇。並未形成用以使原因在於AlGaN層(第2結晶層114a)的表面或表面附近之電流崩潰的產生得到抑制之表面保護膜及「場板(field plate)」等。
第6A圖及第6B圖係表示依上述方式所製作的GaN-HEMT之電流電壓特性的圖表。第6A圖係表示對應於橫軸的汲極電壓Vd之縱軸的汲極電流Id，即所謂的Id-Vd特性。將閘極電壓從+1至-8V為止依步驟電壓-1V改變。此時並無特別異常，汲極電流Id相對於閘極電壓 Vg被良好調變。亦有汲極電壓低至最大為10V的情形，沒有電流崩潰的徴兆。
第6B圖係對應於橫軸的閘極電壓Vg之縱軸的汲極電流Id，即所謂的Id-Vg特性。縱軸汲極電流Id係將絕對值取對數表示。汲極電流Id係相對於閘極電壓Vg被良好夾止(pinch off)。汲極電流Id對應於閘極電壓Vg的調變特性係顯示無特徴之正常的特性。
第7A圖至第7C圖係表示由上述的GaN-HEMT的背閘極電壓Vbg所致之汲極電流Id的調變特性。第7A圖係將對應於橫軸的閘極電壓Vg之縱軸的汲極電流Id的絕對值以對數表示的結果。將汲極電壓固定於5V，並將從+50V至-200V為止之背閘極電壓依電壓階段(voltage step)-50V測定。得知當背閘極電壓的負電壓變大時，汲極電流會減少。調變效率為表面的閘極電壓的五十分之一以下。
第7B圖係對應於橫軸的汲極電壓Vd之縱軸的汲極電流Id之測定結果。將閘極電壓設為0V，並將從+50V至-200V為止之背閘極電壓依電壓階躍-50V測定。得知汲極電流Id及閾值電壓係依背閘極電壓調變。
第7C圖係將第7A圖的汲極電流Id依線性尺度進行作圖而得之圖表。亦同時將背閘極洩漏電流(背閘極電流)進行作圖。在恆定狀態時，背閘極洩漏電流為1×10-9A以下左右。從包含源極電極、汲極電極的元件面積來看，電流密度為5×10-5A/cm2左右以下，若假設洩漏 電流的載子大致呈均勻分布，則相較於經背閘極電壓調變的二維電子濃度的量，載子的空間電荷量可被忽視。
測定背閘極效果時，為了盡可能縮小原因在於AlGaN表面及附近之電流崩潰，汲極電壓係以較小為宜。為了避免產生因汲極電壓導致之電場集中，理想係在線形區域進行測定。汲極電壓小時測定電流也會變小而測定誤差增加，因此過低也不佳。具體而言，汲極電壓理想係在0.1V至5V左右的範圍。另外，因形成於第1結晶層112與第2結晶層114a的界面附近之二維電子的存在，使得背閘極電壓Vbg被遮蔽。因此，表面的電位已不會被背閘極調變，故汲極電壓理想係小於由背閘極電壓所致之汲極電流調變的閾值電壓(有時稱為背閘極效果的閾值電壓)(將絕對值縮小)。該背閘極效果的閾值電壓係相依於產生二維電子的AlGaN層之膜厚與組成及通道層及/或緩衝層106(亦即，相依於異質界面下結晶層的構造與空間電荷的分布)，惟一般而言為-500V至-200V左右。另外，異質界面下結晶層的空間電荷的形成係與異質界面下結晶層中的缺陷位準有所關聯，理想係亦測定異質界面下結晶層中之空間電荷的時間變化(亦即背閘極效果的時間變化)。
考量以上情事，將電晶體的背閘極效果之測定例表示於第8A圖及第8B圖。第8A圖係背閘極電壓為負電壓的情況，第8B圖係背閘極電壓為正電壓的情況。測定時使用的電晶體係與第6A圖及第6B圖以及第7A圖及第7C圖所示之測定中所使用的電晶體為相同者。縱軸 為歸一化汲極電流，橫軸為時間(秒)。將背閘極電壓調變成階梯狀後，測定汲極電流的時間變化。分別測定背閘極電壓應力施加前(以下稱為應力施加前)、背閘極電壓應力施加中(以下稱為應力施加中)及背閘極電壓應力施加結束後(以下稱為應力施加後)之汲極電流的時間變化。在所有的測定中，汲極電壓係固定在1V。汲極電流的測定時間間隔係設為0.1秒。
在第8A圖中，將背閘極的應力電壓設為-100V。測定時間係設為：應力施加前200秒、應力施加中400秒、應力施加後200秒。在第8B圖中，將背閘極的應力電壓設為+100V。測定時間係設為：應力施加前200秒、應力施加中100秒、應力施加後400秒。應力施加前及應力施加後的背閘極電壓均為0V(後述的資料中，應力施加前及應力施加後的背閘極電壓均設為0V)。汲極電流的歸一化之基準係使用背閘極電壓應力施加前之最後的汲極電流(以下以歸一化值探討由背閘極電壓所致之汲極電流)。
就第8A圖之背閘極的應力電壓為負的情況進行詳細說明。首先，在背閘極電壓為負的應力剛施加瞬後，汲極電流在0.1秒以內的時間內降低。之後，電流降低長達數十秒。然後汲極電流和緩地增加。背閘極電壓應力施加後之汲極電流係比背閘極電壓應力施加前更為降低。咸認該電流降低與因汲極電壓應力導致之電流崩潰有所關聯，詳述於後。
第9A圖至第9C圖及第10A圖至第10C圖係表示汲極電流因背閘極效果而改變的機制。參照非專利文獻3的模型，是將要被施加背閘極電壓的層設為有限，不僅考量到來自缺陷位準的電洞釋出，也考量到電子釋出而作成模型。被施加背閘極電壓的層之厚度，可由「於背閘極施加負電壓後從缺陷位準釋出電荷被前0.1秒以內所改變的汲極電流之減少量的電壓相依性」來算出(詳述於後所)。由汲極電流的背閘極電壓所致之調變，係因二維電子正下方的通道層部之電場被背閘極電位調變所致。調變的大小係除了因前述施加背閘極電壓的層之厚度而改變以外，亦會因該層中之空間電荷而改變。該空間電荷的變化係由缺陷位準的充放電所致。
第9A圖係表示背閘極的應力電壓為負時之汲極電流變化的測定結果。第9B圖係表示背閘極應力施加前的狀態之能帶圖。上方稍微詳細地描述了能帶圖。左側為表面(閘極電極)側，右側為基板側，上側表示傳導帶Ec的能量分布，下側表示價能帶(valance band)Ev的能量分布。為了簡單說明，係以第9B圖之下側之直線的方式來示意性表示基板側為初始狀態的能帶之能量的二維電子。由於初始的固定電荷，能帶的能量分布會從直線變形，惟就用以說明電流崩潰而言，只要考慮由電位的變動所致之空間電荷的變化即可，故可如該能帶圖般省略變形。
第9C圖係表示在第9A圖的各時間點之能帶圖的概略。第9C圖的(b)係表示如上述般之初始狀態的 能帶分布。第9C圖的(c)係表示剛於背閘極施加負電壓後的能帶分布。假設空間電荷有變化，由背閘極電壓所致之電場分布呈均勻地變化。大致上，電流的減少量係與背閘極電壓成正比。比例因數係對應於前述施加背閘極電壓的層(以下稱空乏層)之厚度。在背閘極之應力施加中，該空乏層中之空間電荷改變而使背閘極電壓成為一定，但通道下的電場強度改變化且電流改變。若空間電荷的變化之主因為缺陷位準，則會使空乏層中之電洞、電子的準費米位準(quasi-fermi level)開啟，故會因為來自缺陷位準的載子釋出而形成空間電荷。第9C圖的(d)係表示汲極電流隨著時間而降低之狀態。來自電洞缺陷位準的「電洞釋出」的產生會增加負的空間電荷。其結果係成為上凸的電位分布，通道下的電場增加而使二維電流減少，且使汲極電流降低。
第9C圖的(e)係表示汲極電流隨著時間而上升的狀態。因來自電子缺陷位準的「電子釋出」的產生而使正的空間電荷增加，成為下凸的電位分布。通道下的電場降低而使二維電流增加，並使汲極電流增加。在該試料中，雖出現「電洞釋出」與「電子釋出」兩者，但該等電流成分係與異質界面下結晶層的缺陷位準之種類與濃度相依。第9C圖的(f)係表示背閘極之應力施加後的狀態。背閘極電壓為0V，但表示在應力施加中之空乏層中的空間電荷的變化殘留而使汲極電流改變之情形。若「電洞釋出」為優勢，則殘留上凸的分布，應力施加前之汲極電流降低。 另一方面，若「電子釋出」為優勢，則汲極電流不會降低。
第10A圖至第10C圖係表示在背閘極應力電壓為負的情況下，改變背閘極應力電壓的大小時之汲極電流的時間變化的測定結果。第10C圖係與第8A圖為相同的圖且背閘極的應力電壓為-100V。第10A圖及第10B圖係將背閘極的應力電壓分別設為-20V、-40V的情況。其他的測定條件係設為與第10C圖的情況相同。在背閘極應力施加中之電流變化中，應力開始後0.1秒以內之短期的電流降低變化係隨著背閘極電壓的絕對值的增加而變大。關於在應力施加中之電流變化，在第10A圖時電流只有減少，在第10B圖時在減少的電流變化後於中途出現了增加的成分。電流減少的時間常數係隨著背閘極電壓的絕對值之增加而變小。在第10C圖時電流減少的時間常數係進一步變小，電流增加的成分也變大。與電流的減少相同，電流增加的時間常數亦隨著背閘極電壓的絕對值之增加而變小。關於電流增減的成分，將於後述進一步作詳細分析。
第10B圖與第10C圖之應力施加後的電流降低的大小，並未成為背閘極電壓的大小之順序。第10B圖所示之背閘極電壓應力為-40V時之應力施加後的電流降低係比第10C圖所示之背閘極電壓應力為-100V時之應力施加後的電流降低更大。其理由於下述說明。
第11A圖至第11D圖係在第8A圖的測定中將背閘極電壓應力時間縮短時，測定汲極電流變化的結果。應力時間係設為200秒、100秒、40秒、20秒、10 秒、4秒、2秒、(1秒)，將測定結果重疊表示。背閘極電壓在第11A圖中設為-20V，在第11B圖中設為-40V，在第11C圖中設為-100V，在第11D圖中設為-200V。其中，雖然將應力施加前的時間改成50秒，應力施加後的測定時間改成200秒，但在實質上的探討中並不構成問題(雖然只有在-100V的測定中將應力施加前的時間設為200秒，但並不影響探討的實質內容)。
在第11A圖所示之Vbg=-20V的情況時，在應力施加中之汲極電流係隨著時間而降低。在應力施加後，汲極電流增加並恢復，但變得比應力施加前的汲極電流更小。在應力時間相異時，在應力施加中之汲極電流的時間變化當然相同，且應力施加後的恢復量大致相同，因此應力時間愈長則應力施加後的汲極電流愈隨之減少。在第11B圖所示之Vbg=-40V的情況時，也產生同樣的現象。但是，在應力施加中之汲極電流減少的「時間常數」變小。在第11C圖所示之Vbg=-100V的情況時，在應力施加中，初始時可看見汲極電流減少。該「時間常數」係比Vbg=-40時的「時間常數」更加小。在應力時間200秒與100秒時，在應力施加中之汲極電流係在剛施加應力後減少，但在應力施加開始後50秒後轉為增加。在應力施加中200秒之間之應力施加中的後半段100秒，汲極電流不斷增加。因為仍然與應力施加後的電流恢復量相同，因此就應力施加後的汲極電流之降低量而言，應力時間200秒者係比100秒者更小。在第11D圖所示之Vbg=-200V的情況時，在應力 施加中之汲極電流減少的時間常數變小，在應力施加開始後20秒左右後，汲極電流轉為增加。汲極電流的增加成分之時間常數，亦比第11C圖所示之應力電壓-100V的情況更小，且在應力施加中之電流增加成分也變大。汲極電流在應力開始的20秒左右後轉為增加，因此應力施加後的汲極電流在應力時間為40秒的情況、100秒的情況、200秒的情況係變大。亦即，在應力施加後之汲極電流的減少量變小。
由上述可知，背閘極電壓應力施加後的電流降低係依在應力施加中之汲極電流的變化而決定。在應力施加中之電流變化係因缺陷位準的「電洞釋出」而電流降低，因來自缺陷位準的「電子釋出」而電流增加。因此，從「電洞釋出」成分扣除「電子釋出」成分後的成分係成為背閘極電壓應力施加後的電流降低。該「電洞釋出」成分及「電子釋出」成分之變化的時間常數係相依於背閘極電壓，當背閘極電壓變得愈大，則時間常數愈會改變。因此，背閘極電壓應力施加後的電流降低量係依背閘極電壓與背閘極應力的時間之關係而改變。因此，就用以抑制電流崩潰之評估方法而言，在以應力施加後的電流降低作為指標時，若不配合異質界面下結晶層的特性來適當設定背閘極電壓與應力時間，則會有無法正確進行評估之情形。根據上述理由，發明人等認為，以背閘極電壓為負時之應力施加中的汲極電流之時間變化作為評估指標一事乃甚為妥當。
第12A圖係表示背閘極的應力電壓為正時的汲極電流變化之測定結果。第12B圖係表示背閘極應力施加前的狀態之能帶圖。第12C圖與第9C圖同樣係以一條線來簡略地表示能帶分布。第12C圖的(b)係與於第12B圖的下側所簡略表示者為相同。第12C圖的(b)係表示背閘極應力施加前的狀態。此時的汲極電流為第12A圖中之(b)的狀態。第12C圖的(c)係於背閘極施加正的應力電壓後之帶能的分布之想像圖。第12A圖中之(c)的狀態，雖然汲極電流稍微增加，但在應力施加中並無較大的變化。從第7C圖來看，在應力施加中之背閘極洩漏電流並未大幅增加。因此認為，並非因電流流動而形成電位，而是因固定空間電荷而形成電位。此時，因為形成上凸的能量電位(energy potential)，故空間電荷成為負電荷。於空間電荷為負的層之兩側施加電壓時，電場會在正側變強。認為在恆定狀態時，空間電荷分布係相依於瑕疵濃度，且瑕疵在基板側變高，因此電場係被集中於異質界面下結晶層的基板側。第12C圖的(d)係表示在應力施加後應力電壓剛變為0V後的狀態。在空間電荷分布未變化的情況下，會以在應力施加中電場集中的程度使電位變高。亦即，無關乎異質界面下結晶層的「電洞釋出」，電流為降低。因此，即使是汲極電壓應力之未產生電流崩潰的結晶汲極電流也會降低，此電流的降低並不適合作為汲極電壓應力所造成之電流崩潰的評估指標。第12C圖的(e)係表示在應力施加後空間電荷隨著時間的經過而恢復到初始狀態之模樣。背閘極電壓為正 時之在應力施加後的初始狀態的電流降低，係與背閘極電壓為負時之在應力施加中的初始狀態類似。
將背閘極電壓為負之在應力施加中之汲極電流變化與背閘極電壓為正之在應力施加後的汲極電流變化加以比較。第13A圖及第13B圖係由與第10A圖至第10C圖相異之基板所製作的電晶體中相對於背閘極電壓之汲極電流變化的測定圖。電晶體的構造係與第10A圖至第10C圖相同，汲極電壓、閘極電壓亦與第10A圖至第10C圖相同。應力施加前、應力施加後、應力施加中的時間均設為1000秒。就背閘極的應力電壓而言，在第13A圖中背閘極電壓為+40V與-40V，在第13B圖中背閘極電壓為+100V與-100V。在第13A圖中背閘極電壓-40V之在應力施加中的汲極電流變化與背閘極電壓+40V之在應力施加後的汲極電流變化，係具有共通的特徴，亦即可看見在急遽的汲極電流降低後，於初始時電流降低，然後電流增加。其中，急遽的汲極電流降低在+40V時較小，電流增加較大。在背閘極電壓為-100V時幾乎與-40V時相同，惟在+100V的應力施加後並未看見初始的汲極電流降低。咸認與第10A圖至第10C圖相同，是因為背閘極電壓增加而使電流增加成分增加之故。關於初始的汲極電流降低成分於背閘極電壓為負之應力施加中係較背閘極電壓為正之應力施加後者變得更小一事，其一原因可能在於非專利文獻3所說明之電洞釋出所致之「半恢復(half recovery)」現象。關於在背閘極電壓為正之應力施加後電流增加成分增加，咸認 在第12C圖的(c)的異質界面下結晶層的基板側之電場集中的部分係在第12C圖的(d)開始緩和，而有助於該成分。該背閘極電壓為正時，在應力施加中之異質界面下結晶層較深的部分之電場集中與在應力施加後之電場緩和的詳細機制尚未明朗。
第14A圖及第14B圖之測定條件係與第13A圖及第13B圖相同，惟用於製作電晶體之基板相異。於第13A圖及第13B圖中，在背閘極電壓為負之應力施加中係使用屬於「電子釋出」的電流增加成分為優勢的結晶。背閘極的應力電壓在第14A圖中為+40V與-40V，在第14B圖中為+100V與-100V。在第14A圖中，背閘極電壓-40V之應力施加中的汲極電流變化與背閘極電壓+40V之應力施加後的汲極電流變化係具有共通的特徴，亦即在急遽的汲極電流降低後，電流增加。第14B圖之背閘極應力為100V的情況亦相同。從急遽的汲極電壓的降低量幾乎同等之情形來看，係以同樣方式形成異質界面下結晶層中之背閘極電壓所致之空乏層，而為第12C圖的(d)之基板側電場的集中部分是集中形成於空乏層的基板側之佐證。汲極電流的增加成分在背閘極電壓為負之應力施加中時，與背閘極電壓為正之應力施加後幾乎相同一事，可列舉因為其中一者是以「電子釋出」為優勢，而不會產生因「電洞釋出」所致之「半恢復(half recovery)」的情形。
第15A圖及第15B圖係將第8B圖之應力施加中之背閘極應力時間改變後之汲極電流變化之測定結 果。惟，應力電壓係設為+40V。應力時間在第15A圖中設為100秒至0.2秒，在第15B圖中設為1秒至0.01秒。在應力施加後，均是在汲極電流急遽降低後隨著時間增加，且增加速度係隨著時間緩慢降低。由於急遽的汲極電流降低相對於應力時間為一定，因此可知第12C圖的(c)之異質界面下結晶層的基板側之電場集中為0.01秒以內之短期的現象。另外，汲極電流的增加成分可看見應力時間相依性，表示背閘極電壓為正的應力施加中係與複數種現象有關聯。
由以上可知，背閘極的應力電壓為正的應力施加後之汲極電流的降低係包括電流崩潰的原因以外的現象，因此並不適合作為汲極電壓應力的電流崩潰之指標。據此，係以背閘極電壓為負的應力施加中之電流變化進行評估為宜。另外，應力施加中之汲極電流「並不會隨著時間而降低」，並且提供「電子釋出速度大於電洞釋出速度」的基板，藉此可製作出使異質界面下結晶層所造成之汲極電壓應力的電流崩潰得到抑制或不產生電流崩潰之電晶體。
(電流崩潰與背閘極崩潰)
關於因異質界面下結晶層而產生之電流崩潰，利用針對第16A圖及16B圖在OFF狀態下的汲極電壓應力狀態與背閘極電壓為負時之狀態的關聯性加以說明。第16A圖係施加正的應力作為汲極電壓後之等電位線的示意圖。在 電晶體的OFF狀態下，基板背面電極148幾乎為0V，因此係於膜厚方向產生電位分布，而且閘極電壓為比夾止電壓還偏向負值者而在異質界面下結晶層中形成橫向的電場。由於該電場，會產生來自缺陷位準的載子釋出，由於「電洞釋出」，在產生負的空間電荷時會產生電流崩潰。於膜厚方向中，相對於背面電極，係形成最大汲極電壓分的電位差，但愈靠近閘極側則表面電位愈是降低，故電位差變小。另外，雖形成橫向的電場，但在「異質界面下結晶層」的表面側變強而無法忽視。
第16B圖係施加負的應力作為背閘極電壓後的等電位線之示意圖。由於汲極電壓小至1V左右，因此在異質界面下結晶層均勻地形成電場。雖然只成為縱向的電場，但由電場所致之「電洞釋出」造成的空間電荷之形成係與橫向電場同樣地產生，因此有可能藉由在背閘極電壓之負的應力下之汲極電流變化來評估汲極電壓應力的電流崩潰。此時，只要可以確實的評估空間電荷形成量，則不需要將電場的絕對值設為相同。因此，可以在一定程度內自由地選擇背閘極電壓的值。
但是，在由背閘極電壓為負的應力所致之縱向的電場中，可能會無法評估由汲極電壓之應力所致之橫向電場造成的空間電荷的產生。尤其，可能會完全無法評估或過度低估靠近「異質界面下結晶層」的表面側之區域的「電洞釋出」，此事顯示如下。
首先，在述及由汲極電壓應力所致之異質 界面下結晶層中之橫向電壓問題之前，先說明背閘極電壓為負的應力施加中之汲極電流變化的分析方法。就異質界面下結晶層所造成之汲極電壓應力電流崩潰的評估指標而言，係針對背閘極電壓為負的應力施加中之汲極電流變化進行評估，尤其是表示對應於來自異質界面下結晶層中之缺陷位準的「電洞釋出」所致之負空間電荷的形成造成之汲極電流降低。
第17A圖係表示與第13A圖及第13B圖相同的電晶體之背閘極電壓為-10V的應力施加中之汲極電流。將測定試料的溫度改為從24℃至120℃為止。橫軸為將時間取對數，縱軸為汲極電流的標準值。測定係以等時間進行測定，惟係將橫軸依對數均等間隔藉由內插算出數值並進行作圖。對數的資料點係設為一位數20點。在24℃時，汲極電流減少，具有「電洞釋出」的特徴。隨著溫度的上升，汲極電流開始減少的時間變短。此外，出現電流增加的成分。汲極電流開始增加的時間亦隨著溫度上升而變短。如在第11A圖至第11D圖所說明，可知應力施加中之汲極電流的變化之時間常數係相依於背閘極電壓，且亦相依於測定溫度。
第17B圖係將第17A圖的汲極電流進行時間常數分析後的結果。橫軸為時間常數，縱軸為時間常數的分量。時間常數的分析係使用算式1，將時間常數τi的分量ai作為擬合變數並以使與測定值的變異數較小之方式進行計算。Id(t)為汲極電流，Id(∞)為汲極電流的收斂 值，也是擬合變數，t為從背閘極電壓應力開始的經過時間。
Figure 107106368-A0202-12-0040-2
擬合係使用Microsoft Excel的規劃求解功能(Solver)。以一位數20點算出相對於0.06秒至1000秒為止的時間常數τi之分量ai。縱軸係相對於各測定溫度偏離基準線而進行作圖。基準線由下方起為在24℃、40℃、60℃、80℃、100℃、120℃的測定值之分析結果。
第17B圖之時間常數分析的結果譜峰可看見正的分量與負的分量2種類。正係因為汲極電流的減少成分而顯示「電洞釋出」，負係因為汲極電流的增加成分而顯示「電子釋出」。譜峰的半寬度會依測定溫度而變動，但包含計算的收束程度之變動，而未必反映出缺陷位準的性質。
第18圖係第17B圖之譜峰時間常數相對於測定溫度之阿瑞尼士圖。縱軸為時間常數×(絕對溫度)^2的自然對數，橫軸為(基本電荷/(波茲曼常數(Boltzmann constant)×絕對溫度))。在肖克萊-里德-霍爾(Shockley-Read-Hall)統計中，其斜率係來自缺陷位準的載子釋出之活性化能量。「電洞釋出」過程的活性化能量為0.6電子伏特(eV)，「電子釋出」過程的活性化能量為0.88 電子伏特。而且，亦可由切片計算捕獲剖面面積。
第19圖係第17B圖之時間常數分析對於背閘極電壓的相依性之測定結果。測定溫度為60℃，並將縱軸的基準線依每個背閘極電壓錯開。從上方起背閘極電壓為-10V、-20V、-40V、-100V。「電洞釋出」及「電子釋出」的譜峰皆會隨著背閘極電壓的增加而縮小時間常數。另外，「電子釋出」的時間常數的變化較大。譜峰的半寬度之評估係有所困難，但在背閘極電壓為-100V時，譜峰明顯變廣。
背閘極電壓變大則時間常數會變小之現象，被認為原因在於「普爾-夫倫克爾效應(Poole-Frenkel effect)」。亦即，因外部電場而使缺陷位準的載子釋出之活性化能量變小的現象。「電子釋出」使時間常數迅速變小乙事，被認為是因為電場的不均勻引起電場的集中之故。如前所述，在「電子釋出」時，電場集中於異質界面下結晶層中的基板側。咸認，由於瑕疵濃度一般係在基板側較高，因此在高背閘極電壓下，電場進一步集中在基板側而使「電子釋出」的時間常數變小。另外，若提升電壓，則穿隧電流(tunneling current)對來自缺陷的載子釋出有所助益，而使得譜峰變廣。
綜上所述，在此再次針對汲極正電壓應力的橫電場與背閘極負電壓應力的縱向電場之問題進行研討。在背閘極電壓應力的情況，「電洞釋出」所形成的負電荷之空間電荷而形成的電場，係在「異質界面下結晶層」的表 面側變強，惟「電子釋出」所形成之正的空間電荷而形成的電場係在異質界面下結晶層的基板側變強，大幅影響異質界面下結晶層的基板側之「電子釋出」缺陷位準。
設想，現在於「異質界面下結晶層」的表面側之「電洞釋出」的缺陷位準係存在只會使汲極電壓應力的電流崩潰產生的濃度，但在異質界面下結晶層的基板側之「電子釋出」的缺陷位準為過多。若現在「電洞釋出」與「電子釋出」的時間常數差的足夠多，且相對於測定時間間隔之「電洞釋出」時間常數足夠長，則能夠從背閘極應力施加中之初始的電流減少掌握「電洞釋出」現象。但是，提高背閘極電壓時，「電子釋出」的時間常數會變小，而消除「電洞釋出」的訊號，而可能過於低估或無法檢測「電洞釋出」。亦即，電場集中在異質界面下結晶層的基板側，二維電子側的電場之變化變小，而過於低估二維電子側的「電洞釋出」缺陷位準。
由上所述，當背閘極的負電壓應力過高時，會過於低估「電洞釋出」的缺陷位準，因此測定「電洞釋出」的缺陷位準的特性之背閘極電壓係以為負且絕對值為100V以下為理想。更進一步而言，係以為負且絕對值為40V以下為理想。
將用以定量分析「電子釋出速度大於電洞釋出速度」之分析方法表示如下。
現在為了測定結果的定量分析，係導入背閘極電壓與汲極電流特性之模型。如第9B圖及第9C圖的 帶能模型所示，在「異質界面下結晶層」的表面側形成了會形成空間電荷的「空乏層」，在空乏層中，於膜厚方向缺陷位準假設為均勻。實際上，咸認缺陷位準濃度於膜厚方向呈複雜地變化，但可惜的是僅只從背閘極效果的特性來看，並無法得到深度方向的資訊。然而，以此種單純的「空乏層」模型亦可提供進行試料間之相對性定量比較之在技術上為有效的評估方法。
以前述「空乏層」模型作為基礎，汲極電流的變化與背閘極電壓之關係可記載成如下述式。
歸一化汲極電流Normalized Id係表示如算式2及算式3。
Figure 107106368-A0202-12-0043-3
Figure 107106368-A0202-12-0043-4
此時，Nsmax係施加背閘極電壓前之二維電子氣表面密度，△Ns係背閘極電壓應力施加中之二維電子的表面密度變化，NEBA係有效受體濃度且為因「電洞釋出」而形成之負的空間電荷濃度。符號為負時，為因「電子釋出」而形成之正的空間電荷濃度。由於空乏層中之濃 度係假設為一定，故視為「有效」受體濃度。d係空乏層的膜厚，ε係介電率、q係基本電荷量。
前述的Nsmax係作為歸一化汲極電流的基準時之二維電子表面密度，但發明人使用的是從與電晶體同時製作之肖特基二極體(Schottky diode)的容量電壓特性並藉由算式4的式所算出的值。
Figure 107106368-A0202-12-0044-5
在此，C(Vg)係肖特基二極體的容量電壓特性，Vg係肖特基二極體的肖特基電極之電壓。在從作為歸一化汲極電流的基準時之閘極電壓到二維電子被肖特基電極夾止為止之電壓的範圍進行積分。
將基於作為算式3的式的根據之「空乏層」模型而得之關係式表示如下。
二維電子的表面密度變化與二維電子正下方的異質界面下結晶層的電場強度變化之關係為：
Figure 107106368-A0202-12-0044-6
電場與背閘極電壓之關係為：
Figure 107106368-A0202-12-0045-7
Figure 107106368-A0202-12-0045-8
 。
在此，△E係二維電子正下方的異質界面下結晶層的電場之變化量，△VE係有效受體濃度為0時之「空乏層」的電位變化量。從上式將△E與△VE消去時，可得到算式3的式。
(實施形態2)
上述的半導體基板100，係「構成空間電荷再分布時，電子釋出速度大於電洞釋出速度」。藉由將此應用於檢查的判斷基準，可篩選出可期待製造出高性能的半導體裝置之半導體基板100。
第20圖係表示半導體基板100之檢查方法的流程圖。準備實施形態1所說明的半導體基板100(步驟202)，將如第4圖所說明之電極配置於半導體基板100(步驟204)。該電極為檢查用的電極，例如可形成於半導體裝置的TEG(測試元件組，Test Element Group)區域。於所配 置的電極施加負電壓(步驟206)，判斷電子釋出速度是否大於電洞釋出速度(步驟208)。將電子釋出速度大於電洞釋出速度之情況判定為合格(步驟210)，反之則判定為不合格(步驟212)。
又，使用經由上述檢查方法得到合格判定之半導體基板100，可製造出以二維電子氣120作為通道之電子裝置。依如此方式所製造的電子裝置之性能高且良品率高，因此可成為成本競爭力優異者。
(實施形態3)
本實施形態之半導體基板，特徵係具有與半導體基板100同樣的構成，當在配置前述同樣的第1電極144及第2電極146，將該第1電極144及第2電極146間的電流為未飽和的程度之電壓施加於第1電極144及第2電極146之間，並且將以第1電極144及第2電極146中之任一較低者的電位作為基準的負電壓施加於基板102時，於第1電極144及第2電極146間流動的電流並不會隨著時間的經過而降低。此時的負電壓，可為設置前述同樣的第3電極148而對基板102施加負電壓，若基板102為導電性時，也可為直接對基板102施加負電壓。如此之半導體基板100中，緩衝層106所造成的電流崩潰係得到抑制或不產生電流崩潰。其結果係可成為能夠製造高性能的半導體裝置之半導體基板100。
此外，與實施形態2同樣，藉由將「將負 電壓施加於基板102時，於第1電極144及第2電極146之間流動的電流並不會隨著時間的經過而降低」之特徴應用於檢查的判斷基準，可成為可期待製造出高性能的半導體裝置之半導體基板之檢查方法。
第21圖係表示實施形態3之半導體基板之檢查方法的流程圖。其具有與實施形態2同樣的步驟(步驟202、步驟204、步驟206)，在將負電壓施加於基板102時，係判斷於第1電極144及第2電極146間流動的電流是否不會隨著時間的經過而降低(步驟220)。若電極間電流增加時則判定為合格(步驟210)，反之則判定為不合格(步驟212)。與前述同樣，使用經由該檢查方法得到合格判定之半導體基板，可製造出電子裝置。
(實施形態4)
使用前述的算式2及算式3的式，根據第10A圖至第10C圖的測定結果，將前述「空乏層」中之背閘極電壓Vbg負的應力施加中之空間電荷的變化量加以數值化。第22A圖係表示背閘極電壓應力施加後0.1秒後之歸一化汲極電流(縱軸)與背閘極電壓(橫軸)相依性。在背閘極電壓為負時，歸一化區間電流幾乎與背閘極電壓成正比。首先，從該資料算出被施加背閘極電壓的異質界面下結晶層中之「空乏層」的膜厚。有關算出方法，若假設「空乏層」的膜厚，則由算式2及算式3的式能夠算出在各電壓3點(Vbg=-20V、-40V、-100V)時之有效受體濃度。以使從該3點的有效受 體濃度之平均值算起的分散成為最小之方式來計算膜厚。計算時，係使用「Microsoft Excel」的「Solver」。所算出之空乏層的膜厚為d=3.3μm。第22B圖係表示背閘極電壓應力施加後400秒後的歸一化汲極電流之背閘極電壓相依性。使用所算出的「空乏層」的厚度d並套用算式2及算式3的式，可算出在各電壓之有效受體濃度。第23圖係所算出的「空乏層」中之有效受體濃度(濃度較高的折線)。依第10A圖至第10C圖，在Vbg為-20V、-40V時，於應力施加後400秒的時間點，由於「電子釋出」的影響較小，因此可有效地評估因「電洞釋出」所致之空間電荷的增加。有效受體濃度NEBA在Vbg=-20V時為8.2×1015cm-3，在Vbg=-40V時為1.1×1016，可以判斷為以「電洞釋出」為優勢的結晶。藉此，該基板可判斷為未滿足「電子釋出速度比電洞釋出速度更大」之基板。
進一步放寬判定條件，將汲極電流的減少假設成容許至未達5%。亦即，汲極電流的減少為5%以下時的容許有效受體濃度，由算式2的式、算式3的式算出為1.2×1015cm-3以下。前述「空乏層」中之有效受體濃度係高於該容許有效受體濃度。因此，該基板可判斷為未滿足「電子釋出速度大於電洞釋出速度」之基板。
順帶一提，第23圖之有效受體濃度低且電壓相依性小之資料係算出膜厚d時之有效受體濃度。當愈是有效受體濃度低且無電壓相依性，則愈可有效地算出「空乏層」膜厚。膜厚的算出與背閘極應力400秒後的空乏層 中之受體濃度的電壓相依性，係使用前述的Microsoft Excel的Solver一次性算出。
(實施形態5)
在上述的實施形態4中，係用應力施加後400秒後的汲極電流來算出應力施加中之有效受體濃度。在本實施形態5中，係與第17A圖及第17B圖同樣地將背閘極電壓應力施加中之汲極電流變化進行時間常數分析，取出「電洞釋出」、「電子釋出」的訊號來計算有效受體濃度。
第24圖係將第21圖之背閘極電壓應力施加中之汲極電流的時間變化進行作圖者。橫軸的時間係取對數進行作圖。處理方法與第17A圖相同。第25A圖、第25B圖及第25C圖係表示背閘極電壓應力為-40V時之時間常數分析的結果。第25A圖係測定結果、與根據「從時間常數分析挑選出之頻譜」來計算汲極電流的時間變化所得的值重疊作圖，但幾乎重合。以使與相對於該測定值之計算值的分散成為最小的方式計算出之時間常數頻譜為第25B圖及第25C圖。第25B圖係以「電洞釋出」的成分所算出的結果，第25C圖係以「電子釋出」的成分所算出的結果。時間常數頻譜中使用之擬合的譜峰，係以算式1的式作為標準，並假設ai相對於τi為歸一化常態分布。藉由假設頻譜為歸一化常態分布，而具有減少擬合之未知常數、以及因為經歸一化而能明確地算出譜峰訊號的強度之優點。在該試料中，除了將「電洞釋出」成分以二個譜峰 擬合，並將「電子釋出」以一個譜峰擬合以外，其餘的計算方法與第19圖相同。
第26圖中，根據時間常數頻譜的譜峰，將使用算式2及算式3的式計算出的有效受體濃度相對於背閘極電壓進行作圖。負係表示「電子釋出」成分的施體濃度。高濃度的折線係從「電洞釋出」成分算出之有效受體濃度，濃度0附近的直線係與第23圖同樣地將空乏層的膜厚計算之結果算出的有效受體濃度，負側的折線係從「電子釋出」成分算出之有效受體濃度，而且因為負值，故為施體濃度(有效施體濃度)。由於「電洞釋出」的有效受體係高於「電子釋出」的有效施體濃度，因此可判斷該基板為未滿足「電子釋出速度大於電洞釋出速度」之基板。
進一步放寬判定條件，將汲極電流的減少假設成容許至未達5%。亦即，汲極電流的減少為5%以下時之容許有效受體濃度，由算式2的式、算式3的式算出為1.2×1015cm-3以下。前述「空乏層」中之有效受體濃度係高於該容許有效受體濃度。因此，可判斷該基板為未滿足「電子釋出速度大於電洞釋出速度」之基板。將汲極電流的減少設為2%以下時，可進一步嚴格地限制由汲極電壓應力所致之電流崩潰，因而較佳。此時，容許受體濃度可設成與從算式2及算式3的式容許的汲極電流減少量成正比。
(實施形態6)
在前述的實施形態5中，係將時間常數分析簡略化。具體來說，就算式1之式的ai而言，除了時間常數頻譜的譜峰值以外係設為0而擬合測定值(第25A圖至第25C圖的歸一化常態分布的分散對應於0)。第27圖係從時間常數的分量計算出之有效受體濃度的結果。具體而言，「電洞釋出」成分係以2個時間常數的分量擬合，「電子釋出」成分係以一個時間常數的分量擬合。其顯示與第26圖幾乎相同的值。對於「電子釋出速度大於電洞釋出速度」的判定係與(實施形態6)相同。
(實施形態7)
於第10A圖、第10B圖、及第10C圖中，背閘極電壓之應力施加中的汲極電流會隨著時間的經過而降低。在各背閘極電壓的汲極電流之降低量係超過5%，可判斷為未滿足汲極電流「不會隨著時間的經過而降低」之基板。
如前所述，需將一個電晶體的背閘極特性以複數種條件連續進行測定。測定係全部在光遮斷狀態下進行。如第8A圖及第8B圖所示，在背閘極應力施加後，汲極電流降低。在繼續測定相同的元件時，由於汲極電流未恢復而會在相異的狀態開始測定，因此必須採取對策。一般而言，GaN等氮化物半導體的禁制帶能量幅度較大，缺陷位準的活性化能量也較大，因而緩和時間也較大。若如非專利文獻3所記述般，不採取行動而光是等待汲極電流的恢復，則會需要不切實際的等待時間。由於GaN結晶 不可能為過去未經過長期的光照射或電壓應力之狀態，故通常無法成為熱平衡狀態。因此，需要藉由在熱平衡狀態時無此需要之某種操作來初始化。本發明人等係藉由在光照射下施加背閘極應力來進行該初始化。第28圖係表示由實際的初始化操作所致之汲極電流的變化。在光照射下，將背閘極以-40V施加電壓而成階梯狀。第10A圖、第10B圖及第10C圖為背閘極電壓-40V之剛測定後的初始化操作的資料。汲極電流係恢復至應力施加前的電流。光照射係利用測定時使用的PROVA之實體顯微鏡用的白色LED照明來進行。本案發明所記載的實驗，包括背閘極效果測定以外之通常的I-V測定，均在測定前進行了相同的初始化操作。
(實施例1)
經模擬而確認到，來自由GaN層所構成之緩衝層106中之缺陷的「電洞釋出」及「電子釋出」的現象影響到汲極電流(Id)之效果。[前述由GaN層所構成之緩衝層106有時記載為「GaN緩衝層」。此時，因為係將第1結晶層112(有時稱為「通道層112」)設定成缺陷濃度與緩衝層106相同之GaN層，因此不需要設定通道層112與緩衝層106的邊界。有時會設成緩衝層106中包含通道層112。]就「電洞釋出」來源而言，係假設成受體型缺陷(捕捉電洞而成為中性、釋出中性電洞而帶一價的負電荷)，而就「電子釋出」來源而言，係假設成施體型缺陷(捕捉電子而成為中性、釋出電子而帶一價的正電荷)。
此外，除了對以第1電極144為基準而於第3電極148施加負電壓之背閘極電壓應力以外實施模擬，亦對以第1電極144為基準而於第2電極146施加正電壓之汲極電壓應力實施模擬。汲極電壓應力係用以模仿在電晶體的On/Off的通道電阻之變化，以調查與背閘極效果之對應。在實際的汲極電壓應力中，雖然會受到閘極及汲極間的表面電荷之變化所致之電阻變化的影響，但在本實施例中，為了觀察GaN緩衝層的影響，並不設定表面缺陷。
半導體裝置模擬係對第29圖所示之裝置構造使用擴散漂移法實施。厚度為28nm的AlGaN層(第2結晶層114a。AlGaN層中的Al組成為0.24，亦即Al0.24Ga0.76N)係HEMT的障壁層，因晶格變形的壓電效應與GaN層(第1結晶層112)之自發極化差，在與GaN層的界面產生二維電子氣，該二維電子氣成為負責場效電晶體的通道的導電之載子。場效電晶體的汲極電流幾乎為零時之閾值電壓為約-2V。因GaN層的費米位準的差異，受體型富缺陷的情況下之閾值稍微變低，惟就現象的比較而言並沒有問題。
於GaN緩衝層中假設成施體型缺陷與受體型缺陷，並參考文獻(D.Cornigli,F.Monti,S.Reggiani,E.Gnani,A.Gnudi,G.Baccarani,Solid-State Electronics,115,173-178(2016))，將該等的能量等級分別設為從傳導能帶端算起為0.616eV、從價電子能帶端算起為0.543eV。針對施體型富缺陷層構造，係將GaN緩衝層中之施體型缺陷與受體型缺陷的濃度分別設為1.5×1016cm-3、0.5×1016cm-3。針對受體型富缺陷層構造，係將GaN緩衝層中之施體型缺陷與受體型缺陷的濃度分別設為0.2×1016cm-3、0.8×1016cm-3。
第30圖係於背閘極電壓應力(於第3電極148施加負電壓)中所施加的背閘極-源極間電壓之時間分布。在背閘極電壓應力的模擬中，係計算相對於第30圖所示電壓分布之汲極電流的時間變化。此時，閘極-源極間電壓係設為0V，汲極-源極間電壓係設為1V。背閘極電壓從0V遷移至-100V的時間及從-100V遷移至0V的時間係分別設為10毫秒。
說明施體型富缺陷層構造的背閘極電壓應力之模擬結果。第31圖係施加背閘極電壓應力後之汲極電流分布(緩衝層106為施體型富缺陷的情況)。因背閘極電壓應力而使電流降低(從點a至點b)。在背閘極電壓應力施加中，汲極電流會隨著時間而增加(從點b至點c)。在背閘極電壓應力施加後，電流幾乎回到初始狀態(從點d至點e)。
說明第31圖之從點a至點e之閘極電極中心部的傳導帶能量深度分布。第32圖係施加背閘極電壓應力後之傳導帶能量深度分布(緩衝層106為施體型富缺陷的情況)。深度0為閘極電極正下方，於深度約3um具有背閘極電極。於背閘極電壓施加-100V時(從點a至點b)、電場傳導至通道正下方，二維電子氣密度降低因而電流降 低。在點c，GaN層的傳導帶能量係相對於深度形成下凸的形狀，通道正下方的背閘極電壓應力之電場受到補償而二維電子氣密度增加。在背閘極電壓回到0V之點d及點e，幾乎回到點a的初始狀態之傳導帶能量分布，汲極電流也幾乎恢復初始狀態。
若根據模擬的詳細資料來研討現象，則如下所述。亦即，在初始狀態(點a)中，GaN層係受體型缺陷離子化，並將此以施體型缺陷補償。施體型缺陷係只使受體型缺陷的濃度離子化，剩餘為已捕捉電子的狀態。在剛施加-100V的背閘極電壓後的點b，GaN層中之準費米位準開放，而開始釋出來自缺陷的載子。受體型缺陷係在初始狀態離子化，幾乎無來自其中的電洞之釋出，因此可以忽視。另一方面，施體型缺陷在初始狀態已捕捉電子的缺陷係釋出電子而藉此產生正的空間電荷。因為此時產生的空間電荷，使得傳導帶能量分布形成下凸，通道下的電場產生變化而使電流增加至點c。該電流的時間變化之速度係對應來自施體型缺陷的釋出時間常數之速度。在背閘極電壓剛回到0V後之點d，雖然在一瞬間電流變得高於初始狀態，但立即回到幾乎為初始狀態的電流值。咸認，傳導帶能量係由於經背閘極電壓應力離子化後的施體型缺陷而降低，但從通道側注入電子便立即回到接近初始狀態的狀態。
(比較例1)
說明受體型富缺陷層構造的背閘極電壓應力之模擬結果。第33圖係施加背閘極電壓應力後之汲極電流分布(緩衝層106為受體型富缺陷的情況)。電流因背閘極電壓應力而降低(從點a至點b)。在背閘極電壓應力施加中，汲極電流會隨著時間而減少電流(從點b至點c)。在背閘極電壓應力施加後，電流從初始狀態減少(從點d至點e)。
說明第33圖之從點a至點e中閘極電極中心部的傳導帶能量的深度分布。第34圖係施加背閘極電壓應力後之傳導帶能量深度分布(緩衝層106為受體型富缺陷的情況)。深度0為閘極電極正下方，於深度約3um具有背閘極電極。於背閘極電壓施加-100V時(從點a至點b)，電場傳導至通道正下方，二維電子氣密度降低因而電流降低。在點c，GaN層的傳導帶能量係相對於深度形成上凸的形狀，因通道正下方的背閘極電壓應力之電場而增加。因此，二維電子氣密度降低。在背閘極電壓回到0V之點d及點e，係維持與點c的狀態同樣之上凸的傳導帶能量分布，電流保持降低。
若根據模擬的詳細資料來研討現象，則如下所述。亦即，在初始狀態(點a)中，GaN層係施體型缺陷離子化，且將此以受體型缺陷補償。受體型缺陷係只使施體型缺陷的濃度離子化，剩餘為已捕獲電洞的狀態。在剛施加-100V的背閘極電壓後的點b，GaN層中之準費米位準開放，而開始釋出來自缺陷的載子。施體型缺陷係在初始狀態離子化，幾乎無來自其中的電子之釋出，因此可以 忽視。另一方面，受體型缺陷在初始狀態已捕捉電洞的缺陷係釋出電洞而藉此產生負的空間電荷。因為此時產生的空間電荷，使得傳導帶能量分布形成上凸，通道下的電場增加而使電流降低至點c。該電流的時間變化之速度係對應來自受體型缺陷的釋出時間常數之速度。在背閘極電壓剛回到0V後之點d，藉由已釋出電洞的受體缺陷之空間電荷而維持上凸的分布，且電流比初始狀態低。任意者均應係該往熱平衡狀態而捕捉電洞，傳導帶能量應往初始狀態降低，電流也應回到初始狀態。但是，由於電洞產生/注入量極小，因此維持著低電流狀態至點e。咸認，在實際的裝置中，會有因為貫穿式差排(threading dislocation)、晶粒(grain)邊界的結晶瑕疵等造成洩漏電流而導致之電洞的注入，並且因為光照射所致之載子激發/生成使電洞生成注入，而即使在有限的時間內也能恢復至原本的電流。
彙整以上的結果，在施體型富缺陷的情況下，於背閘極電壓應力施加後將背閘極電壓回到0V時，並不會有電流比初始狀態減少之情形。此時，在背閘極電壓應力施加中，電流會對應於來自施體型缺陷的電子釋出之時間常數而隨著時間增加。在受體型富缺陷的情況下，於背閘極電壓應力施加後，將背閘極電壓回到0V時，電流會比初始狀態減少。此現象係對應於在背閘極電壓應力施加中之來自受體型缺陷的電洞釋出量。在背閘極電壓應力施加中，電流係對應於電洞釋出的時間常數而隨著時間降低。
第35圖係表示於汲極電壓應力(於第2電極146施加正電壓)中所施加的閘極-源極間電壓及汲極-源極間電壓之時間分布。在汲極電壓應力的模擬中，相對於第35圖所示之閘極-源極間電壓與汲極-源極間電壓的分布，計算汲極電流與汲極-源極間電壓之關係Id-Vds1與Id-Vds2並進行比較。此即一般之汲極電壓應力所致之被稱為「電流崩潰」者。背閘極-源極間電壓係設為0V。在計算Id-Vd1、Id-Vd2時，閘極-源極間電壓為0V。在汲極應力時，閘極-源極間電壓係設為-8V，汲極-源極間電壓係設為100V，應力時間係設為100秒。
說明GaN緩衝層為施體型富缺陷層構造時之在汲極電壓應力施加前後的汲極電流-汲極電壓特性、以及閘極-汲極電極間之中間位置正下方的傳導帶能量的深度分布之模擬結果。第36圖係在施加汲極電壓應力的前、後之汲極電流-汲極電壓特性(緩衝層106為施體型富缺陷的情況)。第37圖係在施加汲極電壓應力的前、後之傳導帶能量深度分布(緩衝層106為施體型富缺陷的情況)。在施體型富缺陷的情況下，於汲極電壓應力施加後電流並不會降低。可知傳導帶能量亦幾乎無變化。
說明GaN緩衝層為受體型富缺陷層構造時之在汲極電壓應力施加前後的汲極電流-汲極電壓特性、以及閘極-汲極電極間的中間位置正下方之傳導帶能量的深度分布之模擬結果。第38圖係在施加汲極電壓應力的前、後之汲極電流-汲極電壓特性(緩衝層106為受體型富缺陷 的情況)。第39圖係在施加汲極電壓應力的前、後之傳導帶能量深度分布(緩衝層106為受體型富缺陷的情況)。在受體型富缺陷的情況，於汲極電壓應力施加後汲極電流降低。傳導帶能量係在汲極電壓應力施加後變高，為電流降低的原因所在。傳導帶能量變高的主因被認為與背閘極電壓應力的情況同樣地是因為汲極電壓應力施加中受體型缺陷的電洞釋出所伴隨之負的空間電荷所致。任一者均係捕捉電洞而回到初始狀態，惟電洞的生成、注入量小，恢復時需要比測定時間更長的時間。
在實際藉由裝置進行之汲極電壓應力測定(所謂的「電流崩潰」測定)中，係謂會受到因表面缺陷的電荷所致之汲極電流降低的影響，只欲評估緩衝層所造成之電流的崩潰成分一事並不容易。如前所述，在負電壓的背閘極電壓應力下之汲極電流的降低與在汲極電壓應力下之汲極電流降低有同樣的產生機制，而可從背閘極電壓的特性評估緩衝層所造成之「電流崩潰」。另外，已知在GaN緩衝層為施體型富缺陷時汲極電流未降低，但為受體型富缺陷時產生電流的降低(即「電流崩潰」)。
(實施例2)
第40圖係從與第23圖相異之基板A製作電晶體，且藉由前述實施形態4所記載之方法實施分析而算出有效受體濃度後的結果。基板的構造、電晶體的製作方法、構造、測定條件全部相同。依第40圖，在所有的背閘極電壓中之 有效受體濃度為負，可判斷該基板為「電子釋出速度大於電洞釋出速度」之基板。又，第41圖係將基板A藉由前述的實施形態6所記載之方法算出之有效受體濃度與有效施體濃度。汲極電流在5%變化的有效受體濃度為1.2×1015cm-3，相當地小，因此可判斷該基板為「電子釋出速度大於電洞釋出速度」之基板。
(比較例2)
第42圖係從與第23圖相異之基板B製作電晶體，且藉由前述實施形態4所記述之方法實施分析而算出有效受體濃度後的結果。基板的構造、電晶體的製作方法、構造、測定條件全部相同。依第42圖，在Vbg=-20V中之有效受體濃度為正，汲極電流在5%變化的有效受體濃度為1.8×1015cm-3，因此估計有相同程度的汲極電流之降低，而該基板並非「電子釋出速度大於電洞釋出速度」之基板。又，第43圖係藉由前述的實施形態5所記載之方法算出之基板B的有效受體濃度與有效施體濃度。汲極電流在5%變化的有效受體濃度為1.8×1015cm-3，故相較於此，係所算出的有效受體濃度更大，因此該基板並非「電子釋出速度大於電洞釋出速度」之基板。此外，實施形態5的方法係獨立檢測有效受體與有效施體濃度，因此可由實施形態4之方法進行有效判斷。
(實施例3)
第44A圖、第44B圖及第44C圖係從與第10A圖至第10C圖相異的基板C來製作電晶體，且藉由與第10A圖至第10C圖相同的方法測定而得之背閘極電壓經改變時的汲極電流變化。基板的構造、電晶體的製作方法、構造、測定條件全部相同。背閘極電壓應力施加中之汲極電流，在所有的背閘極電壓中皆不會隨著時間的經過而略為降低。第45圖係將第44A圖至第44C圖之背閘極電壓應力施加中之汲極電流的變化取橫軸對數進行作圖。橫軸係將從應力開始的經過時間取對數進行作圖。資料曲線從上方起為Vbg=-20V、-40V、-100V。雖然在第44A圖至第44C圖中並無法確認，但在第45圖中，在以各Vbg施加應力後數秒左右時可看見汲極電流稍微降低的成分。汲極電流的降低量均為5%以下，並且為汲極電流的2%以下，可判定汲極電流「不會隨著時間的經過而降低」。
100‧‧‧半導體基板
102‧‧‧基板
106‧‧‧緩衝層
112‧‧‧第1結晶層(通道層)
114‧‧‧第2層

Claims (28)

  1. 一種半導體基板，係具有基板、緩衝層、第1結晶層及第2層，且前述基板、前述緩衝層、前述第1結晶層及前述第2層之位置係依序為：前述基板、前述緩衝層、前述第1結晶層、前述第2層；前述半導體基板中，前述緩衝層及前述第1結晶層係由III族氮化物層所構成，前述第1結晶層的能帶隙係小於前述第2層的能帶隙；將該半導體基板構成電晶體基板時，於前述第1結晶層與前述第2層之界面或該界面附近形成有電晶體的通道，在將與前述通道電性連接之第1電極及第2電極配置於比前述通道更表面側處，將能夠對位於前述通道與前述基板之間的空間區域施加電場之第3電極配置於比前述通道更靠背面側處，並以前述第1電極為基準，於前述第3電極施加負電壓或於前述第2電極施加正電壓，藉此構成從位於前述空間區域之結晶的禁制帶釋出電子及電洞之空間電荷再分布時，前述空間電荷再分布之電子釋出速度係大於電洞釋出速度。
  2. 如申請專利範圍第1項所述之半導體基板，其中，前述第2層係由III族氮化物層所構成之第2結晶層，前述通道為二維電子氣。
  3. 如申請專利範圍第2項所述之半導體基板，其中，前述第1結晶層係由AlxGa1-xN所構成，前述第2結晶層係由AlyGa1-yN(x≠y)所構成。
  4. 如申請專利範圍第3項所述之半導體基板，其中，前述基板係由導電性Si單晶所構成，前述第1結晶層係由GaN所構成，前述第2結晶層係由AlyGa1-yN(0<y≦1)所構成。
  5. 如申請專利範圍第2項所述之半導體基板，其中，前述負電壓的絕對值係小於前述二維電子氣產生夾止的電壓之絕對值。
  6. 如申請專利範圍第1項所述之半導體基板，其中，在構成前述電晶體時，前述第2層係發揮作為前述電晶體的閘極絕緣膜之功能的絕緣層。
  7. 如申請專利範圍第1項所述之半導體基板，其中，前述負電壓為-10V至-200V的範圍之電壓。
  8. 如申請專利範圍第1項所述之半導體基板，其中，前述基板為導電性基板。
  9. 如申請專利範圍第1項所述之半導體基板，其中，前述基板係由Si、SiC或GaN所構成之單晶基板。
  10. 一種電子裝置，係使用申請專利範圍第1至9項中任一項所述之半導體基板者。
  11. 一種半導體基板，係具有基板、緩衝層、第1結晶層及第2層，且前述基板、前述緩衝層、前述第1結晶層及前述第2層之位置係依序為：前述基板、前述緩 衝層、前述第1結晶層、前述第2層；前述半導體基板中，前述緩衝層及前述第1結晶層係由III族氮化物層所構成，前述第1結晶層的能帶隙係小於前述第2層的能帶隙；將該半導體基板構成電晶體基板時，於前述第1結晶層與前述第2層之界面或該界面附近形成有電晶體的通道，在將與前述通道電性連接之第1電極及第2電極配置於比前述通道更表面側處，將前述第1電極及前述第2電極間之電流為未飽和程度的電壓施加於前述第1電極及前述第2電極間，並且將以前述第1電極及前述第2電極中之任一較低者的電位作為基準的負電壓施加於前述基板時，於前述第1電極及前述第2電極間流動的電流係不會隨著時間的經過而降低。
  12. 如申請專利範圍第11項所述之半導體基板，其中，前述第2層係由III族氮化物層所構成之第2結晶層，前述通道為二維電子氣。
  13. 如申請專利範圍第12項所述之半導體基板，其中，前述第1結晶層係由A1xGa1-xN所構成，前述第2結晶層係由AlyGa1-yN(x≠y)所構成。
  14. 如申請專利範圍第13項所述之半導體基板，其中，前述基板係由導電性Si單晶所構成，前述第1結晶層係 由GaN所構成，前述第2結晶層係由AlyGa1-yN(0<y≦1)所構成。
  15. 如申請專利範圍第12項所述之半導體基板，其中，前述負電壓的絕對值係小於前述二維電子氣產生夾止的電壓之絕對值。
  16. 如申請專利範圍第11項所述之半導體基板，其中，在構成前述電晶體時，前述第2層係發揮作為前述電晶體的閘極絕緣膜之功能的絕緣層。
  17. 如申請專利範圍第11項所述之半導體基板，其中，前述負電壓為-10V至-200V的範圍之電壓。
  18. 如申請專利範圍第11項所述之半導體基板，其中，前述基板為導電性基板。
  19. 如申請專利範圍第11項所述之半導體基板，其中，前述基板係由Si、SiC或GaN所構成之單晶基板。
  20. 一種電子裝置，係使用申請專利範圍第11至19項中任一項所述之半導體基板者。
  21. 一種半導體基板之檢查方法，該半導體基板係具有基板、緩衝層、第1結晶層及第2層，且前述基板、前述緩衝層、前述第1結晶層及前述第2層之位置係依序為：前述基板、前述緩衝層、前述第1結晶層、前述第2層，前述緩衝層及前述第1結晶層係由III族氮化物層所構成，前述第1結晶層的能帶隙係小於前述第2層的能 帶隙；將該半導體基板構成電晶體基板時，於前述第1結晶層與前述第2層之界面或該界面附近形成有電晶體的通道；該檢查方法中，係在將與前述通道電性連接之第1電極及第2電極配置於比前述通道更表面側處，將可對位於前述通道與前述基板之間的空間區域施加電場之第3電極配置於比前述通道更靠背面側處，並以前述第1電極為基準，於前述第3電極施加負電壓或於前述第2電極施加正電壓，藉此構成從位於前述空間區域之結晶的禁制帶釋出電子及電洞之空間電荷再分布時，將前述空間電荷再分布中之電子釋出速度大於電洞釋出速度的情形視為合格。
  22. 如申請專利範圍第21項所述之半導體基板之檢查方法，其中，前述第2層係由III族氮化物層所構成之第2結晶層，前述通道為二維電子氣。
  23. 如申請專利範圍第21項所述之半導體基板之檢查方法，其中，在構成前述電晶體時，前述第2層係發揮作為前述電晶體的閘極絕緣膜之功能的絕緣層。
  24. 一種電子裝置之製造方法，係具有下述步驟：使用申請專利範圍第21至23項中任一項所述之檢查方法來檢查半導體基板之檢查步驟；以及，使用在前述檢查步驟中判為合格的半導體基板來形成電子裝置之裝置形成步驟。
  25. 一種半導體基板之檢查方法，該半導體基板係具有基板、緩衝層、第1結晶層及第2層，且前述基板、前述緩衝層、前述第1結晶層及前述第2層之位置係依序為：前述基板、前述緩衝層、前述第1結晶層、前述第2層，前述緩衝層及前述第1結晶層係由III族氮化物層所構成，前述第1結晶層的能帶隙係小於前述第2層的能帶隙；將該半導體基板構成電晶體基板時，於前述第1結晶層與前述第2層之界面或該界面附近係形成電晶體的通道，在該檢查方法中，係在將與前述通道電性連接之第1電極及第2電極配置於比前述通道更表面側處，將前述第1電極及前述第2電極間之電流為未飽和程度的電壓施加於前述第1電極及前述第2電極間，並且將以前述第1電極及前述第2電極中之任一較低者的電位作為基準的負電壓施加於前述基板時，將於前述第1電極及前述第2電極間流動的電流不會隨著時間的經過而降低的情形視為合格。
  26. 如申請專利範圍第25項所述之半導體基板之檢查方法，其中，前述第2層係由III族氮化物層所構成之第2結晶層，前述通道為二維電子氣。
  27. 如申請專利範圍第25項所述之半導體基板之檢查方 法，其中，在構成前述電晶體時，前述第2層係發揮作為前述電晶體的閘極絕緣膜之功能的絕緣層。
  28. 一種電子裝置之製造方法，係具有下述步驟：使用申請專利範圍第25至27項中任一項所述之檢查方法來檢查半導體基板之檢查步驟；以及，使用在前述檢查步驟中判為合格的半導體基板來形成電子裝置之裝置形成步驟。
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