CN103887334B - GaN高电子迁移率晶体管和GaN二极管 - Google Patents

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Abstract

GaN异质结结构具有三层电介质结构。栅电极的底部和中部一起限定了栅脚，并且与两个电介质层相关联。较薄的第一电介质与栅电极底部处的栅极边缘相邻。第二电介质层与传统结构中的层相对应，并且第二电介质层与栅脚的主要部分齐平。

Description

GaN高电子迁移率晶体管和GaN二极管
技术领域
本发明涉及GaN器件，例如高电子迁移率晶体管(HEMT)和二极管，并且涉及这些器件中的栅极泄漏问题。
背景技术
近年来，GaN高迁移率晶体管(HEMT)和肖特基二极管因其高功率性能而极有可能代替Si或SiC用作高压(HV)器件，从而吸引了大量关注。其原因在于固有高密度二维电子气(2DEG)、高电子迁移率和高临界击穿电场。因此，宽带隙AlGaN/GaN HEMT成为射频(RF)和微波功率放大器的优秀候选。
在图1中示出了HEMT的基本结构。电流经由所谓的二维电子气(2DEG)在漏极(D)和源极(S)之间流动，所述二维电子气在AlGaN势垒层和顶部GaN层(或者图1中未示出的盖层)之间的界面处形成。
这种异质结结构包括在不同带隙的两种材料之间的结作为沟道来代替掺杂区域。
在AlGaN/GaN异质结构的框架中，通常不存在由于这些系统中的强自发和压电极化效应所要求的掺杂剂。例如，来自表面施主的电子可以通过本征极化感应电场而进入GaN沟道中。在这种情况下，由于非故意掺杂(例如，没有故意地进行掺杂)层相对缺乏杂质或掺杂剂(电子因杂质或掺杂剂而不能够逃逸)，电子可以迅速地移动而不会与任意杂质碰撞。
这种异质结的最终结果是产生了具有非常高浓度或密度的高移动性导电电子的极薄层，赋予沟道非常低的电阻率。这种层也称作二维电子气(2DEG)。例如，可以在场效应晶体管(FET)中利用这种效应，其中施加至肖特基栅极的电压改变了这一层的电导率以形成晶体管结构。
一种这样的晶体管是包括氮化镓的高电子迁移率晶体管(HEMT)，并且也称作氮化铝镓/氮化镓(AlGaN/GaN)HEMT。典型地，可以通过外延晶体生长方法(例如，金属有机化学气相沉积(MOCVD)、分子束外延(MBE)等)在衬底(例如蓝宝石、硅(Si)(111)、碳化硅(SiC)等)上生长GaN、AlGaN等的晶体膜、并且处理这样生长的外延衬底以形成所需结构，来制造AlGaN/GaN HEMT。
在一些器件中，半导体器件在截止状态和导通状态之间切换，在截止状态中在肖特基栅极下面中断2DEG，而在导通状态中在低电压下产生高电流。这种器件的设计典型地目标在于在导通状态、截止状态和切换期间的功率损耗之间的折衷。
通过在肖特基金属(G)上施加合适的电压、使得金属下的2DEG消失来实现截止。可以将GaN肖特基二极管简单地看作不包括源极接触的HEMT。在肖特基二极管中，电流在栅极和漏极之间流动。这些器件的设计意在找到导通状态、截止状态和切换期间功率损耗之间的最优折衷。
图2更加详细地示出了图1的器件的栅极区域。硅衬底10包括GaN缓冲层10’，所述GaN缓冲层上形成了外延生长的GaN层12以及AlGaN势垒层14。GaN层12和AlGaN势垒层14限定了异质结，在所述异质结的界面处可以形成2DEG 12’。GaN盖层16(是可选的并且在图1中未示出)将第一(Si3N4)电介质层18和肖特基栅极20与所述异质结相分离。
在两端器件的情况下，半导体器件典型地将包括至少一个其他(欧姆)电极以形成肖特基二极管，或者在三端HEMT器件的情况下包括两个其他的电极，但是只是为了清楚起见，图2中省略了这些电极。
半导体器件典型地具有导通状态和截止状态，在导通状态中2DEG12’在器件的整个宽度上横向延伸，例如在HEMT的源极和漏极之间横向延伸，在截止状态中向肖特基栅极施加(负)偏置或栅极电压以中断肖特基栅极20下面的2DEG 12’。这是图2所示的情况，其中2DEG 12’与肖特基栅极20的边缘对齐，即与肖特基栅极20和电介质层18之间的界面对齐。
在常通器件中，在不存在栅极偏置的情况下，2DEG 12’在器件的整个宽度上延伸。在常断器件中，在不存在栅极偏置的情况下，在肖特基栅极20下面不存在2DEG 12’。
这些器件的问题之一是截止状态期间的高泄漏电流。这种泄漏电流是由肖特基金属和2DEG之间的电子势垒确定的。高截止状态泄漏电流是由通过栅极边缘附近的肖特基/AlGaN势垒的隧穿引起的。还有一个问题是导通状态电阻在动态条件下(例如，切换、脉冲、RF)明显高于DC条件下。这种导通状态电阻也在器件的寿命期间改变，并且因此可能引起可靠性问题。
半导体表面顶部上的钝化层对于泄漏电流和导通状态电阻具有强烈影响，具体地是对它们在短时间尺度(切换、RF)和长时间尺度(退化)上的行为具有强烈影响。
发明内容
根据本发明，提出了一种如下限定的器件和方法。
在一个方面中，本发明提出了一种GaN异质结半导体器件，包括：
衬底；
层结构，包括具有第一带隙的第一层和具有第二带隙的第二层，其中第一层位于衬底和第二层之间；以及
肖特基栅电极和第一另外电极，分别与异质结的不同区域导电耦合，所述肖特基栅电极包括中央区域和边缘区域，
其中所述肖特基栅电极包括：
底部，所述底部与第二层上的第一电介质层部分共面；
中部，所述中部与第二电介质层共面，所述中部叠置于底部上；以及
顶部，所述顶部与第三电介质层共面，所述顶部叠置于所述中部上。
“叠置”意为是一层在另一层上面、但是至少在一个边缘处延伸超过下面的层，即从下面的层伸出。该结构具有三个电介质层。栅电极的底部和中部一起限定了栅脚(gatefoot)，并且栅脚与两个电介质层相关联。较薄的第一电介质层与栅电极底部处的栅极边缘相邻，并且第一电介质层填充了中部从底部伸出的区域。第二电介质层与传统结构中的层相对应，并且与栅脚的主要中部共面(即齐平)。
附加的(第一)电介质层改进了泄漏电流性能，并且也减小了器件的导通状态电阻。
优选地，第一电介质层在第二电介质层上(即，首先沉积第二层)，并且第二电介质层栅极区域中具有阱,在阱中形成第一电介质层。按照这种方式，第一电介质层部分延伸到栅极区域中的电介质层结构的底部，并且第一电介质层部分是第一、第二和第三电介质层中在栅极底部之上的中部的伸出部分下面的唯一电介质层。
第一电介质层可以包括LPCVD层，并且第二和第三电介质层可以包括PECVD层。例如，所有的三个电介质层可以包括SiN。
中部从底部伸出的长度在10nm至100nm的范围内。该伸出的长度大于第一电介质层厚度的两倍，所述第一电介质层的厚度范围例如是在5至50nm。更优选地，所述伸出的长度是大于所述厚度的3倍。
在另一个方面，本发明提出了一种制造半导体器件的方法，包括：
提供承载层结构的衬底，所述层结构包括具有第一带隙的第一层和具有第二带隙的第二层，其中所述第一层位于衬底和第二层之间，第一层和第二层之间的界面限定了异质结；
在第二层上形成电介质层；
形成肖特基栅电极和第一另外电极，分别与所述异质结的不同区域导电耦合，所述肖特基栅电极包括中心区域和边缘区域，
其中所述肖特基栅电极包括：
底部，所述底部与第二层上的第一电介质层部分共面；
中部，所述中部与第二电介质层共面，所述中部叠置于底部上；以及
顶部，所述顶部与第三电介质层共面，所述顶部叠置于所述中部上。
形成电介质层结构可以包括：
形成第二电介质层；
在栅极区域中的第二电介质层中形成阱；
在第二电介质层上形成第一电介质层并且将第一电介质层形成到所述阱中；
去除阱中的第一电介质层的一个区域；
在第一电介质层上形成第三电介质层，
其中第一电介质层部分是第一、第二和第三电介质层中在中部从底部伸出的部分下面的唯一电介质层。
附图说明
现在将参考附图详细描述本发明的示例，其中：
图1示出了GaN HEMT的已知结构；
图2更加详细地示出了图1的GaN HEMT的栅极区域；
图3示出了对于GaN HEMT、GaN二极管和MISHEMT的基本结构的比较；
图4示出了MISHEMT的IDS-VGS特性；
图5示出了图4的MISHEMT曲线和泄漏电流之间的关系；
图6针对两种不同的钝化层设计，示出了当在电介质中或者在电介质与半导体的界面处添加一定量的负电荷ΔQ时Rdrift的值发生的情况；
图7示出了MISHEMT的测量IDS_VGS曲线以及漏极-栅极泄漏电流；
图8示出了本发明设计的三个示例以及用于比较的传统设计；
图9示出了通过减小传统栅极边缘结构的栅极下面的电介质层厚度来获得低泄漏的替代方法(不在本发明的范围内)
图10示出了根据本发明的工艺步骤序列的第一示例；
图11示出了由第一组替代工艺步骤产生的结构；以及
图12示出了由第二组替代工艺步骤产生的结构。
具体实施方式
本发明提供了一种具有三层电介质结构的GaN HEMT结构。栅电极的底部和中部一起限定了栅脚，并且栅脚与两个电介质层相关联。较薄的第一电介质层与栅电极底部处的栅极边缘相邻。第二电介质层与传统结构中的层相对应，并且第二电介质层与栅脚的主要部分齐平。
在详细描述本发明之前，将更加详细地讨论本发明解决的问题。
通过考虑相应的金属绝缘体半导体HEMT的I-V特性可以理解半导体表面顶部上的钝化层对于泄漏电流和导通状态电阻具有强烈影响的问题。
图3(a)以简化形式示出了GaN/AlGaN高迁移率晶体管(HEMT)结构，并且图3(b)示出了GaN/AlGaN肖特基二极管结构。在图3(a)中标记为30的栅极头部区域(gate headregion)与图2所示的栅极边缘区域相对应，尽管图2并没有示出栅极结构的顶部头部部分。在图3(c)中示出了金属绝缘体半导体HEMT(“MISHEMT”)。
在图4中，概述了MISHEMT的IDS-VGS特性。该曲线也表示了栅极头部区域(参见图3(a))的特性。在特性的平坦部分40中，并没有对所有的表面施主离子化，因此2DEG浓度(因此，栅极头部下面的薄膜电阻)不会随着VGS改变而改变。
通过Nd,neutral＝CxVFL/q给出在零偏置下没有离子化的每单位面积的表面施主的个数，其中C是每单位面积的金属和2DEG之间的电容。在-VFL和-VTH之间的区域42中，将所有的施主都离子化，并且2DEG浓度随着更负的VGS而降低。在小于-VTH的区域44中，2DGE消失。VFL和VTH的值不但依赖于电介质的厚度，而且依赖于电介质中或者电介质与半导体的界面处存在的电荷。
图5示出了MISHEMT曲线(图4)和泄漏电流之间的关系。对于0和VFL之间的阳极-阴极电压VCA，栅极头部下面的2DEG浓度是恒定的，并且金属/半导体界面的边缘附近的电场随着VCA的增加急剧上升，因此隧穿电流急剧上升。对于VFL<VCA<VTH，2DEG浓度随着反向电压增加而降低，并且栅极边缘处的电场增加随着反向电压不太迅速地上升，这是由于栅极头部下面的2DEG的强烈侧向耗尽导致的。
对于VCA>VTH，栅极头部下面的2DEG消失并且栅极边缘附近的电场恒定，因此泄漏电流恒定。
另一个问题是漂移电阻。IDSO的值直接给出了漂移区域的电阻：Rdrift＝VDS0/IDS0。
图6示出了当在电介质中或者在电介质与半导体的界面处添加一定量的负电荷ΔQ时Rdrift的值发生的情况。
图6(a)和6(b)示出了针对两种不同(假设)钝化层设计的IDS-VGS曲线。这两种设计的区别仅仅在于氮化物中电荷的量(表面施主浓度或者固定电荷的浓度)。
IDS-VGS曲线向右偏移(如虚线曲线所示。)
对于具有图6(a)的IDS-VGS曲线的氮化物，这与Rdrift不具有因果关系，因为未离子化的表面施主的浓度等于CxVFL1，小于添加的负电荷ΔQ。因此，离子化的表面施主的量增加了ΔQ/q，但是仍然施主的一定部分仍然是中性的，使得费米能级钉扎在施主能级，因此2DEG浓度不会改变。
对于具有图6(b)的IDS-VGS曲线的氮化物，在电介质中添加相同量的负电荷(现在所述负电荷的量大于未离子化的表面施主的浓度)导致Rdrift的显著增加。这是由箭头70所示的IDSO的减小产生的。因此，具有图6(a)的IDS-VGS曲线的氮化物器件的电阻对于电介质中或界面处的(例如，由于电子注入导致的)变化较为不敏感。
然而如上所述，这种电介质给出了比具有图6(b)的IDS-VGS曲线的电介质更大的泄漏电流。
图7(a)示出了具有100nm PECVE的氮化物和50nm LPCVD氮化物的测量IDS-VGS曲线，并且图7(b)示出了漏极-栅极泄漏电流随漏极-栅极电压的变化。这些结果是针对成品器件的，并且多条曲线涉及相同设计的不同器件。
如图7(b)所示，一旦反向偏置超过MISHEMT的阈值电压，泄漏电流保持恒定，并且因此泄漏电流对于50nm LPCVD氮化物最低。
如在图7(a)中可以看出的，PECVD氮化物具有刚好小于零的VFL的值，表示不是所有的表面施主都已被离子化，而LPCVD氮化物具有大约为0的VFL，所以在零偏置下所有的施主都被离子化。因此，LPCVD氮化物的较低VTH不但是由较薄的层(50nm而不是100nm)引起的，而且是由在零偏置下所有的表面施主都被离子化的事实引起的。这也可能是由于以下原因：
低表面施主浓度
电介质中或电介质界面处较少的固定正电荷
电介质中或电介质界面处较多的固定负电荷
电介质中固定电荷的不同空间分布。
本发明提供了具有各种设计选项的薄电介质层的添加。
图8(a)示出了已知的设计。存在由第一电介质层包围的下部栅极部分90(脚部)和由第二电介质层94包围的上部栅极部分(头部)92。下部栅极部分具有较小的覆盖区，使得下部栅极部分的每一侧均有与上部栅极区域重叠的边缘区域。例如针对击穿，第一电介质层的厚度以及栅极边缘的形状针对击穿而被优化。
图8(b)示出了下部栅极部分的边缘附近的薄电介质96的添加。薄电介质层的添加具有以下效果：降低了由薄电介质96、栅极头部和与栅脚边缘相邻的半导体形成的MISHEMT结构的阈值电压，并且如上所述，降低了泄漏电流。
所得到的结构具有三个层。栅脚具有由附加电介质96包围的底部部分98。栅脚的顶部部分(是三层栅极结构的中间层)与附加的电介质层96叠置所示的距离L。栅极头部没有改变。因此，没有改变栅极头部下面以及与栅极头部相邻的其余电介质中的电场分布。
附加的电介质材料96可以与第一电介质材料18相同或者可以不相同。例如，实际厚度(如图8(b)的“t”所示)是15nm，并且更通常地在5nm至50nm的范围内。
这个层的延伸长度L只需要是几十纳米，例如30nm。典型地，L应该大于薄电介质层的厚度t的两倍。
如图8(b)所示，附加的电介质层96可以延伸到漂移区域中，并且甚至可以覆盖栅极和漏极(以及栅极和源极)之间的全部区域。这对于泄漏电流而言是合适的。然而，对于漂移电阻对界面或者氮化物中电荷变化的不敏感性而言不是优选的(因为VFL接近零)。
代替地，可以将附加的电介质材料96限制在栅极边缘区域，例如延伸长度Ltot，所述延伸长度略大于栅脚顶部部分在栅脚的底部部分上面的所需伸出距离L。这一值Ltot可以等于L的最小值(例如，厚度t的至少两倍)加上工艺容限的安全裕度。这在图8(c)中示出。
存在针对附加电介质层的材料选择的各种选项。
如上所述，通过降低VFL可以进一步减小给定厚度的电介质的阈值电压。这可以通过选择正确的材料(例如，如图7所表示的LPCVD氮化物)或者通过材料的改性来实现。
如图8(d)所示的腔体99(空气或其他气体)可以用作薄电介质的可能材料。这是通过刻蚀掉电介质获得的，并且这可以给出较低的泄漏电流。这可以通过湿法刻蚀以及不共形电介质的后续沉积来实现。
也存在其余漂移区域中的电介质(即，电介质层18、94)的材料选择的选项。这种材料应该提供针对界面上或者氮化物中电荷变化的良好不敏感性，即高VFL。
参考图7讨论的PECVD材料是一种合适的选择。例如通过掺杂或者等离子体处理而实现的这种材料的改性也是一种选项。更具体地，在沉积之后两种材料可以是相同的。在栅极刻蚀之后就对漂移区中的电介质(例如通过掺杂、等离子体处理)实施改性以便增加VFL以获得对于电荷变化的不敏感性。
在以上示例中，将薄的附加电介质层应用于栅极的漏极和源极侧。也可以将其只应用于漏极侧。
在以上描述中，已经通过向传统的栅极边缘结构添加薄电介质实现了低泄漏。也可以通过减小传统栅极边缘结构的栅极下面的电介质层厚度来获得低泄漏。然而，这样做的缺点是与上述方案相比，栅极头部边缘处的高电场峰值与该处的薄电介质层一起可能引起电介质击穿或者可靠性问题。
图9中示出了这种选项。图9(a)示出了传统电介质叠层，以及图9(b)示出了栅极头部下面减小的厚度，导致区域100处可能出现电介质击穿。
可以使用等离子增强化学气相沉积(PECVD)和低压力化学气相沉积(LPCVD)的组合来实现附加氮化硅层的添加，以提供两种不同氮化硅钝化层的组合。各种可能的实施方式是可能的，下面简要地描述其中的两种。
在图10中示出了第一工艺。在这种工艺中，尽管附加的薄电介质层在栅极区域中最低，也可以不将其沉积为最低层，如图8(b)和8(c)的示例那样。
所述工艺开始于在GaN/AlGaN衬底112上的PECVD氮化物110的沉积，典型地在400℃下进行该沉积。在这种氮化物的可选退火和光刻之后，利用缓冲氧化物刻蚀来执行实际的构图以形成如图10(a)所示的栅极和漏极(以及针对三端器件的源极)开口。
已经证明了不会影响2DEG薄膜电阻的这种湿法刻蚀产生了对于源极/漏极和栅极区域的倾斜接触。代替源极/漏极和栅极的开口，优选地，也可以随后在工艺中对源极/漏极区域开口。然而，倾斜的侧壁对于针对相应的源极/漏极和栅极金属沉积的良好阶梯覆盖是有益的。
图10(a)在GaN衬底的截面图中示出了在PECVD氮化硅沉积以及源极/漏极和栅极区域中的构图之后的晶片。
下一个步骤是LPCVD氮化物114的沉积，典型地在850℃下进行该沉积，再次覆盖了如图10(b)所示的栅脚以及源极/漏极接触。注意，在主流制造工艺中，PECVD之后进行LPCVD不是典型的顺序，因为认为PECVD氮化物是低质量材料，并且在将温度增加到850℃期间可能发生氢的释气。然而，已经论证了这种工艺可以毫无问题的工作。
利用干法刻蚀执行源极/漏极接触区域的构图，去除了PECVD窗口内部的LPCVD氮化物。只有在前一个步骤中将栅极区域开口，刻蚀才可以一次对LPCVD/PECVD叠层进行构图。
图10(b)代替地示出了在源极/漏极区域中存在的LPCVD氮化物侧壁，避免了欧姆叠层的金属与低质量PECVD氮化物(层110)直接接触，已经发现它们在退火步骤期间会相互作用。
需要典型地在约900℃的温度下执行1分钟的这种退火步骤，以确保与GaN的良好欧姆接触。
典型地，从Ti/Al双层开始执行欧姆金属沉积，并且利用干法刻蚀执行构图以形成金属漏极(和源极)接触116。刻蚀工艺如图10(b)所示消耗了欧姆接触区域外部的LPCVD氮化物的一部分，因此也消耗了栅脚中的LPCVD氮化物的一部分。
可选地，在LPCVD氮化物之后立即进行的附加PECVD氮化物沉积用于防止在图10(b)所示的晶片上的LPCVD氮化物消耗的变化。
在沉积栅极金属之前，下一个步骤是PECVD氮化物沉积以覆盖欧姆接触。这种覆盖用于保护。该覆盖区域示为图10(c)中的118。使用对于LPCVD氮化物具有强选择性的缓冲氧化物刻蚀，在光刻掩模步骤之后使用湿法刻蚀执行欧姆接触区域外部的PECVD氮化物的去除。替代地，可以沉积肖特基栅极金属，而不需要用附加的氮化硅层118保护源极/漏极接触。这已经证实是有效的。
在任一种情况下，在栅极金属沉积之前的步骤是通过将PECVD窗口内部的LPCVD氮化物114进行干法刻蚀的栅极区域构图，产生了栅脚中LPCVD氮化物114的所需延伸。
将构图的开口示出为图10(c)中的120。
在栅极金属122的沉积之后，典型地从镍开始，使用光刻(干法或者是湿法)对栅极进行构图。
从这里开始，所述工艺遵循标准的后端金属化，典型地使用作为金属间电介质的PECVD氮化物和厚的铝层。
图10(c)示出了在完成肖特基栅极构图之后的截面。
如上所述，是否将源极/漏极接触区域进行开口不是关键的。在栅极金属沉积之前保护欧姆金属的PECVD氮化物也是可选的。
图11示出了不具有氮化物盖层并且没有去除漏极接触的位置处的PECVD层110的结构。在用于形成图11的器件的工艺中，LPCVD氮化物114只存在于栅极内部，而不存在于源极/漏极接触中。随后，刻蚀漏极和源极接触孔，在一个步骤中局部地去除了层110和114两者。
代替上述工艺，可以首先沉积LPCVD氮化物。这样做的一个原因是这在主流硅制造工厂中更加容易实现。
LPCVD工具典型地用于多种不同的工艺，因此从标准生产的观点来看PECVD氮化物的释气是不想要的。
所述工艺步骤或多或少地复制了先PECVD方法，并且也可以采取集中几种不同的程序。在图12中示出了一种可能的最终结果。
由于光刻覆盖考虑，最重要的差异在于栅脚界线的内部和外部的LPCVD氮化物130的存在。在LPCVD氮化物构图之后对PECVD氮化物132进行构图，因此需要考虑未对准容限。
本领域普通技术人员在实践请求保护的本发明时，根据附图、公开和所附权利要求的学习可以理解和实现所公开实施例的其他变化。在权利要求中，词语“包括”不排除其他元件或步骤，并且不定冠词“一”或“一个”不排除多个。在相互不同的从属权利要求中记载了特定措施这一唯一事实不表示不能有利地使用这些措施的组合。权利要求中的任意参考符号不应该解释为限制其范围。

Claims (6)

1.一种GaN异质结半导体器件，包括：
衬底；
层结构，包括具有第一带隙的第一层和具有第二带隙的第二层，其中第一层位于衬底和第二层之间；以及
肖特基栅电极和第一另外电极，分别与异质结的不同区域导电耦合，所述肖特基栅电极包括中央区域和边缘区域，
其中所述肖特基栅电极包括：
底部，所述底部与第二层上的第一电介质层共面；
中部，所述中部与第二电介质层共面，所述中部叠置于底部上；以及
顶部，所述顶部与第三电介质层共面，所述顶部叠置于所述中部上；并且
其中腔体用作所述第一电介质层的材料。
2.根据权利要求1所述的器件，其中中部从底部伸出的长度至少是第一电介质层的厚度的两倍。
3.根据权利要求1所述的器件，其中第一电介质层的厚度范围是5至50nm。
4.一种制造半导体器件的方法，包括：
提供承载层结构的衬底，所述层结构包括具有第一带隙的第一层和具有第二带隙的第二层，其中所述第一层位于衬底和第二层之间，第一层和第二层之间的界面限定了异质结；
在第二层上形成第一电介质层；
形成肖特基栅电极和第一另外电极，分别与所述异质结的不同区域导电耦合，所述肖特基栅电极包括中心区域和边缘区域，
其中所述肖特基栅电极包括：
底部，所述底部与第二层上的所述第一电介质层共面；
中部，所述中部与第二电介质层共面，所述中部叠置于底部上；以及
顶部，所述顶部与第三电介质层共面，所述顶部叠置于所述中部上，
其中腔体用作所述第一电介质层的材料。
5.根据权利要求4所述的方法，其中中部从底部伸出的长度至少是第一电介质层的厚度的两倍。
6.根据权利要求4所述的方法，其中将第一电介质层形成为厚度范围为5至50nm。
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