KR101982402B1 - 반도체 장치와 그 제조 방법 - Google Patents

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Abstract

종형 드리프트 영역(즉, JFET 영역)을 구비하고 있는 반도체 장치에 있어서, 내압과 온 저항 사이에 존재하는 트레이드 오프 관계를 개선한다.
반도체 장치(1)는, 질화물 반도체층(20)의 표면 상의 일부에 설치되어 있는 헤테로 접합 영역(42)을 구비한다. 헤테로 접합 영역(42)은, 종형 드리프트 영역(21b)이 질화물 반도체층(20)의 표면에 노출되는 범위의 적어도 일부에 접촉되어 있고, 종형 드리프트 영역(21b)보다 넓은 밴드 갭을 갖는다. 헤테로 접합 영역(42)과 종형 드리프트 영역(21b) 사이의 헤테로 접합 계면에 2차원 전자 가스가 형성되고, 온 저항이 낮아진다.

Description

반도체 장치와 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 명세서에서 개시되는 기술은, 반도체 장치와 그 제조 방법에 관한 것이다.
도 9에 나타낸 종래의 반도체 장치(100)는, N형의 질화물 반도체 기판(110), 질화물 반도체 기판(110) 상에 적층된 질화물 반도체층(120), 질화물 반도체 기판(110)의 이면을 피복하는 드레인 전극(132), 질화물 반도체층(120)의 표면을 피복하는 소스 전극(134), 및 질화물 반도체층(120)의 표면 상의 일부에 설치되어 있는 절연 게이트부(136)를 구비한다. 질화물 반도체층(120)은 N형의 드리프트 영역(121), P형의 베이스 영역(122), P형의 채널 영역(123), P형의 콘택트 영역(124) 및 N형의 소스 영역(125)을 갖는다. 드리프트 영역(121)은 횡형 드리프트 영역(121a)과 종형 드리프트 영역(121b)으로 구성되어 있고, 그 종형 드리프트 영역(121b)이 질화물 반도체층(120)의 표면에 노출된다. 본 명세서에서는, 종형 드리프트 영역(121b)의 것을 특히 JFET 영역이라 하는 경우도 있다.
베이스 영역(122)은 횡형 드리프트 영역(121a)과 채널 영역(123) 사이에 배치되어 있고, P형 불순물을 고농도로 포함하고 있으며, 오프일 때에 채널 영역(123)이 펀치스루되는 것을 억제하기 위해 형성되어 있다. 채널 영역(123)은 종형 드리프트 영역(121b)에 인접하는 위치에 배치되어 있고, 질화물 반도체층(120)의 표면에 노출된다. 콘택트 영역(124)은 질화물 반도체층(120)의 표면에 노출되어 있고, 소스 전극(134)에 전기적으로 접속된다. 소스 영역(125)은 채널 영역(123)에 의해 종형 드리프트 영역(121b)으로부터 이격되어 있고, 질화물 반도체층(120)의 표면에 노출되어 있으며, 소스 전극(134)에 전기적으로 접속된다. 절연 게이트부(136)의 게이트 전극(136b)은, 종형 드리프트 영역(121b)과 소스 영역(125)을 이격시키는 부분의 채널 영역(123)에 게이트 절연막(136a)을 개재시켜 대향한다. 절연 게이트부(136)의 게이트 전극(136b)은 층간 절연막(152)에 의해 소스 전극(134)으로부터 절연 분리되어 있다.
이 반도체 장치(100)가 온일 때는, 게이트 전극(136b)의 전위에 의해, 종형 드리프트 영역(121b)과 소스 영역(125)을 이격시키는 부분의 채널 영역(123)에 반전층이 형성되고, 그 반전층을 경유하여 소스 영역(125)으로부터 종형 드리프트 영역(121b)으로 전자가 유입된다. 종형 드리프트 영역(121b)에 유입된 전자는, 종형 드리프트 영역(121b)을 종방향으로 흘러서 드레인 전극(132)으로 향한다. 이에 의해, 드레인 전극(132)과 소스 전극(134)이 도통한다.
반도체 장치(100)가 오프일 때는, 베이스 영역(122) 및 채널 영역(123)으로부터 종형 드리프트 영역(121b) 내로 공핍층이 늘어간다. 반도체 장치(100)가 오프일 때, 종형 드리프트 영역(121b)은, 양측으로부터 늘어가는 공핍층이 연결되어 핀치오프의 상태로 되도록 설계되어 있다. 종형 드리프트 영역(121b)이 핀치오프됨으로써, 절연 게이트부(136)의 게이트 절연막(136a)에 가해지는 전계가 완화되어, 게이트 절연막(136a)의 절연 파괴가 억제되고, 반도체 장치(100)의 내압이 향상된다. 또한, 반도체 장치(100)가 온되면, 종형 드리프트 영역(121b)과 베이스 영역(122)과 채널 영역(123)의 전위가 거의 동등해져, 공핍층이 소실된다. N형의 종형 드리프트 영역(121b)과 P형의 베이스 영역(122)에 의해 JFET 구조가 구성되고, N형의 종형 드리프트 영역(121b)과 P형의 채널 영역(123)에 의해 JFET 구조가 구성되어 있다. 특허문헌 1은, 종형 드리프트 영역(즉, JFET 영역)을 갖는 반도체 장치의 일례를 개시하고 있다.
일본 특허 공개 제2015-041719호 공보
반도체 장치(100)가 오프일 때, 종형 드리프트 영역(121b)이 양호하게 핀치오프되어 게이트 절연막(136a)의 절연 파괴를 억제하기 위해서는, 종형 드리프트 영역(121b)의 불순물 농도를 낮게 설정하는 것이 바람직하다. 그러나, 종형 드리프트 영역(121b)의 불순물 농도가 낮으면, 종형 드리프트 영역(121b)의 전기 저항이 높아지고, 반도체 장치(100)의 온 저항이 증가한다.
이와 같이, 종형 드리프트 영역을 갖는 반도체 장치에는, 내압과 온 저항 사이에 트레이드 오프 관계가 있다. 특히, 질화물 반도체를 사용한 반도체 장치는, 질화물 반도체가 갖는 고절연 파괴 전계라는 특성을 충분히 발휘시키기 위해서, 질화물 반도체층의 두께가 비교적 얇게 설계되고, 게이트 절연막에 고전계가 가해지는 조건 하에서 사용된다. 이 때문에, 질화물 반도체를 사용한 반도체 장치에서는 특히, 상기 트레이드 오프 관계를 개선하는 기술의 개발이 강하게 요망되고 있다.
본 명세서에서 개시되는 반도체 장치는, 질화물 반도체층, 질화물 반도체층의 한쪽 주면 상의 일부에 설치되어 있는 절연 게이트부, 및 질화물 반도체층의 상기 주면 상의 다른 일부에 설치되어 있는 헤테로 접합 영역을 구비한다. 질화물 반도체층은, N형의 종형 드리프트 영역, P형의 채널 영역 및 N형의 소스 영역을 갖는다. 종형 드리프트 영역은, 질화물 반도체층의 상기 주면에 노출된다. 채널 영역은, 종형 드리프트 영역에 인접하고 있으며, 질화물 반도체층의 상기 주면에 노출된다. 소스 영역은, 채널 영역에 의해 종형 드리프트 영역으로부터 이격되어 있고, 질화물 반도체층의 상기 주면에 노출된다. 절연 게이트부는, 종형 드리프트 영역과 소스 영역을 이격시키고 있는 채널 영역에 대향한다. 헤테로 접합 영역은, 종형 드리프트 영역이 질화물 반도체층의 상기 주면에 노출되는 범위의 적어도 일부에 접촉되어 있고, 종형 드리프트 영역의 밴드 갭보다도 넓은 밴드 갭을 갖는 N형 또는 I형의 질화물 반도체이다.
상기 반도체 장치에서는, 종형 드리프트 영역과 헤테로 접합 영역이 헤테로 접합되어 있고, 종형 드리프트 영역의 표면부에 2차원 전자 가스가 생성된다. 2차원 전자 가스에는 고밀도나 전자 캐리어가 존재하므로, 종형 드리프트 영역의 표면부의 전기 저항이 크게 저하된다. 이에 의해, 반도체 장치의 온 저항이 저하된다. 환언하면, 상기 반도체 장치는, 양호하게 핀치오프되기 위해 종형 드리프트 영역의 불순물 농도가 낮게 설정되어 있어도, 낮은 온 저항을 가질 수 있다. 이와 같이, 상기 반도체 장치는, 내압과 온 저항 사이의 트레이드 오프 관계를 개선할 수 있다.
본 명세서에서 개시되는 반도체 장치의 제조 방법은, 헤테로 접합층의 형성 공정, 에칭 공정, 채널 영역 형성 공정, 소스 영역 형성 공정 및 절연 게이트부 형성 공정을 구비한다. 헤테로 접합층의 형성 공정에서는, N형의 질화물 반도체층의 한쪽 주면 상에, 질화물 반도체층의 밴드 갭보다 넓은 밴드 갭을 갖는 N형 또는 I형의 헤테로 접합층을 형성한다. 에칭 공정에서는, 헤테로 접합층의 일부를 에칭하여 질화물 반도체층에 헤테로 접합하는 헤테로 접합 영역을 형성함과 함께, 상기 헤테로 접합 영역에 인접하는 위치에 있어서 상기 질화물 반도체층의 상기 주면을 노출시킨다. 채널 영역 형성 공정에서는, 에칭 공정에서 노출된 상기 주면을 향해 P형의 불순물을 조사하고, 상기 주면에 노출되는 채널 영역을 형성한다. 소스 영역 형성 공정에서는, 채널 영역 내에 있어서 상기 주면에 노출된 상기 질화물 반도체층의 일부를 향해 N형의 불순물을 조사하고, 질화물 반도체층의 상기 주면에 노출되는 소스 영역을 형성한다. 절연 게이트부 형성 공정에서는, 헤테로 접합 영역과 소스 영역을 이격시키고 있는 채널 영역에 대향하는 절연 게이트부를 질화물 반도체층의 상기 주면 상에 형성한다.
상기 반도체 장치의 제조 방법에 의하면, 에칭 공정에서 잔존시킨 헤테로 접합 영역에 인접하는 위치에 채널 영역을 형성함으로써, 잔존시킨 헤테로 접합 영역의 하방에 종형 드리프트 영역을 선택적으로 형성할 수 있다. 바꾸어 말하면, 종형 드리프트 영역의 주면 상에 헤테로 접합 영역을 선택적으로 형성할 수 있다. 이와 같이, 상기 반도체 장치의 제조 방법에 의하면, 종형 드리프트 영역과 헤테로 접합 영역의 위치 정렬을 용이하게 행할 수 있다.
도 1은 반도체 장치의 주요부 단면도를 모식적으로 도시한다.
도 2는 반도체 장치의 일 제조 과정에 있어서의 반도체 장치의 주요부 단면도를 모식적으로 도시한다.
도 3은 반도체 장치의 일 제조 과정에 있어서의 반도체 장치의 주요부 단면도를 모식적으로 도시한다.
도 4는 반도체 장치의 일 제조 과정에 있어서의 반도체 장치의 주요부 단면도를 모식적으로 도시한다.
도 5는 반도체 장치의 일 제조 과정에 있어서의 반도체 장치의 주요부 단면도를 모식적으로 도시한다.
도 6은 반도체 장치의 일 제조 과정에 있어서의 반도체 장치의 주요부 단면도를 모식적으로 도시한다.
도 7은 반도체 장치의 일 제조 과정에 있어서의 반도체 장치의 주요부 단면도를 모식적으로 도시한다.
도 8은 변형예의 반도체 장치의 주요부 단면도를 모식적으로 도시한다.
도 9는 종래의 반도체 장치의 주요부 단면도를 모식적으로 도시한다.
도 1에 도시된 바와 같이, 반도체 장치(1)는 N형의 질화물 반도체 기판(10), 질화물 반도체 기판(10) 상에 적층된 질화물 반도체층(20), 질화물 반도체층(20)의 표면 상의 일부에 적층된 헤테로 접합 영역(42), 질화물 반도체 기판(10)의 이면을 피복하는 드레인 전극(32), 질화물 반도체층(20)의 표면을 피복하는 소스 전극(34), 및 질화물 반도체층(20)의 표면 상의 일부에 설치되어 있는 절연 게이트부(36)를 구비한다. 질화물 반도체층(20)은 N형의 드리프트 영역(21), P형의 베이스 영역(22), P형의 채널 영역(23), P형의 콘택트 영역(24) 및 N형의 소스 영역(25)을 갖는다. 드리프트 영역(21)은 횡형 드리프트 영역(21a)과 종형 드리프트 영역(21b)으로 구성되어 있고, 그 종형 드리프트 영역(21b)이 질화물 반도체층(20)의 표면에 노출된다. 헤테로 접합 영역(42)은 질화물 반도체층(20)의 일부가 아니고, 질화물 반도체층(20)의 상측의 주면 일부에 형성되어 있다.
질화물 반도체 기판(10)은 N형 불순물을 고농도로 포함하는 질화갈륨(GaN)을 재료로 한다. 질화물 반도체 기판(10)의 이면 전체에 드레인 전극(32)이 오믹 접촉되어 있다. 질화물 반도체 기판(10)은, 질화물 반도체층(20)이 에피택셜 성장하기 위한 하지 기판이다.
질화물 반도체층(20)은 질화물 반도체 기판(10) 상에 에피택셜 성장하여 퇴적되어 있다. 질화물 반도체층(20)은, 질화물 반도체 기판(10)보다도 N형 불순물을 저농도로 포함하는 질화갈륨(GaN)을 재료로 한다. 질화물 반도체층(20)에는, 후술하는 복수 종류의 확산 영역이 형성되어 있다.
드리프트 영역(21)은, 질화물 반도체층(20)에 복수 종류의 확산 영역을 형성한 잔부로서 구성되어 있고, 횡형 드리프트 영역(21a) 및 종형 드리프트 영역(21b)을 갖는다. 횡형 드리프트 영역(21a)은 질화물 반도체 기판(10) 상에 배치되어 있다. 종형 드리프트 영역(21b)은, 횡형 드리프트 영역(21a)으로부터 종방향으로 돌출된 볼록 형상의 형태를 갖도록, 횡형 드리프트 영역(21a) 상에 배치되어 있고, 질화물 반도체층(20)의 표면의 일부에 노출된다. 종형 드리프트 영역(21b)은, 질화물 반도체층(20)의 표면에 직교하는 방향(지면 상하 방향)으로부터 보았을 때에, 길이 방향(지면 속 방향)을 따라 직선형으로 연장되어 있다.
베이스 영역(22)은 횡형 드리프트 영역(21a)과 채널 영역(23) 사이에 배치되어 있음과 함께, 종형 드리프트 영역(21b)의 양측에 배치되어 있다. 베이스 영역(22)은 채널 영역(23)보다도 P형 불순물을 고농도로 포함하고 있고, 오프일 때에 채널 영역(23)이 펀치스루되는 것을 억제하기 위해 형성되어 있다. 베이스 영역(22)은, 이온 주입 기술을 이용하여, 질화물 반도체층(20)의 표면을 향해 마그네슘을 조사함으로써 형성되어 있다.
채널 영역(23)은 베이스 영역(22) 상에 배치되어 있고, 종형 드리프트 영역(21b)의 양측에 배치되어 있음과 함께, 질화물 반도체층(20)의 표면에 노출된다. 채널 영역(23)은, 이온 주입 기술을 이용하여, 질화물 반도체층(20)의 표면을 향해 마그네슘을 조사함으로써 형성되어 있다.
콘택트 영역(24)은 채널 영역(23) 상에 배치되어 있고, 질화물 반도체층(20)의 표면에 노출된다. 콘택트 영역(24)은 P형 불순물을 고농도로 포함하고 있고, 소스 전극(34)에 오믹 접촉되어 있다. 콘택트 영역(24)은, 이온 주입 기술을 이용하여, 질화물 반도체층(20)의 표면을 향해 마그네슘을 조사함으로써 형성되어 있다.
소스 영역(25)은 채널 영역(23) 상에 배치되어 있고, 채널 영역(23)에 의해 드리프트 영역(21)으로부터 이격되어 있음과 함께, 질화물 반도체층(20)의 표면에 노출된다. 소스 영역(25)은 N형 불순물을 고농도로 포함하고 있고, 소스 전극(34)에 오믹 접촉되어 있다. 소스 영역(25)은, 이온 주입 기술을 이용하여, 질화물 반도체층(20)의 표면을 향해 실리콘을 조사함으로써 형성되어 있다.
헤테로 접합 영역(42)은 질화물 반도체층(20)의 표면 상의 일부에 설치되어 있다. 정확하게 말하면, 헤테로 접합 영역(42)은, 종형 드리프트 영역(21b)이 질화물 반도체층(20)의 표면에 노출되는 전체 범위에 접촉하도록 설치되어 있다. 헤테로 접합 영역(42)은 N형 또는 I형의 질화알루미늄갈륨(AlGaN)을 재료로 한다. 헤테로 접합 영역(42)이 질화알루미늄(AlGaN)으로 형성되어 있고, 종형 드리프트 영역(21b)이 질화갈륨(GaN)으로 형성되어 있으므로, 헤테로 접합 영역(42)과 종형 드리프트 영역(21b)이 헤테로 접합되어 있다. 이 때문에, 종형 드리프트 영역(21b)의 표면부에는 2차원 전자 가스(2DEG)가 생성된다. 또한, 헤테로 접합 영역(42)의 재료는, ZnAlGaN이어도 된다.
절연 게이트부(36)는 질화물 반도체층(20)의 표면 상의 일부에 설치되어 있고, 산화실리콘의 게이트 절연막(36a) 및 폴리실리콘의 게이트 전극(36b)을 갖는다. 상세하게는, 게이트 절연막(36a)은, 종형 드리프트 영역(21b)과 소스 영역(25)을 이격시키는 부분의 채널 영역(23)의 표면, 헤테로 접합 영역(42)의 측면, 및 헤테로 접합 영역(42)의 표면의 일부를 피복한다. 게이트 전극(36b)은, 종형 드리프트 영역(21b)과 소스 영역(25)을 이격시키는 부분의 채널 영역(23)에 게이트 절연막(36a)을 개재시켜 대향함과 함께, 게이트 절연막(36a)의 개구를 통해 헤테로 접합 영역(42)의 표면에 접촉된다. 또한, 게이트 전극(36b)은, 필요에 따라, 헤테로 접합 영역(42)에 접촉되어 있지 않아도 된다. 게이트 전극(36b)은 층간 절연막(52)에 의해 소스 전극(34)으로부터 절연 분리되어 있다.
이어서, 반도체 장치(1)의 동작을 설명한다. 사용 시에는, 드레인 전극(32)에 정전압이 인가되고, 소스 전극(34)이 접지된다. 게이트 전극(36b)에 게이트 역치보다도 높은 정전압이 인가되면, 종형 드리프트 영역(21b)과 소스 영역(25)을 이격시키는 부분의 채널 영역(23)에 반전층이 형성되고, 반도체 장치(1)가 턴온된다. 이 때, 반전층을 경유하여 소스 영역(25)으로부터 종형 드리프트 영역(21b)에 전자가 유입된다. 종형 드리프트 영역(21b)에 유입된 전자는, 그 종형 드리프트 영역(21b)을 종방향으로 흘러서 드레인 전극(32)으로 향한다. 이에 의해, 드레인 전극(32)과 소스 전극(34)이 도통한다. 반도체 장치(1)가 온일 때, 종형 드리프트 영역(21b)의 표면부에 2차원 전자 가스가 생성된다. 2차원 전자 가스에는 고밀도 전자 캐리어가 존재하므로, 종형 드리프트 영역(21b)의 표면부의 전기 저항이 크게 저하된다. 이에 의해, 반도체 장치(1)의 온 저항이 저하된다.
게이트 전극(36b)이 접지되면, 반전층이 소실되고, 반도체 장치(1)가 턴오프된다. 이 때, 종형 드리프트 영역(21b) 내에 베이스 영역(22) 및 채널 영역(23)으로부터 공핍층이 늘어간다. 종형 드리프트 영역(21b)은, 양측으로부터 늘어나는 공핍층이 연결되어 핀치오프의 상태로 된다. 종형 드리프트 영역(21b)이 핀치오프됨으로써, 절연 게이트부(36)의 게이트 절연막(36a)에 가해지는 전계가 완화되어, 게이트 절연막(36a)의 절연 파괴가 억제되고, 반도체 장치(1)이 높은 내압을 가질 수 있다.
반도체 장치(1)에서는, 종형 드리프트 영역(21b)이 양호하게 핀치오프하기 위해서, 종형 드리프트 영역(21b)의 불순물 농도가 낮다. 이러한 경우, 종형 드리프트 영역(21b)의 불순물 농도에 기초하는 전기 저항이 높아진다. 그러나, 반도체 장치(1)에서는, 상기한 바와 같이, 종형 드리프트 영역(21b)의 표면부에 전자 캐리어의 밀도가 높은 2차원 전자 가스가 생성되어 있고, 이에 의해, 반도체 장치(1)는 낮은 온 저항을 가질 수 있다. 즉, 반도체 장치(1)는 양호하게 핀치오프하기 위해 종형 드리프트 영역(21b)의 불순물 농도가 낮게 설정되어 있어도, 낮은 온 저항을 가질 수 있다. 이 결과, 반도체 장치(1)는 내압과 온 저항 사이의 트레이드 오프 관계를 개선할 수 있다.
추가로, 반도체 장치(1)는, 도 9에 나타내는 종래의 반도체 장치(100)와 대비하면 알 수 있는 바와 같이, 종형 드리프트 영역(21b)의 표면에 게이트 절연막(36a)이 존재하지 않는다. 이 때문에, 이 부분에서의 게이트 절연막(36a)의 절연 파괴라는 문제가 애당초 존재하지 않는다. 이 점에 있어서도, 반도체 장치(1)는 높은 내압을 가질 수 있다.
반도체 장치(1)는, 오프일 때에 부전압이 게이트 전극(36b)에 인가되도록 구동되어도 된다. 이 경우, 반도체 장치(1)가 오프일 때 2차원 전자 가스를 소실시킬 수 있고, 종형 드리프트 영역(21b)을 보다 양호하게 핀치오프시킬 수 있다.
이어서, 반도체 장치(1)의 제조 방법을 설명한다. 먼저, 도 2에 도시된 바와 같이, 에피택셜 성장 기술을 이용하여, 질화물 반도체 기판(10)의 표면에 질화물 반도체층(20)을 퇴적시킨다.
이어서, 도 3에 도시된 바와 같이, 에피택셜 성장 기술을 이용하여, 질화물 반도체층(20)의 표면에 헤테로 접합층(142)을 퇴적시킨다.
이어서, 도 4에 도시된 바와 같이, 헤테로 접합층(142)의 표면 상에 마스크(54)를 패터닝하고, 헤테로 접합층(142)의 일부를 에칭한다. 이에 의해, 질화물 반도체층(20)의 표면 상의 일부에 헤테로 접합 영역(42)이 잔존하고, 그 헤테로 접합 영역(42)의 양측쪽에 위치하는 질화물 반도체층(20)의 표면이 노출된다.
이어서, 도 5에 도시된 바와 같이, 마스크(54)를 잔존시킨 상태에서, 이온 주입 기술을 이용하여, 노출되는 질화물 반도체층(20)의 표면을 향해 마그네슘을 조사한다. 이온 주입 시의 비정(飛程) 거리 및 마그네슘 도입량을 조정함으로써, 베이스 영역(22) 및 채널 영역(23)이 형성된다. 이와 같이, 헤테로 접합층(142)을 에칭하여 질화물 반도체층(20)의 표면을 노출시키는 공정과, 베이스 영역(22) 및 채널 영역(23)을 형성하는 공정에서 사용되는 마스크(54)를 겸용함으로써 잔존시킨 헤테로 접합 영역(42)의 하방에 종형 드리프트 영역(21b)을 선택적으로 형성할 수 있다. 바꾸어 말하면, 종형 드리프트 영역(21b)의 표면 상에 헤테로 접합 영역(42)을 선택적으로 형성할 수 있다. 이와 같이, 마스크(54)를 겸용함으로써 종형 드리프트 영역(21b)과 헤테로 접합 영역(42)의 위치 정렬을 용이하게 행할 수 있다.
이어서, 도 6에 도시된 바와 같이, 이온 주입 기술을 이용하여, 콘택트 영역(24) 및 소스 영역(25)을 형성한다. 예를 들어, 콘택트 영역(24)에 마그네슘을 조사하고, 소스 영역(25)에 실리콘을 조사한다. 이어서, 도 7에 도시한 바와 같이, 질화물 반도체층(20)의 표면의 일부에 절연 게이트부(36)를 형성한다. 마지막으로, 드레인 전극(32) 및 소스 전극(34)을 피막함으로써, 도 1에 나타내는 반도체 장치(1)가 완성된다.
(변형예)
도 8에 나타내는 변형예의 반도체 장치(2)는, 표면 피복 영역(44)을 더 구비하는 것을 특징으로 한다. 표면 피복 영역(44)은 헤테로 접합 영역(42)의 표면에 적층하여 설치되어 있다. 표면 피복 영역(44)은 P형의 질화갈륨(GaN)을 재료로 한다. 게이트 전극(36b)은, 게이트 절연막(36a)의 개구를 통해 표면 피복 영역(44)의 표면에 오믹 접촉 또는 쇼트키 접촉된다.
반도체 장치(2)가 오프일 때, 표면 피복 영역(44)의 전위가 게이트 전극(36b)의 접지 전위와 대략 동일해지고, 표면 피복 영역(44)과 헤테로 접합 영역(42)의 접합면이 역 바이어스되며, 표면 피복 영역(44)으로부터 헤테로 접합 영역(42)을 향해 공핍층이 늘어난다. 이 공핍층에 의해, 종형 드리프트 영역(21b)의 표면부의 2차원 전자 가스가 소실된다. 상기한 반도체 장치(1)에서는, 오프일 때에 2차원 전자 가스를 소실시키기 때문에, 게이트 전극(36b)에 부전압을 인가할 필요가 있었다. 한편, 반도체 장치(2)에서는, 표면 피복 영역(44)이 설치되어 있으므로써, 게이트 전극(36b)을 접지했을 때, 즉, 오프일 때에 2차원 전자 가스를 소실시킬 수 있다. 이 때문에, 반도체 장치(2)를 구동하는 구동 장치가 부전압을 생성할 필요가 없으므로, 간이한 회로 구성의 구동 장치로 반도체 장치(2)를 구동할 수 있다.
이하, 본 명세서에서 개시되는 기술의 특징을 정리한다. 또한, 이하에 기재하는 기술 요소는, 각각 독립된 기술 요소이며, 단독으로 또는 각종 조합에 의해 기술적 유용성을 발휘하는 것이며, 출원 시에 청구항에 기재된 조합에 한정되는 것은 아니다.
본 명세서에서 개시되는 반도체 장치는, 질화물 반도체층, 질화물 반도체층의 한쪽 주면 상의 일부에 설치되어 있는 절연 게이트부, 및 질화물 반도체층의 상기 주면 상의 다른 일부에 설치되어 있는 헤테로 접합 영역을 구비하고 있어도 된다. 질화물 반도체층은, N형의 드리프트 영역, P형의 채널 영역 및 N형의 소스 영역을 갖고 있어도 된다. 드리프트 영역은, 질화물 반도체층의 상기 주면에 노출되는 종형 드리프트 영역을 갖는다. 채널 영역은, 종형 드리프트 영역을 사이에 두고 배치되어 있으며(종형 드리프트 영역의 인접하는 위치에 배치되어 있으며), 질화물 반도체층의 상기 주면에 노출된다. 소스 영역은, 채널 영역에 의해 종형 드리프트 영역으로부터 이격되어 있고, 질화물 반도체층의 상기 주면에 노출된다. 절연 게이트부는, 종형 드리프트 영역과 소스 영역을 이격시키고 있는 채널 영역에 대향한다. 절연 게이트부와 반도체층 사이에는, 다른 층이 개재해도 된다. 헤테로 접합 영역은, 종형 드리프트 영역이 질화물 반도체층의 상기 주면에 노출되는 범위의 적어도 일부에 접촉되어 있으며, 종형 드리프트 영역의 밴드 갭보다도 넓은 밴드 갭을 갖는 N형 또는 I형의 질화물 반도체이다.
상기 반도체 장치에 있어서, 헤테로 접합 영역은, 종형 드리프트 영역이 질화물 반도체층의 상기 주면에 노출되는 전체 범위에 접촉되어도 된다. 이 경우, 종형 드리프트 영역의 표면부의 넓은 범위에 2차원 전자 가스가 생성되므로, 반도체 장치는, 더 낮은 온 저항을 가질 수 있다.
상기 반도체 장치는, 헤테로 접합 영역 상에 설치되어 있는 P형의 질화물 반도체의 표면 피복 영역을 더 구비하고 있어도 된다. 표면 피복 영역은, 절연 게이트부의 게이트 전극에 전기적으로 접속된다. 이 반도체 장치에 의하면, 오프일 때에 종형 드리프트 영역의 표면부의 2차원 전자 가스를 소실시킬 수 있다. 이에 의해, 종형 드리프트 영역이 양호하게 핀치오프될 수 있다.
이상, 본 발명의 구체예를 상세하게 설명했지만, 이들은 예시에 지나지 않고, 특허 청구 범위를 한정하는 것은 아니다. 특허 청구 범위에 기재된 기술에는, 이상에서 예시된 구체예를 다양하게 변형, 변경한 것이 포함된다. 또한, 본 명세서 또는 도면에 설명한 기술 요소는, 단독으로 또는 각종 조합에 의해 기술적 유용성을 발휘하는 것이며, 출원 시에 청구항에 기재된 조합에 한정되는 것은 아니다. 또한, 본 명세서 또는 도면에 예시된 기술은 복수 목적을 동시에 달성할 수 있는 것이며, 그 중 하나의 목적을 달성하는 것 자체로 기술적 유용성을 갖는 것이다.
1: 반도체 장치
10: 질화물 반도체 기판
20: 질화물 반도체층
21: 드리프트 영역
21a: 횡형 드리프트 영역
21b: 종형 드리프트 영역
22: 베이스 영역
23: 채널 영역
24: 콘택트 영역
25: 소스 영역
32: 드레인 전극
34: 소스 전극
36: 절연 게이트부
36a: 게이트 절연막
36b: 게이트 전극
42: 헤테로 접합 영역
52: 층간 절연막

Claims (6)

  1. 질화물 반도체층과,
    상기 질화물 반도체층의 한쪽 주면 상의 일부인 제1 범위에 설치되어 있는 절연 게이트부와,
    상기 질화물 반도체층의 상기 주면 상의 다른 일부이며 상기 제1 범위에 인접하는 제2 범위에 설치되어 있는 헤테로 접합 영역을 구비하고 있고,
    상기 질화물 반도체층은,
    상기 주면에 노출되는 N형의 종형 드리프트 영역과,
    상기 종형 드리프트 영역에 인접하고 있으며, 상기 주면에 노출되는 P형의 채널 영역과,
    상기 채널 영역에 의해 상기 종형 드리프트 영역으로부터 이격되어 있고, 상기 주면에 노출되는 N형의 소스 영역을 갖고 있으며,
    상기 절연 게이트부는, 상기 종형 드리프트 영역과 상기 소스 영역을 이격시키고 있는 상기 채널 영역에 직접 접촉하고 있고,
    상기 헤테로 접합 영역은, 상기 종형 드리프트 영역이 상기 주면에 노출되는 범위의 적어도 일부에 접촉되어 있으며, 상기 절연 게이트부와 상기 채널 영역의 사이에 설치되어 있지 않고, 상기 종형 드리프트 영역의 밴드 갭보다 넓은 밴드 갭을 갖는 N형 또는 I형의 질화물 반도체인, 반도체 장치.
  2. 제1항에 있어서,
    상기 헤테로 접합 영역은, 상기 종형 드리프트 영역이 상기 질화물 반도체층의 상기 주면에 노출되는 전체 범위에 접촉되어 있고,
    상기 반도체 장치가 온일 때에, 상기 채널 영역에 형성되는 반전층과 상기 종형 드리프트 영역에 형성되는 2차원 전자 가스가 전기적으로 접속하도록 구성되어 있는, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 헤테로 접합 영역 상에 설치되어 있는 P형의 질화물 반도체의 표면 피복 영역을 더 구비하고 있고,
    상기 표면 피복 영역은, 상기 절연 게이트부의 게이트 전극에 전기적으로 접속되는, 반도체 장치.
  4. N형의 질화물 반도체층의 한쪽 주면 상에, 상기 질화물 반도체층의 밴드 갭보다 넓은 밴드 갭을 갖는 N형 또는 I형의 질화물 반도체의 헤테로 접합층을 형성하는 공정과,
    상기 헤테로 접합층의 일부를 에칭하여, 상기 질화물 반도체층에 헤테로 접합하는 헤테로 접합 영역을 형성함과 함께, 상기 헤테로 접합 영역에 인접하는 위치에 있어서 상기 질화물 반도체층의 상기 주면을 노출시키는 에칭 공정과,
    상기 에칭 공정에서 노출된 상기 주면을 향해 P형의 불순물을 조사하고, 상기 주면에 노출되는 채널 영역을 형성함과 함께 상기 헤테로 접합 영역의 하방에 종형 드리프트 영역을 형성하는 채널 영역 형성 공정과,
    상기 채널 영역 내에 있어서 상기 주면에 노출되는 상기 질화물 반도체층의 일부를 향해 N형의 불순물을 조사하고, 상기 주면에 노출되는 소스 영역을 형성하는 소스 영역 형성 공정과,
    상기 헤테로 접합 영역과 상기 소스 영역을 이격시키고 있는 상기 채널 영역에 직접 접촉하는 절연 게이트부를 상기 질화물 반도체층의 상기 주면 상에 형성하는 절연 게이트부 형성 공정을 구비하고 있고,
    반도체 장치가 온일 때에, 상기 채널 영역에 형성된 반전층과 상기 종형 드리프트 영역에 형성된 2차원 전자 가스가 전기적으로 접속하도록 구성되어 있는, 반도체 장치의 제조 방법.
  5. 삭제
  6. 제1항에 있어서,
    상기 종형 드리프트 영역의 표면에 상기 절연 게이트부가 존재하지 않는, 반도체 장치.
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