CN104766882B - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN104766882B
CN104766882B CN201410820297.6A CN201410820297A CN104766882B CN 104766882 B CN104766882 B CN 104766882B CN 201410820297 A CN201410820297 A CN 201410820297A CN 104766882 B CN104766882 B CN 104766882B
Authority
CN
China
Prior art keywords
layer
gan layer
opening
semiconductor
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410820297.6A
Other languages
English (en)
Other versions
CN104766882A (zh
Inventor
多木俊裕
朱雷
冈本直哉
美浓浦优
美浓浦优一
尾崎史朗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN104766882A publication Critical patent/CN104766882A/zh
Application granted granted Critical
Publication of CN104766882B publication Critical patent/CN104766882B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66704—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种半导体器件包括：形成在衬底之上并由氮化物半导体形成的第一半导体层；形成在第一半导体层之上并由氮化物半导体形成的第二半导体层；形成在第二半导体层之上并由氮化物半导体形成的第三半导体层；形成在第三半导体层之上的源电极和漏电极；形成在源电极与漏电极之间、在第二半导体层和第三半导体层中的开口；形成在开口的侧表面和底表面上的绝缘层；以及经由绝缘层形成在开口中的栅电极。

Description

半导体器件
技术领域
本文中讨论的实施方案涉及半导体器件。
背景技术
作为氮化物半导体的GaN、AlN和InN、由这些氮化物半导体的混合晶体构成的材料等具有宽的带隙，并由此已用于高输出电子器件、短波长发光器件等。例如，作为氮化物半导体的GaN具有3.4eV的带隙。该带隙大于1.1eV的Si带隙和1.4eV的GaAs带隙。
高输出电子器件的示例包括作为场效应晶体管(FET)的高电子迁移率晶体管(HEMT)。使用氮化物半导体的HEMT可以用于高输出和高效放大器、大功率开关器件等。例如，在其中AlGaN用于电子供给层并且 GaN用于电子渡越层的HEMT中，因AlGaN与GaN之间的晶格常数差引起的畸变而在AlGaN中发生压电极化等，并由此生成高浓度的二维电子气(2DEG)。具有上述结构的HEMT也就是在具有以下结构的HEMT 中通常为常通(normally-on)的：其中电子供给层由AlGaN形成并且形成在形成为电子渡越层的GaN上。然而，在上述高输出电子器件中，从成本和故障安全的角度，存在要求常断(normally-off)的应用。
另一方面，即使在具有除HEMT之外的其他结构的半导体器件中，也可以通过使用氮化物半导体例如GaN来制造高输出电子器件。在这种半导体器件中，还公开了一种具有能够实现常断的结构的半导体器件。
然而，在所公开的使用GaN等的半导体器件中，可以常断，但是耐受电压可能不足，由此在一些情况下半导体器件可能不适合作为高功率开关器件。
下面是参考文件：
[文件1]日本公开特许公报第2002-359256号，
[文件2]日本公开特许公报第2008-205414号，和
[文件3]日本公开特许公报第2013-55148号。
发明内容
根据本发明的一个方面，一种半导体器件包括：形成在衬底之上并由氮化物半导体形成的第一半导体层；形成在第一半导体层之上并由氮化物半导体形成的第二半导体层；形成在第二半导体层之上并由氮化物半导体形成的第三半导体层；形成在第三半导体层之上的源电极和漏电极；形成在源电极与漏电极之间并且在第二半导体层和第三半导体层中的开口；形成在开口的侧表面和底表面上的绝缘层；以及经由绝缘层形成在开口中的栅电极。
附图说明
图1是一种半导体器件的结构图；
图2是第一实施方案中的半导体器件的结构图；
图3是第一半导体器件中的Ids-Vds特性的说明图；
图4A至图4C是制造第一实施方案中的半导体器件的方法的工艺图 (部分1)；
图5A至图5C是制造第一实施方案中的半导体器件的方法的工艺图 (部分2)；
图6是第二实施方案中的半导体器件的结构图；
图7A至图7C是制造第二实施方案中的半导体器件的方法的工艺图 (部分1)；
图8A至图8C是制造第二实施方案中的半导体器件的方法的工艺图 (部分2)；
图9是第三实施方案中的半导体器件的结构图；
图10A至图10C是制造第三实施方案中的半导体器件的方法的工艺图(部分1)；
图11A至图11C是制造第三实施方案中的半导体器件的方法的工艺图(部分2)；
图12是第四实施方案中的半导体器件的结构图；
图13A至图13C是制造第四实施方案中的半导体器件的方法的工艺图(部分1)；
图14A至图14C是制造第四实施方案中的半导体器件的方法的工艺图(部分2)；
图15是第五实施方案中的半导体器件的结构图；
图16A至图16C是制造第五实施方案中的半导体器件的方法的工艺图(部分1)；
图17A至图17C是制造第五实施方案中的半导体器件的方法的工艺图(部分2)；
图18是第六实施方案中的半导体器件的结构图。
图19A至图19C是制造第六实施方案中的半导体器件的方法的工艺图(部分1)；
图20A至图20C是制造第六实施方案中的半导体器件的方法的工艺图(部分2)；
图21是第七实施方案中的半导体器件的结构图；
图22是示出了电极材料的功函数值的图；
图23是示出了第七实施方案中的半导体器件的Ids-Vg关系的说明图；
图24是示出了第七实施方案中的半导体器件的Ids-Vds特性的说明图；
图25A至图25C是制造第七实施方案中的半导体器件的方法的工艺图(部分1)；
图26A至图26C是制造第七实施方案中的半导体器件的方法的工艺图(部分2)；
图27是制造第七实施方案中的半导体器件的方法的工艺图(部分3)；
图28是第八实施方案中的半导体器件的结构图；
图29A至图29C是制造第八实施方案中的半导体器件的方法的工艺图(部分1)；
图30A至图30C是制造第八实施方案中的半导体器件的方法的工艺图(部分2)；
图31是制造第八实施方案中的半导体器件的方法的工艺图(部分3)；
图32是第九实施方案中的半导体器件的结构图；
图33A至图33C是制造第九实施方案中的半导体器件的方法的工艺图(部分1)；
图34A至图34C是制造第九实施方案中的半导体器件的方法的工艺图(部分2)；
图35是制造第九实施方案中的半导体器件的方法的工艺图(部分3)；
图36是第十实施方案中的半导体器件的结构图；
图37A至图37C是制造第十实施方案中的半导体器件的方法的工艺图(部分1)；
图38A至图38C是制造第十实施方案中的半导体器件的方法的工艺图(部分2)；
图39是制造第十实施方案中的半导体器件的方法的工艺图(部分3)；
图40是第十一实施方案中的半导体器件的结构图；
图41A至图41C是制造第十一实施方案中的半导体器件的方法的工艺图(部分1)；
图42A至图42C是制造第十一实施方案中的半导体器件的方法的工艺图(部分2)；
图43是制造第十一实施方案中的半导体器件的方法的工艺图(部分 3)；
图44是第十二实施方案中的半导体器件的结构图；
图45A至图45C是制造第十二实施方案中的半导体器件的方法的工艺图(部分1)；
图46A至图46C是制造第十二实施方案中的半导体器件的方法的工艺图(部分2)；
图47是制造第十二实施方案中的半导体器件的方法的工艺图(部分 3)；
图48是第四实施方案中的另一半导体器件的结构图；
图49是在改变p-GaN层的厚度的情况下的Ids-Vg特性的说明图；
图50是第十三实施方案中的半导体器件的结构图；
图51是第十三实施方案中的半导体器件的Ids-Vg特性的说明图；
图52A至图52C是制造第十三实施方案中的半导体器件的方法的工艺图(部分1)；
图53A至图53C是制造第十三实施方案中的半导体器件的方法的工艺图(部分2)；
图54A至图54C是制造第十三实施方案中的半导体器件的方法的工艺图(部分3)；
图55A至图55C是制造第十三实施方案中的半导体器件的方法的工艺图(部分4)；
图56是制造第十三实施方案中的半导体器件的方法的工艺图(部分 5)；
图57是第十四实施方案中的半导体器件的结构图；
图58A至图58C是制造第十四实施方案中的半导体器件的方法的工艺图(部分1)；
图59A至图59C是制造第十四实施方案中的半导体器件的方法的工艺图(部分2)；
图60A至图60C是制造第十四实施方案中的半导体器件的方法的工艺图(部分3)；
图61A至图61C是制造第十四实施方案中的半导体器件的方法的工艺图(部分4)；
图62是制造第十四实施方案中的半导体器件的方法的工艺图(部分 5)；
图63是第十五实施方案中的半导体器件的结构图；
图64A至图64C是制造第十五实施方案中的半导体器件的方法的工艺图(部分1)；
图65A至图65C是制造第十五实施方案中的半导体器件的方法的工艺图(部分2)；
图66A至图66C是制造第十五实施方案中的半导体器件的方法的工艺图(部分3)；
图67A和图67B是制造第十五实施方案中的半导体器件的方法的工艺图(部分4)；
图68是第十六实施方案中的半导体器件的结构图；
图69A至图69C是制造第十六实施方案中的半导体器件的方法的工艺图(部分1)；
图70A至图70C是制造第十六实施方案中的半导体器件的方法的工艺图(部分2)；
图71A至图71C是制造第十六实施方案中的半导体器件的方法的工艺图(部分3)；以及
图72A和图72B是制造第十六实施方案中的半导体器件的方法的工艺图(部分4)。
具体实施方式
下面将描述示例性实施方案。相同的附图标记将赋予相同的部件等，并且其描述将不重复。
第一实施方案
首先，将参照图1来描述一种由氮化物半导体形成并能够为常断的半导体器件。在该半导体器件中，在由半导体材料等形成的衬底910上形成有n-GaN层921，并且在n-GaN层921上的相对于栅电极941侧的源电极942侧上层叠并形成有p-GaN层922和n-GaN层923。源电极942形成在n-GaN层923上，并且漏电极943形成在n-GaN层921上。
由Al2O3等形成有绝缘层930，并且绝缘层930形成在源电极942与漏电极943之间的，n-GaN层923的前表面和侧表面上、p-GaN层922 的侧表面上以及n-GaN层921的前表面等上。栅电极941以这样的方式形成：栅电极941的底表面经由绝缘层930被定位在n-GaN层921上，并且在源电极942侧上的侧表面的一部分接触形成在n-GaN层923和p-GaN层922的侧表面上的绝缘层930。相应地，作为导电层的n-GaN 层921和n-GaN层923形成在成为阻挡电子的阻挡层的p-GaN层922的上侧和下侧。
在具有上述结构的半导体器件中，通过p-GaN层922、绝缘层930 以及栅电极941在p-GaN层922的侧表面侧上形成有金属氧化物半导体 (MOS)结构。因此，可以实现这样的常断模式：其中可以通过施加到栅电极941的电压来进行导通-断开控制。
在具有上述结构的半导体器件中，p-GaN层922和n-GaN层923经由绝缘层930形成在栅电极941的源电极942侧上的侧表面上。此外，在栅电极941的漏电极943侧上，漏电极943形成在n-GaN层921上以使得电流通过n-GaN层921流到具有低电阻的漏电极943。因此，p-GaN 层922和n-GaN层923不形成在栅电极941的漏电极943侧上。此外，图1中的虚线箭头1A表示当半导体器件被导通时电流流动的路径。
因此，施加到漏电极943的漏极电压被施加到p-GaN层922，由此具有上述结构的半导体器件的耐受电压取决于p-GaN层922的击穿耐受电压。因此，在其中p-GaN层922形成为相对薄以使导通电阻降低的情况下，耐受电压降低。此外，在其中p-GaN层922形成为相对厚以使耐受电压增大的情况下，导通电阻提高。也就是说，在具有图1所示的结构的半导体器件中，耐受电压和导通电阻是折中关系。
半导体器件
接下来，将参照图2来描述根据第一实施方案的半导体器件。在本实施方案中的半导体器件中，在由半导体材料等形成的衬底10上形成有作为氮化物半导体层的i-GaN层21、p-GaN层22以及n-GaN层23。在本实施方案中，i-GaN层21、p-GaN层22以及n-GaN层23可以分别被描述为第一半导体层、第二半导体层以及第三半导体层。
在n-GaN层23上形成有源电极42和漏电极43，并且在形成有栅电极41的区域中，n-GaN层23和p-GaN层22被移除。然而，在栅电极 41形成的区域中，i-GaN层21可以被部分地移除。
在n-GaN层23的前表面和侧表面上、在p-GaN层22的侧表面上以及在i-GaN层21的前表面等上形成有绝缘层30，并且栅电极41形成在 n-GaN层23和p-GaN层22被移除的区域中的绝缘层30上。因此，栅电极41的在源电极42侧上的侧表面和在漏电极43侧上的侧表面形成为接触绝缘层30，以经由绝缘层30成为彼此结合的p-GaN层22和n-GaN层 23的侧表面。
在本实施方案中的半导体器件中，作为第一半导体层的i-GaN层21 不包含杂质或包含很少的杂质。因此，电阻高，并且可以提高耐受电压。然而，当向栅电极41施加电压时，经由绝缘层30在p-GaN层22中形成反向沟道，并且经由绝缘层30在i-GaN层也就是i-GaN层21中形成沟道。因此，电流流过由图2中的虚线箭头2A所指示的电流路径。
在本实施方案中，优选的是，作为第一半导体层的i-GaN层21为非掺杂型。此外，在其中i-GaN层21掺杂有杂质元素的情况下，优选的是杂质的浓度为1×1016cm-3或更小。此外，优选的是，作为第二半导体层的 p-GaN层22的膜厚度为50nm至1000nm，并且p-GaN层22掺杂有浓度为1×1018cm-3或更大的Mg等作为p型元素杂质。此外，优选的是，作为第三半导体层的n-GaN层23掺杂有浓度为1×1018cm-3或更大的Si等作为n型杂质元素。绝缘层30由包括选自铝(Al)、硅(Si)、钽(Ta)、铪(Hf)、钛(Ti)以及锆(Zr)的一种或更多种元素的氧化物、氮化物以及氧氮化物的材料形成。
接下来，将描述本实施方案中的半导体器件的耐受电压。图3示出了具有图1所示结构的半导体器件中的和图2所示的本实施方案的半导体器件中的在夹断条件下的漏极电压(漏极-源极电压)Vds与漏极电流(漏极-源极电流)Ids之间的关系。此外，在图3中，3A表示具有图1所示结构的半导体器件的特性，并且3B表示图2所示的本实施方案的半导体器件的特性。在图3中，如3A所示，在具有图1所示结构的半导体器件中，漏极电压为约100V的情况下，在p-GaN层922中因电场集中而发生击穿。相比之下，如3B所示，在图2所示的本实施方案的半导体器件中，施加有漏极电压时的击穿电压变成约600V。因此，在本实施方案中的半导体器件中，可以提高耐受电压。
制造半导体器件的方法
接下来，将描述制造本实施方案中的半导体器件的方法。
首先，如图4A所示，通过外延生长在衬底10上形成作为第一半导体层的i-GaN层21、作为第二半导体层的p-GaN层22以及作为第三半导体层的n-GaN层23。在本实施方案中，i-GaN层21、p-GaN层22以及n-GaN层23由氮化物半导体形成。此外，i-GaN层21、p-GaN层22以及n-GaN层23通过利用金属有机气相外延(MOVPE)的外延生长形成。
衬底10由硅半导体衬底等构成，并且i-GaN层21的厚度为3μm。 p-GaN层22的厚度为500nm，并且掺杂有浓度为1×1019cm-3的Mg作为 p型杂质元素。n-GaN层23的厚度为500nm并且掺杂有浓度为1×1018cm-3的Si作为n型杂质元素。
接着，虽然未示出，但是可以形成元件隔离区。具体地，向n-GaN 层23上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成元件隔离区的区域中具有开口的抗蚀剂图案(未示出)。接着，执行使用氯基气体的干法蚀刻或离子注入Ar等以形成元件隔离区(未示出)。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图4B所示，移除n-GaN层23、p-GaN层22以及i-GaN 层21的一部分以形成开口50。具体地，向n-GaN层23上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成开口50的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氯基气体的干法蚀刻例如反应离子蚀刻(RIE)来移除n-GaN层23和p-GaN层22以露出i-GaN层21，从而形成开口50。在本实施方案中，当形成开口50时，可以移除i-GaN层21的一部分。
接下来，如图4C所示，在开口50的底表面和侧表面上以及在n-GaN 层23上形成绝缘层30。绝缘层30由膜厚度为2nm至200nm例如20nm 的Al2O3形成。形成绝缘层30的方法的示例包括原子层沉积(ALD)、溅射、等离子体化学气相沉积(CVD)等。在本实施方案中，绝缘层30通过ALD形成。据此，绝缘层30形成在成为开口50的底表面的i-GaN层 21上、形成在p-GaN层22和n-GaN层23的成为开口50的侧表面的侧表面上以及形成在n-GaN层23上。
接下来，如图5A所示，移除其中形成源电极42和漏电极43的区域中的绝缘层30以露出n-GaN层23，从而形成开口30a和30b。具体地，向绝缘层30的前表面施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氟基气体或氯基气体的干法蚀刻或湿法蚀刻来移除其中没有形成抗蚀剂图案的区域中的绝缘层30以露出n-GaN 层23的前表面，从而形成开口30a和30b。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图5B所示，在绝缘层30的开口30a和30b中形成源电极42和漏电极43，通过所述开口30a和30b露出n-GaN层23。具体地，向n-GaN层23和绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为20nm的钛(Ti)和膜厚度为200nm的铝(Al)以形成膜，从而形成金属层叠膜 (Ti/Al)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过剩余的金属层叠膜形成源电极42 和漏电极43。接着，在400℃至1000℃的温度下例如在550℃的温度下在氮气氛中进行热处理以建立欧姆接触。
接下来，如图5C所示，在形成开口50的区域中的绝缘层30上形成栅电极41。具体地，向绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以经由绝缘层30形成具有开口50(也就是在形成栅电极41的区域中的开口)的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为30nm的镍(Ni)和膜厚度为400nm的金(Au)，以形成金属层叠膜(Ni/Au)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过在开口50中剩余的金属层叠膜形成栅电极41。
据此，可以制造本实施方案中的半导体器件。
第二实施方案
半导体器件
接下来，将参照图6来描述第二实施方案中的半导体器件。在本实施方案中的半导体器件中，在由半导体材料等形成的衬底10上形成有作为氮化物半导体层的i-GaN层21、AlGaN层122以及n-GaN层23。在本实施方案中，i-GaN层21、AlGaN层122以及n-GaN层23可以分别被描述为第一半导体层、第二半导体层以及第三半导体层。
在n-GaN层23上形成有源电极42和漏电极43，并且在形成有栅电极41的区域中，n-GaN层23和AlGaN层122被移除。然而，在栅电极 41形成的区域中，i-GaN层21可以被部分地移除。
在n-GaN层23的前表面和侧表面上、在AlGaN层122的侧表面上以及在i-GaN层21的前表面等上形成有绝缘层30，并且栅电极41形成在n-GaN层23和AlGaN层122被移除的区域中的绝缘层30上。因此，栅电极41的在源电极42侧的侧表面和在漏电极43侧的侧表面形成为接触绝缘层30，以经由绝缘层30成为彼此结合的n-GaN层23和AlGaN 层122的侧表面。
在本实施方案中，优选的是，作为第二半导体层的AlGaN层122的膜厚度为50nm至1000nm。此外，作为第二半导体层的AlGaN层122 由带隙宽于作为第一半导体层的i-GaN层21和作为第三半导体层的 n-GaN层23的带隙的材料形成。
制造半导体器件的方法
接下来，将描述制造本实施方案中的半导体器件的方法。
首先，如图7A所示，通过外延生长在衬底10上形成作为第一半导体层的i-GaN层21、作为第二半导体层的AlGaN层122以及作为第三半导体层的n-GaN层23。在本实施方案中，i-GaN层21、AlGaN层122以及n-GaN层23由氮化物半导体形成，并且通过金属有机气相外延 (MOVPE)以外延生长形成。
衬底10由硅半导体衬底等构成，并且i-GaN层21的厚度为3μm，并且AlGaN层122的厚度为30nm。n-GaN层23的厚度为500nm并且掺杂有浓度为1×1018cm-3的Si作为n型杂质元素。
接着，虽然未示出，但是可以形成元件隔离区。具体地，向n-GaN 层23上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成元件隔离区的区域中具有开口的抗蚀剂图案(未示出)。接着，执行使用氯基气体的干法蚀刻或离子注入Ar等以形成元件隔离区(未示出)。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图7B所示，移除n-GaN层23、AlGaN层122以及i-GaN 层21的一部分以形成开口50。具体地，向n-GaN层23上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成开口50的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氯基气体的干法蚀刻例如RIE来移除n-GaN层23和AlGaN层122以露出i-GaN层21，从而形成开口50。在本实施方案中，当形成开口50时，可以移除i-GaN 层21的一部分。
接下来，如图7C所示，在开口50的底表面和侧表面上以及在n-GaN 层23上形成绝缘层30。绝缘层30由膜厚度为2nm至200nm例如20nm 的Al2O3形成。形成绝缘层30的方法的示例包括ALD、溅射、等离子体 CVD等。在本实施方案中，绝缘层30通过ALD形成。据此，绝缘层30 形成在成为开口50的底表面的i-GaN层21上、形成在成为开口50的侧表面的AlGaN层122和n-GaN层23的侧表面上以及形成在n-GaN层23 上。
接下来，如图8A所示，移除其中形成源电极42和漏电极43的区域中的绝缘层30以露出n-GaN层23，从而形成开口30a和30b。具体地，向绝缘层30的前表面施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氟基气体或氯基气体的干法蚀刻或湿法蚀刻来移除其中没有形成抗蚀剂图案的区域中的绝缘层30以露出n-GaN 层23的前表面，从而形成开口30a和30b。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图8B所示，在绝缘层30的露出n-GaN层23的开口30a 和30b中形成源电极42和漏电极43。具体地，向n-GaN层23和绝缘层 30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为20nm的Ti和膜厚度为200nm的 Al以形成膜，从而形成金属层叠膜(Ti/Al)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过剩余的金属层叠膜形成源电极42和漏电极43。接着，在400℃至1000℃的温度下例如在550℃的温度下在氮气氛中进行热处理以建立欧姆接触。
接下来，如图8C所示，在形成开口50的区域中的绝缘层30上形成栅电极41。具体地，向绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以经由绝缘层30形成具有开口50(也就是在形成栅电极41的区域中的开口)的抗蚀剂图案。接着，通过真空沉积等层叠膜厚度为30nm的Ni和膜厚度为400nm的Au，以形成金属层叠膜 (Ni/Au)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过在开口50中剩余的金属层叠膜形成栅电极41。
据此，可以制造本实施方案中的半导体器件。应注意的是，除了上述内容之外的其他内容与第一实施方案中的内容相同。
第三实施方案
半导体器件
接下来，将参照图9来描述第三实施方案中的半导体器件。在本实施方案中的半导体器件中，在由半导体材料等形成的衬底10上形成有作为氮化物半导体层的i-GaN层21、AlGaN层122、i-GaN层225以及n-GaN 层23。在本实施方案中，i-GaN层21、AlGaN层122、i-GaN层225以及n-GaN层23可以分别被描述为第一半导体层、第二半导体层、第五半导体层以及第三半导体层。
在n-GaN层23上形成有源电极42和漏电极43，并且在形成有栅电极41的区域中，n-GaN层23、i-GaN层225和AlGaN层122被移除。然而，在栅电极41形成的区域中，i-GaN层21可以被部分地移除。
在n-GaN层23的前表面和侧表面上、在i-GaN层225的侧表面上、在AlGaN层122的侧表面上以及在i-GaN层21的前表面等上形成有绝缘层30。此外，栅电极41形成在n-GaN层23、i-GaN层225以及AlGaN 层122被移除的区域中的绝缘层30上。因此，栅电极41的在源电极42侧的侧表面和在漏电极43侧的侧表面形成为接触绝缘层30，以经由绝缘层30成为彼此结合的AlGaN层122、i-GaN层225以及n-GaN层23的侧表面。
在本实施方案中，作为第五半导体层的i-GaN层225由带隙窄于作为第二半导体层的AlGaN层122的带隙的材料形成。
制造半导体器件的方法
接下来，将描述制造本实施方案中的半导体器件的方法。
首先，如图10A所示，通过外延生长在衬底10上形成作为第一半导体层的i-GaN层21、作为第二半导体层的AlGaN层122、作为第五半导体层的i-GaN层225以及作为第三半导体层的n-GaN层23。在本实施方案中，i-GaN层21、AlGaN层122、i-GaN层225以及n-GaN层23由氮化物半导体形成，并且通过金属有机气相外延(MOVPE)以外延生长形成。
衬底10由硅半导体衬底等构成，并且i-GaN层21的厚度为3μm， AlGaN层122的厚度为30nm，并且i-GaN层225的厚度为50nm。n-GaN 层23的厚度为500nm并且掺杂有浓度为1×1018cm-3的Si作为n型杂质元素。
接着，虽然未示出，但是可以形成元件隔离区。具体地，向n-GaN 层23上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成元件隔离区的区域中具有开口的抗蚀剂图案(未示出)。接着，执行使用氯基气体的干法蚀刻或离子注入Ar等以形成元件隔离区(未示出)。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图10B所示，移除n-GaN层23、i-GaN层225、AlGaN 层122以及i-GaN层21的一部分以形成开口50。具体地，向n-GaN层 23上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成开口50的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氯基气体的干法蚀刻例如RIE来移除n-GaN层23、i-GaN层225以及 AlGaN层122以露出i-GaN层21，从而形成开口50。在本实施方案中，当形成开口50时，可以移除i-GaN层21的一部分。
接下来，如图10C所示，在开口50的底表面和侧表面上以及在n-GaN 层23上形成绝缘层30。绝缘层30由膜厚度为2nm至200nm例如20nm 的Al2O3形成。形成绝缘层30的方法的示例包括ALD、溅射、等离子体 CVD等。在本实施方案中，绝缘层30通过ALD形成。据此，绝缘层30 形成在成为开口50的底表面的i-GaN层21上、形成在AlGaN层122、 i-GaN层225以及n-GaN层23的成为开口50的侧表面的侧表面上以及形成在n-GaN层23上。
接下来，如图11A所示，移除其中形成源电极42和漏电极43的区域中的绝缘层30以露出n-GaN层23，从而形成开口30a和30b。具体地，向绝缘层30的前表面施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氟基气体或氯基气体的干法蚀刻或湿法蚀刻来移除其中没有形成抗蚀剂图案中的区域中的绝缘层30以露出 n-GaN层23的前表面，从而形成开口30a和30b。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图11B所示，在绝缘层30的露出n-GaN层23的开口30a 和30b中形成源电极42和漏电极43。具体地，向n-GaN层23和绝缘层 30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为20nm的Ti和膜厚度为200nm的 Al以形成膜，从而形成金属层叠膜(Ti/Al)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过剩余的金属层叠膜形成源电极42和漏电极43。接着，在400℃至1000℃的温度下例如在550℃的温度下在氮气氛中进行热处理以建立欧姆接触。
接下来，如图11C所示，在形成开口50的区域中的绝缘层30上形成栅电极41。具体地，向绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以经由绝缘层30形成具有开口50(也就是在形成栅电极41的区域中的开口)的抗蚀剂图案。接着，通过真空沉积等层叠膜厚度为30nm的Ni和膜厚度为400nm的Au，以形成金属层叠膜 (Ni/Au)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过在开口50中剩余的金属层叠膜形成栅电极41。
据此，可以制造本实施方案中的半导体器件。应注意的是，除了上述内容之外的其他内容与第二实施方案的内容相同。
第四实施方案
半导体器件
接下来将参照图12来描述第四实施方案中的半导体器件。在本实施方案中的半导体器件中，在由半导体材料等形成的衬底10上形成有作为氮化物半导体层的i-GaN层21、p-GaN层22、i-GaN层323以及AlGaN 层324。在本实施方案中，i-GaN层21、p-GaN层22、i-GaN层323以及 AlGaN层324可以分别被描述为第一半导体层、第二半导体层、第三半导体层以及第四半导体层。
在AlGaN层324上形成有源电极42和漏电极43，并且在形成有栅电极41的区域中，AlGaN层324、i-GaN层323以及p-GaN层22被移除。然而，在栅电极41形成的区域中，i-GaN层21可以被部分地移除。
在AlGaN层324的前表面和侧表面上、在i-GaN层323的侧表面上、在p-GaN层22的侧表面上以及在i-GaN层21的前表面等上形成有绝缘层30。此外，栅电极41形成在AlGaN层324、i-GaN层323以及p-GaN 层22被移除的区域中的绝缘层30上。因此，栅电极41的在源电极42侧的侧表面和在漏电极43侧的侧表面形成为接触绝缘层30，以经由绝缘层 30成为彼此结合的p-GaN层22、i-GaN层323以及AlGaN层324的侧表面。
在本实施方案中，作为第四半导体层的AlGaN层324由带隙宽于作为第三半导体层的i-GaN层323的带隙的材料形成。此外，作为第四半导体层的AlGaN层324由带隙宽于作为第二半导体层的p-GaN层22和作为第一半导体层的i-GaN层21的带隙的材料形成。
如上所述，在本实施方案中，第三半导体层由i-GaN层323构成，并且第四半导体层由AlGaN层324构成。因此，在第三半导体层中，在第三半导体层与第四半导体层之间的界面附近生成2DEG(未示出)，由此可以降低该区域的电阻，并由此可以降低导通电阻。
制造半导体器件的方法
接下来，将描述制造本实施方案中的半导体器件的方法。
首先，如图13A所示，通过外延生长在衬底10上形成作为第一半导体层的i-GaN层21、作为第二半导体层的p-GaN层22、作为第三半导体层的i-GaN层323以及作为第四半导体层的AlGaN层324。在本实施方案中，i-GaN层21、p-GaN层22、i-GaN层323以及AlGaN层324由氮化物半导体形成，并且通过金属有机气相外延(MOVPE)以外延生长形成。
衬底10由硅半导体衬底等构成，并且i-GaN层21的厚度为3μm。 p-GaN层22的厚度为500nm并且掺杂有浓度为1×1019cm-3的Mg作为p 型杂质元素。i-GaN层323的厚度为300nm，并且AlGaN层324的厚度为30nm。
接着，虽然未示出，但是可以形成元件隔离区。具体地，向AlGaN 层324上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成元件隔离区的区域中具有开口的抗蚀剂图案(未示出)。接着，执行使用氯基气体的干法蚀刻或离子注入Ar等以形成元件隔离区(未示出)。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图13B所示，移除AlGaN层324、i-GaN层323、p-GaN 层22以及i-GaN层21的一部分以形成开口50。具体地，向AlGaN层324 上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成开口50的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氯基气体的干法蚀刻例如RIE来移除AlGaN层324、i-GaN层323以及 p-GaN层22以露出i-GaN层21，从而形成开口50。在本实施方案中，当形成开口50时，可以移除i-GaN层21的一部分。
接下来，如图13C所示，在开口50的底表面和侧表面上以及在AlGaN 层324上形成绝缘层30。绝缘层30由膜厚度为2nm至200nm例如20nm 的Al2O3形成。形成绝缘层30的方法的示例包括ALD、溅射、等离子体 CVD等。在本实施方案中，绝缘层30通过ALD形成。据此，绝缘层30 形成在成为开口50的底表面的i-GaN层21上、形成在p-GaN层22、i-GaN 层323以及AlGaN层324的成为开口50的侧表面的侧表面上以及形成在 AlGaN层324上。
接下来，如图14A所示，移除其中形成源电极42和漏电极43的区域中的绝缘层30以露出AlGaN层324，从而形成开口30a和30b。具体地，向绝缘层30的前表面施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氟基气体或氯基气体的干法蚀刻或湿法蚀刻来移除其中没有形成抗蚀剂图案的区域中的绝缘层30以露出 AlGaN层324的前表面，从而形成开口30a和30b。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图14B所示，在绝缘层30的露出AlGaN层324的开口 30a和30b中形成源电极42和漏电极43。具体地，向AlGaN层324和绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为20nm的Ti和膜厚度为200nm 的Al以形成膜，从而形成金属层叠膜(Ti/Al)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过剩余的金属层叠膜形成源电极42和漏电极43。接着，在400℃至 1000℃的温度下例如在550℃的温度下在氮气氛中进行热处理以建立欧姆接触。
接下来，如图14C所示，在形成开口50的区域中的绝缘层30上形成栅电极41。具体地，向绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以经由绝缘层30形成具有开口50(也就是在形成栅电极41的区域中的开口)的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为30nm的Ni和膜厚度为400nm的Au，以形成金属层叠膜(Ni/Au)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过在开口50中剩余的金属层叠膜形成栅电极41。
据此，可以制造本实施方案中的半导体器件。
应注意的是，除了上述内容之外的其他内容与第一实施方案的内容相同。
第五实施方案
半导体器件
接下来，将参照图15来描述第五实施方案中的半导体器件。在本实施方案中的半导体器件中，在由半导体材料等形成的衬底10上形成有作为氮化物半导体层的i-GaN层21、AlGaN层122、i-GaN层323以及AlGaN 层324。在本实施方案中，i-GaN层21、AlGaN层122、i-GaN层323以及AlGaN层324可以分别被描述为第一半导体层、第二半导体层、第三半导体层以及第四半导体层。
在AlGaN层324上形成有源电极42和漏电极43，并且在形成有栅电极41的区域中，AlGaN层324、i-GaN层323以及AlGaN层122被移除。然而，在栅电极41形成的区域中，i-GaN层21可以被部分地移除。
在AlGaN层324的前表面和侧表面上、在i-GaN层323的侧表面上、在AlGaN层122的侧表面上以及在i-GaN层21的前表面等上形成有绝缘层30。此外，栅电极41形成在AlGaN层324、i-GaN层323以及AlGaN 层122被移除的区域中的绝缘层30上。因此，栅电极41的在源电极42 侧的侧表面和在漏电极43侧的侧表面形成为接触绝缘层30，以经由绝缘层30成为彼此结合的AlGaN层122、i-GaN层323以及AlGaN层324 的侧表面。
在本实施方案中，作为第四半导体层的AlGaN层324由带隙宽于作为第三半导体层的i-GaN层323的带隙的材料形成。此外，作为第四半导体层的AlGaN层324由带隙宽于作为第一半导体层的i-GaN层21的带隙的材料形成。此外，作为第二半导体层的AlGaN层122由带隙宽于作为第三半导体层的i-GaN层323和作为第一半导体层的i-GaN层21的带隙的材料形成。
如上所述，在本实施方案中，第三半导体层由i-GaN层323构成，并且第四半导体层由AlGaN层324构成。因此，在第三半导体层中，在第三半导体层与第四半导体层之间的界面附近生成2DEG(未示出)，由此可以降低该区域的电阻，并由此可以降低导通电阻。
制造半导体器件的方法
接下来，将描述制造本实施方案中的半导体器件的方法。
首先，如图16A所示，通过外延生长在衬底10上形成作为第一半导体层的i-GaN层21、作为第二半导体层的AlGaN层122、作为第三半导体层的i-GaN层323以及作为第四半导体层的AlGaN层324。在本实施方案中，i-GaN层21、AlGaN层122、i-GaN层323以及AlGaN层324由氮化物半导体形成，并且通过金属有机气相外延(MOVPE)以通过外延生长形成。
衬底10由硅半导体衬底等构成，i-GaN层21的厚度为3μm，AlGaN 层122的厚度为30nm，i-GaN层323的厚度为300nm，并且AlGaN层 324的厚度为30nm。
接着，虽然未示出，但是可以形成元件隔离区。具体地，向AlGaN 层324上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成元件隔离区的区域中具有开口的抗蚀剂图案(未示出)。接着，执行使用氯基气体的干法蚀刻或离子注入Ar等以形成元件隔离区(未示出)。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图16B所示，移除AlGaN层324、i-GaN层323、AlGaN 层122以及i-GaN层21的一部分以形成开口50。具体地，向AlGaN层 324上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成开口50的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氯基气体的干法蚀刻例如RIE来移除AlGaN层324、i-GaN层323以及AlGaN层122以露出i-GaN层21，从而形成开口50。在本实施方案中，当形成开口50时，可以移除i-GaN层21的一部分。
接下来，如图16C所示，在开口50的底表面和侧表面上以及在AlGaN 层324上形成绝缘层30。绝缘层30由膜厚度为2nm至200nm例如20nm 的Al2O3形成。形成绝缘层30的方法的示例包括ALD、溅射、等离子体 CVD等。在本实施方案中，绝缘层30通过ALD形成。据此，绝缘层30 形成在成为开口50的底表面的i-GaN层21上、形成在AlGaN层122、 i-GaN层323以及AlGaN层324的成为开口50的侧表面的侧表面上以及形成在AlGaN层324上。
接下来，如图17A所示，移除其中形成源电极42和漏电极43的区域中的绝缘层30以露出AlGaN层324，从而形成开口30a和30b。具体地，向绝缘层30的前表面施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氟基气体或氯基气体的干法蚀刻或湿法蚀刻来移除其中没有形成抗蚀剂图案的区域中的绝缘层30以露出 AlGaN层324的前表面，从而形成开口30a和30b。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图17B所示，在绝缘层30的露出AlGaN层324的开口 30a和30b中形成源电极42和漏电极43。具体地，向AlGaN层324和绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为20nm的Ti和膜厚度为200nm 的Al以形成膜，从而形成金属层叠膜(Ti/Al)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过剩余的金属层叠膜形成源电极42和漏电极43。接着，在400℃至 1000℃的温度下例如在550℃的温度下在氮气氛中进行热处理以建立欧姆接触。
接下来，如图17C所示，在形成开口50的区域中的绝缘层30上形成栅电极41。具体地，向绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以经由绝缘层30形成具有开口50(也就是在形成栅电极41的区域中的开口)的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为30nm的Ni和膜厚度为400nm的Au，以形成金属层叠膜(Ni/Au)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过在开口50中剩余的金属层叠膜形成栅电极41。
据此，可以制造本实施方案中的半导体器件。
应注意的是，除了上述内容之外的其他内容与第二实施方案的内容相同。
第六实施方案
半导体器件
接下来，将参照图18来描述第六实施方案中的半导体器件。在本实施方案中的半导体器件中，在由半导体材料等形成的衬底10上形成有作为氮化物半导体层的n-GaN层421、p-GaN层22以及n-GaN层23。在本实施方案中，n-GaN层421、p-GaN层22以及n-GaN层23可以分别被描述为第一半导体层、第二半导体层以及第三半导体层。
在n-GaN层23上形成有源电极42和漏电极43，并且在形成有栅电极41的区域中，n-GaN层23和p-GaN层22被移除。然而，在栅电极 41形成的区域中，n-GaN层421可以被部分地移除。
在n-GaN层23的前表面和侧表面上、在p-GaN层22的侧表面上以及在n-GaN层421的前表面等上形成有绝缘层30，并且栅电极41形成在n-GaN层23和p-GaN层22被移除的区域中的绝缘层30上。因此，栅电极41的在源电极42侧的侧表面和在漏电极43侧的侧表面形成为接触绝缘层30，以经由绝缘层30成为彼此结合的p-GaN层22和n-GaN层 23的侧表面。
在本实施方案中，优选的是，作为第一半导体层的n-GaN层421掺杂有浓度为1×1018cm-3或更高的Si等作为n型杂质元素。
制造半导体器件的方法
接下来，将描述制造本实施方案中的半导体器件的方法。
首先，如图19A所示，通过外延生长在衬底10上形成作为第一半导体层的n-GaN层421、作为第二半导体层的p-GaN层22以及作为第三半导体层的n-GaN层23。在本实施方案中，n-GaN层421、p-GaN层22 以及n-GaN层23由氮化物半导体形成，并且通过金属有机气相外延 (MOVPE)通过外延生长形成。
衬底10由硅半导体衬底等构成。n-GaN层421的厚度为3μm并且掺杂有浓度为1×1017cm-3的Si作为n型杂质元素。p-GaN层22的厚度为 500nm并且掺杂有浓度为1×1019cm-3的Mg作为p型杂质元素。n-GaN 层23的厚度为500nm并且掺杂有浓度为1×1018cm-3的Si作为n型杂质元素。
接着，虽然未示出，但是可以形成元件隔离区。具体地，向n-GaN 层23上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成元件隔离区的区域中具有开口的抗蚀剂图案(未示出)。接着，执行使用氯基气体的干法蚀刻或离子注入Ar等以形成元件隔离区(未示出)。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图19B所示，移除n-GaN层23、p-GaN层22以及n-GaN 层421的一部分以形成开口50。具体地，向n-GaN层23上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成开口50的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氯基气体的干法蚀刻例如RIE来移除n-GaN层23和p-GaN层22以露出n-GaN层421，从而形成开口50。在本实施方案中，当形成开口50时，可以移除n-GaN 层421的一部分。
接下来，如图19C所示，在开口50的底表面和侧表面上以及在n-GaN 层23上形成绝缘层30。绝缘层30由膜厚度为2nm至200nm例如20nm 的Al2O3形成。形成绝缘层30的方法的示例包括ALD、溅射、等离子体 CVD等。在本实施方案中，绝缘层30通过ALD形成。据此，绝缘层30 形成在成为开口50的底表面的n-GaN层421上、形成在p-GaN层22和 n-GaN层23的成为开口50的侧表面的侧表面上以及形成在n-GaN层23 上。
接下来，如图20A所示，移除其中形成源电极42和漏电极43的区域中的绝缘层30以露出n-GaN层23，从而形成开口30a和30b。具体地，向绝缘层30的前表面施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氟基气体或氯基气体的干法蚀刻或湿法蚀刻来移除其中没有形成抗蚀剂图案的区域中的绝缘层30以露出n-GaN 层23的前表面，从而形成开口30a和30b。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图20B所示，在绝缘层30的露出n-GaN层23的开口30a 和30b中形成源电极42和漏电极43。具体地，向n-GaN层23和绝缘层 30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为20nm的Ti和膜厚度为200nm的 Al以形成膜，从而形成金属层叠膜(Ti/Al)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过剩余的金属层叠膜形成源电极42和漏电极43。接着，在400℃至1000℃的温度下例如在550℃的温度下在氮气氛中进行热处理以建立欧姆接触。
接下来，如图20C所示，在形成开口50的区域中的绝缘层30上形成栅电极41。具体地，向绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以经由绝缘层30形成具有开口50(也就是在形成栅电极41的区域中的开口)的抗蚀剂图案。接着，通过真空沉积等层叠膜厚度为30nm的Ni和膜厚度为400nm的Au，以形成金属层叠膜 (Ni/Au)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过在开口50中剩余的金属层叠膜形成栅电极41。
据此，可以制造本实施方案中的半导体器件。
应注意的是，除了上述内容之外的其他内容与第一实施方案中的内容相同。
第七实施方案
在图2所示的第一实施方案中的半导体器件中，栅电极41形成为接触形成在p-GaN层22的和n-GaN层23的在源电极42侧和漏电极侧43 二者的侧表面上的绝缘层30。因此，通过向栅电极41施加电压来进行的导通-断开控制在源电极42侧和漏电极43侧二者进行。然而，在漏电极 43侧，p-GaN层22和n-GaN层23受施加到漏电极43的漏极电压影响。因此，不太可能根据条件(例如施加的偏压)导通，由此存在导通电阻高和导通电流低的倾向。因此，优选的是，导通-断开控制在源电极42侧的 p-GaN层22和n-GaN层23中进行。这对第二实施方案至第六实施方案中的半导体器件同样适用。
半导体器件
接下来，将基于图21来描述第七实施方案中的半导体器件。在本实施方案中的半导体器件中，在由半导体材料等形成的衬底10上形成有作为氮化物半导体层的i-GaN层21、p-GaN层22以及n-GaN层23。在本实施方案中，i-GaN层21、p-GaN层22以及n-GaN层23可以分别被描述为第一半导体层、第二半导体层以及第三半导体层。
在n-GaN层23上形成有源电极42和漏电极43，并且在形成有栅电极540的区域中，n-GaN层23和p-GaN层22被移除。然而，在栅电极540形成的区域中，i-GaN层21可以被部分地移除。
在n-GaN层23的前表面和侧表面上、在p-GaN层22的侧表面上以及在i-GaN层21的前表面等上形成有绝缘层30，并且栅电极540形成在 n-GaN层23和p-GaN层22被移除的区域中的绝缘层30上。在本实施方案中，栅电极540由源电极42侧的第一栅电极部541和漏电极43侧的第二栅电极部542构成，并且第一栅电极部541和第二栅电极部542由彼此不同的材料形成。因此，栅电极540的在源电极42侧的侧表面形成为接触绝缘层30，以经由绝缘层30成为p-GaN层22和n-GaN层23在源电极42侧的侧表面。此外，栅电极540的漏电极43侧的侧表面形成为接触绝缘层30，以经由绝缘层30成为p-GaN层22和n-GaN层23在漏电极 43侧的侧表面。
然而，在本实施方案的半导体中，作为第一半导体层的i-GaN层21 不包含杂质或几乎不包含杂质。因此，电阻高，并且可以提高耐受电压。此外，当栅电极540被施加电压时，经由绝缘层30在p-GaN层22中形成反向沟道，并且经由绝缘层30在i-GaN层也就是i-GaN层21中形成沟道。因此，电流流过图21中的虚线箭头21A所指示的电流路径。
在本实施方案中，优选的是，用于形成第一栅电极部541的材料的功函数高于用于形成第二栅电极部542的材料的功函数。此外，优选的是，第一栅电极部541由功函数为4.5eV或更大并且更优选为5.0eV或更大的材料形成。此外，优选的是，第二栅电极部542由功函数小于4.5eV 的材料形成。
因此，参照图22，优选的是，第一栅电极部541由包含功函数为4.5 eV或更大的Pt、Ni、Au、Pd以及Cu中的任意元素的材料形成。此外，更优选的是，第一栅电极部541由包含功函数为5.0eV或更大的Pt、Ni 以及Au中的任意元素的材料形成。此外，优选的是，第二栅电极部542 由包含功函数小于4.5eV的Mo、Al、Ta以及Ti中的任意元素的材料形成。
在本实施方案中，相比于第二栅电极部542，第一栅电极部541由功函数更高的材料形成，由此可以使第一栅电极部541侧的栅极阈值电压高于第二栅电极部542侧。图23示出了第一栅电极部541侧和第二栅电极部542侧的栅极电压Vg与漏极电流Ids之间的关系。在图23中，23A表示由具有高的功函数的材料形成的第一栅电极部541侧的特性，并且23B表示由具有低的功函数的材料形成的第二栅电极部542侧的特性。在图 23中，由23A所示的第一栅电极部541侧的栅极阈值电压被设置成高于由23B所示的第二栅电极部542侧的栅极阈值电压。因此，当第一栅电极部541侧从关断状态被导通时，第二栅电极部542侧已进入导通状态，由此可以使第二栅电极部542侧的导通电阻降低，并且可以使大量导通电流能够流动。
接下来，将描述流过本实施方案中的半导体器件的导通电流。图24 示出了在图2所示的半导体器件中和在图21所示的本实施方案的半导体器件中的栅极与源极之间施加有10V的栅极电压Vgs的情况下漏极电压与漏极电流之间的关系。在图24中，24A表示图2所示的半导体器件的特性，并且24B表示图21所示的本实施方案中的半导体器件的特性。如图24所示，在相同的漏极电压中，24B可以使为24A的2.5倍或更大倍的漏极电流流动。也就是说，在相同的漏极电压中，流过如24B所示的本实施方案中的半导体器件的漏极电流变成流过如24A所示的图2所示的半导体器件的漏极电流的2.5倍或更大倍。因此，在本实施方案中的半导体器件中，可以使导通电流增大，并由此可以使导通电阻减小。
制造半导体器件的方法
接下来，将描述制造本实施方案中的半导体器件的方法。
首先，如图25A所示，通过外延生长在衬底10上形成作为第一半导体层的i-GaN层21、作为第二半导体层的p-GaN层22以及作为第三半导体层的n-GaN层23。在本实施方案中，i-GaN层21、p-GaN层22以及n-GaN层23由氮化物半导体形成，并且通过金属有机气相外延(MOVPE)通过外延生长形成。
衬底10由硅半导体衬底等构成，并且i-GaN层21的厚度为3μm。 p-GaN层22的厚度为500nm，并且掺杂有浓度为1×1019cm-3的Mg作为 p型杂质元素。n-GaN层23的厚度为500nm并且掺杂有浓度为1×1018cm-3的Si作为n型杂质元素。
接着，虽然未示出，但是可以形成元件隔离区。具体地，向n-GaN 层23上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成元件隔离区的区域中具有开口的抗蚀剂图案(未示出)。接着，执行使用氯基气体的干法蚀刻或离子注入Ar等以形成元件隔离区(未示出)。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图25B所示，移除n-GaN层23、p-GaN层22以及i-GaN 层21的一部分以形成开口50。具体地，向n-GaN层23上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成开口50的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氯基气体的干法蚀刻例如RIE来移除n-GaN层23和p-GaN层22以露出i-GaN层21，从而形成开口50。在本实施方案中，当形成开口50时，可以移除i-GaN 层21的一部分。
接下来，如图25C所示，在开口50的底表面和侧表面上以及在n-GaN 层23上形成绝缘层30。绝缘层30由膜厚度为2nm至200nm例如20nm 的Al2O3形成。形成绝缘层30的方法的示例包括ALD、溅射、等离子体 CVD等，然而在本实施方案中，绝缘层30通过ALD形成。据此，绝缘层30形成在成为开口50的底表面的i-GaN层21上、形成在p-GaN层 22和n-GaN层23的成为开口50的侧表面的侧表面上以及形成在n-GaN 层23上。
接下来，如图26A所示，移除其中形成源电极42和漏电极43的区域中的绝缘层30以露出n-GaN层23，从而形成开口30a和30b。具体地，向绝缘层30的前表面施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氟基气体或氯基气体的干法蚀刻或湿法蚀刻来移除其中没有形成抗蚀剂图案的区域中的绝缘层30以露出n-GaN 层23的前表面，从而形成开口30a和30b。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图26B所示，在绝缘层30的露出n-GaN层23的开口30a 和30b中形成源电极42和漏电极43。具体地，向n-GaN层23和绝缘层 30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为20nm的Ti和膜厚度为200nm的 Al以形成膜，从而形成金属层叠膜(Ti/Al)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过剩余的金属层叠膜形成源电极42和漏电极43。接着，在400℃至1000℃的温度下例如在550℃的温度下在氮气氛中进行热处理以建立欧姆接触。
接下来，如图26C所示，在形成开口50的区域中的绝缘层30上的源电极42侧形成第一栅电极部541。具体地，向绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成第一栅电极部541的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为30nm的Ni和膜厚度为400nm的Au，以形成金属层叠膜(Ni/Au)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过剩余的金属层叠膜形成第一栅电极部541。
接下来，如图27所示，在形成开口50的区域中的绝缘层30上的漏电极43侧形成第二栅电极部542。具体地，向第一栅电极部541和绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成第二栅电极部542的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为20nm的Ti和膜厚度为200nm的 Al以形成金属层叠膜(Ti/Al)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过剩余的金属层叠膜形成第二栅电极部542。
据此，开口50中的栅电极540由形成在源电极42侧的第一栅电极部 541和形成在漏电极43侧的第二栅电极部542构成。根据上述工艺，可以制造本实施方案中的半导体器件。
应注意的是，除上述内容之外的其他内容与第一实施方案中的内容相同。
第八实施方案
半导体器件
接下来，将参照图28来描述第八实施方案中的半导体器件。在本实施方案中的半导体器件中，在由半导体材料等形成的衬底10上形成有作为氮化物半导体层的i-GaN层21、AlGaN层122以及n-GaN层23。在本实施方案中，i-GaN层21、AlGaN层122以及n-GaN层23可以分别被描述为第一半导体层、第二半导体层以及第三半导体层。
在n-GaN层23上形成有源电极42和漏电极43，并且在形成有栅电极540的区域中，n-GaN层23和AlGaN层122被移除。然而，在栅电极 540形成的区域中，i-GaN层21可以被部分地移除。
在n-GaN层23的前表面和侧表面上、在AlGaN层122的侧表面上以及在i-GaN层21的前表面等上形成有绝缘层30，并且栅电极540形成在n-GaN层23和AlGaN层122被移除的区域中的绝缘层30上。在本实施方案中，栅电极540由源电极42侧的第一栅电极部541和漏电极43侧的第二栅电极部542构成，并且第一栅电极部541和第二栅电极部542由彼此不同的材料形成。因此，栅电极540的在源电极42侧的侧表面形成为接触绝缘层30，以经由绝缘层30成为AlGaN层122和n-GaN层23 在源电极42侧的侧表面。此外，栅电极540的在漏电极43侧的侧表面形成为接触绝缘层30，以经由绝缘层30成为AlGaN层122和n-GaN层23 的在漏电极43侧的侧表面。
在本实施方案中，优选的是，作为第二半导体层的AlGaN层122的膜厚度为50nm至1000nm。此外，作为第二半导体层的AlGaN层122 由带隙宽于作为第一半导体层的i-GaN层21和作为第三半导体层的 n-GaN层23的带隙的材料形成。
在本实施方案中，优选的是，用于形成第一栅电极部541的材料的功函数高于用于形成第二栅电极部542的材料的功函数。此外，优选的是，第一栅电极部541由功函数为4.5eV或更大并且更优选为5.0eV或更大的材料形成。此外，优选的是，第二栅电极部542由功函数小于4.5eV 的材料形成。
制造半导体器件的方法
接下来，将描述制造本实施方案中的半导体器件的方法。
首先，如图29A所示，通过外延生长在衬底10上形成作为第一半导体层的i-GaN层21、作为第二半导体层的AlGaN层122以及作为第三半导体层的n-GaN层23。在本实施方案中，i-GaN层21、AlGaN层122以及n-GaN层23由氮化物半导体形成，并且通过金属有机气相外延 (MOVPE)以外延生长形成。
衬底10由硅半导体衬底等构成，并且i-GaN层21的厚度为3μm， AlGaN层122的厚度为30nm。n-GaN层23的厚度为500nm并且掺杂有浓度为1×1018cm-3的Si作为n型杂质元素。
接着，虽然未示出，但是可以形成元件隔离区。具体地，向n-GaN 层23上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成元件隔离区的区域中具有开口的抗蚀剂图案(未示出)。接着，执行使用氯基气体的干法蚀刻或离子注入Ar等以形成元件隔离区(未示出)。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图29B所示，移除n-GaN层23、AlGaN层122以及i-GaN 层21的一部分以形成开口50。具体地，向n-GaN层23上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成开口50的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氯基气体的干法蚀刻例如RIE来移除n-GaN层23和AlGaN层122以露出i-GaN层21，从而形成开口50。在本实施方案中，当形成开口50时，可以移除i-GaN 层21的一部分。
接下来，如图29C所示，在开口50的底表面和侧表面上以及在n-GaN 层23上形成绝缘层30。绝缘层30由膜厚度为2nm至200nm例如20nm 的Al2O3形成。形成绝缘层30的方法的示例包括ALD、溅射、等离子体 CVD等，在本实施方案中，绝缘层30通过ALD形成。据此，绝缘层30 形成在成为开口50的底表面的i-GaN层21上、形成在AlGaN层122和 n-GaN层23的成为开口50的侧表面的侧表面上以及形成在n-GaN层23 上。
接下来，如图30A所示，移除其中形成源电极42和漏电极43的区域中的绝缘层30以露出n-GaN层23，从而形成开口30a和30b。具体地，向绝缘层30的前表面施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氟基气体或氯基气体的干法蚀刻或湿法蚀刻来移除其中没有形成抗蚀剂图案的区域中的绝缘层30以露出n-GaN 层23的前表面，从而形成开口30a和30b。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图30B所示，在绝缘层30的露出n-GaN层23的开口30a 和30b中形成源电极42和漏电极43。具体地，向n-GaN层23和绝缘层 30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为20nm的Ti和膜厚度为200nm的 Al以形成膜，从而形成金属层叠膜(Ti/Al)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过剩余的金属层叠膜形成源电极42和漏电极43。接着，在400℃至1000℃的温度下例如在550℃的温度下在氮气氛中进行热处理以建立欧姆接触。
接下来，如图30C所示，在形成开口50的区域中的绝缘层30上的源电极42侧形成第一栅电极部541。具体地，向绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成第一栅电极部541的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为30nm的Ni和膜厚度为400nm的Au，以形成金属层叠膜(Ni/Au)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过剩余的金属层叠膜形成第一栅电极部541。
接下来，如图31所示，在形成开口50的区域中的绝缘层30上的漏电极43侧形成第二栅电极部542。具体地，向第一栅电极部541和绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成第二栅电极部542的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为20nm的Ti和膜厚度为200nm的 Al以形成金属层叠膜(Ti/Al)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过剩余的金属层叠膜形成第二栅电极部542。
据此，开口50中的栅电极540由形成在源电极42侧的第一栅电极部 541和形成在漏电极43侧的第二栅电极部542构成。根据上述工艺，可以制造本实施方案中的半导体器件。
应注意的是，除上述内容之外的其他内容与第七实施方案中的内容相同。
第九实施方案
半导体器件
接下来，将参照图32来描述第九实施方案中的半导体器件。在本实施方案中的半导体器件中，在由半导体材料等形成的衬底10上形成有作为氮化物半导体层的i-GaN层21、AlGaN层122、i-GaN层225以及n-GaN 层23。在本实施方案中，i-GaN层21、AlGaN层122、i-GaN层225以及n-GaN层23可以分别被描述为第一半导体层、第二半导体层、第五半导体层以及第三半导体层。
在n-GaN层23上形成有源电极42和漏电极43，并且在形成有栅电极540的区域中，n-GaN层23、i-GaN层225以及AlGaN层122被移除。然而，在栅电极540形成的区域中，i-GaN层21可以被部分地移除。
在n-GaN层23的前表面和侧表面上、在i-GaN层225的侧表面上、在AlGaN层122的侧表面上以及在i-GaN层21的前表面等上形成有绝缘层30。栅电极540形成在n-GaN层23、i-GaN层225以及AlGaN层122 被移除的区域中的绝缘层30上。在本实施方案中，栅电极540由源电极 42侧的第一栅电极部541和漏电极43侧的第二栅电极部542构成，并且第一栅电极部541和第二栅电极部542由彼此不同的材料形成。因此，栅电极540的在源电极42侧的侧表面形成为接触绝缘层30，以经由绝缘层 30成为AlGaN层122、i-GaN层225以及n-GaN层23的在源电极42侧的侧表面。此外，栅电极540的在漏电极43侧的侧表面形成为接触绝缘层30，以经由绝缘层30成为AlGaN层122、i-GaN层225以及n-GaN 层23的在漏电极43侧的侧表面。
在本实施方案中，作为第五半导体层的i-GaN层225由带隙窄于作为第二半导体层的AlGaN层122的带隙的材料形成。
在本实施方案中，优选的是，用于形成第一栅电极部541的材料的功函数高于用于形成第二栅电极部542的材料的功函数。此外，优选的是，第一栅电极部541由功函数为4.5eV或更大并且更优选为5.0eV或更大的材料形成。此外，优选的是，第二栅电极部542由功函数小于4.5eV 的材料形成。
制造半导体器件的方法
接下来，将描述制造本实施方案中的半导体器件的方法。
首先，如图33A所示，通过外延生长在衬底10上形成作为第一半导体层的i-GaN层21、作为第二半导体层的AlGaN层122、作为第五半导体层的i-GaN层225以及作为第三半导体层的n-GaN层23。在本实施方案中，i-GaN层21、AlGaN层122、i-GaN层225以及n-GaN层23由氮化物半导体形成，并且通过金属有机气相外延(MOVPE)以外延生长形成。
衬底10由硅半导体衬底等构成，并且i-GaN层21的厚度为3μm， AlGaN层122的厚度为30nm，并且i-GaN层225的厚度为50nm。n-GaN 层23的厚度为500nm并且掺杂有浓度为1×1018cm-3的Si作为n型杂质元素。
接着，虽然未示出，但是可以形成元件隔离区。具体地，向n-GaN 层23上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成元件隔离区的区域中具有开口的抗蚀剂图案(未示出)。接着，执行使用氯基气体的干法蚀刻或离子注入Ar等以形成元件隔离区(未示出)。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图33B所示，移除n-GaN层23、i-GaN层225、AlGaN 层122以及i-GaN层21的一部分以形成开口50。具体地，向n-GaN层 23上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成开口50的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氯基气体的干法蚀刻例如RIE来移除n-GaN层23、i-GaN层225以及 AlGaN层122以露出i-GaN层21，从而形成开口50。在本实施方案中，当形成开口50时，可以移除i-GaN层21的一部分。
接下来，如图33C所示，在开口50的底表面和侧表面上以及在n-GaN 层23上形成绝缘层30。绝缘层30由膜厚度为2nm至200nm例如20nm 的Al2O3形成。形成绝缘层30的方法的示例包括ALD、溅射、等离子体 CVD等，在本实施方案中，绝缘层30通过ALD形成。据此，绝缘层30 形成在成为开口50的底表面的i-GaN层21上、形成在AlGaN层122、 i-GaN层225以及n-GaN层23的成为开口50的侧表面的侧表面上以及形成在n-GaN层23上。
接下来，如图34A所示，移除其中形成源电极42和漏电极43的区域中的绝缘层30以露出n-GaN层23，从而形成开口30a和30b。具体地，向绝缘层30的前表面施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氟基气体或氯基气体的干法蚀刻或湿法蚀刻来移除其中没有形成抗蚀剂图案的区域中的绝缘层30以露出n-GaN 层23的前表面，从而形成开口30a和30b。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图34B所示，在绝缘层30的露出n-GaN层23的开口30a 和30b中形成源电极42和漏电极43。具体地，向n-GaN层23和绝缘层 30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为20nm的Ti和膜厚度为200nm的 Al以形成膜，从而形成金属层叠膜(Ti/Al)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过剩余的金属层叠膜形成源电极42和漏电极43。接着，在400℃至1000℃的温度下例如在550℃的温度下在氮气氛中进行热处理以建立欧姆接触。
接下来，如图34C所示，在形成开口50的区域中的绝缘层30上的源电极42侧形成第一栅电极部541。具体地，向绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成第一栅电极部541的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为30nm的Ni和膜厚度为400nm的Au，以形成金属层叠膜(Ni/Au)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过剩余的金属层叠膜形成第一栅电极部541。
接下来，如图35所示，在形成开口50的区域中的绝缘层30上的漏电极43侧形成第二栅电极部542。具体地，向第一栅电极部541和绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成第二栅电极部542的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为20nm的Ti和膜厚度为200nm的 Al以形成金属层叠膜(Ti/Al)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过剩余的金属层叠膜形成第二栅电极部542。
据此，开口50中的栅电极540由形成在源电极42侧的第一栅电极部 541和形成在漏电极43侧的第二栅电极部542构成。根据上述工艺，可以制造本实施方案中的半导体器件。
应注意的是，除上述内容之外的其他内容与第八实施方案中的内容相同。
第十实施方案
半导体器件
接下来，将参照图36来描述第十实施方案中的半导体器件。在本实施方案中的半导体器件中，在由半导体材料等形成的衬底10上形成有作为氮化物半导体层的i-GaN层21、p-GaN层22、i-GaN层323以及AlGaN 层324。在本实施方案中，i-GaN层21、p-GaN层22、i-GaN层323以及 AlGaN层324可以分别被描述为第一半导体层、第二半导体层、第三半导体层以及第四半导体层。
在AlGaN层324上形成有源电极42和漏电极43，并且在形成有栅电极540的区域中，AlGaN层324、i-GaN层323以及p-GaN层22被移除。然而，在栅电极540形成的区域中，i-GaN层21可以被部分地移除。
在AlGaN层324的前表面和侧表面上、在i-GaN层323的侧表面上、在p-GaN层22的侧表面上以及在i-GaN层21的前表面等上形成有绝缘层30。栅电极540形成在AlGaN层324、i-GaN层323以及p-GaN层22 被移除的区域中的绝缘层30上。在本实施方案中，栅电极540由源电极 42侧的第一栅电极部541和漏电极43侧的第二栅电极部542构成，并且第一栅电极部541和第二栅电极部542由彼此不同的材料形成。因此，栅电极540的在源电极42侧的侧表面形成为接触绝缘层30，以经由绝缘层 30成为p-GaN层22、i-GaN层323以及AlGaN层324的在源电极42侧的侧表面。此外，栅电极540的在漏电极43侧的侧表面形成为接触绝缘层30，以经由绝缘层30成为p-GaN层22、i-GaN层323以及AlGaN层 324的在漏电极43侧的侧表面。
在本实施方案中，第三半导体层由i-GaN层323构成，并且第四半导体层由AlGaN层324构成。据此，在第三半导体层中，在第三半导体层与第四半导体层之间的界面附近生成了2DEG(未示出)，由此可以降低该区域的电阻，并由此可以降低导通电阻。
在本实施方案中，优选的是，用于形成第一栅电极部541的材料的功函数高于用于形成第二栅电极部542的材料的功函数。此外，优选的是，第一栅电极部541由功函数为4.5eV或更大并且更优选为5.0eV或更大的材料形成。此外，优选的是，第二栅电极部542由功函数小于4.5eV 的材料形成。
制造半导体器件的方法
接下来，将描述制造本实施方案中的半导体器件的方法。
首先，如图37A所示，通过外延生长在衬底10上形成作为第一半导体层的i-GaN层21、作为第二半导体层的p-GaN层22、作为第三半导体层的i-GaN层323以及作为第四半导体层的AlGaN层324。在本实施方案中，i-GaN层21、p-GaN层22、i-GaN层323以及AlGaN层324由氮化物半导体形成，并且通过金属有机气相外延(MOVPE)以外延生长形成。
衬底10由硅半导体衬底等构成，并且i-GaN层21的厚度为3μm。 p-GaN层22的厚度为500nm并且掺杂有浓度为1×1019cm-3的Mg作为p 型杂质元素。i-GaN层323的厚度为300nm，并且AlGaN层324的厚度为30nm。
接着，虽然未示出，但是可以形成元件隔离区。具体地，向AlGaN 层324上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成元件隔离区的区域中具有开口的抗蚀剂图案(未示出)。接着，执行使用氯基气体的干法蚀刻或离子注入Ar等以形成元件隔离区(未示出)。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图37B所示，移除AlGaN层324、i-GaN层323、p-GaN 层22以及i-GaN层21的一部分以形成开口50。具体地，向AlGaN层324 上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成开口50的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氯基气体的干法蚀刻例如RIE来移除AlGaN层324、i-GaN层323以及 p-GaN层22以露出i-GaN层21，从而形成开口50。在本实施方案中，当形成开口50时，可以移除i-GaN层21的一部分。
接下来，如图37C所示，在开口50的底表面和侧表面上以及在AlGaN 层324上形成绝缘层30。绝缘层30由膜厚度为2nm至200nm例如20nm 的Al2O3形成。形成绝缘层30的方法的示例包括ALD、溅射、等离子体 CVD等，在本实施方案中，绝缘层30通过ALD形成。据此，绝缘层30 形成在成为开口50的底表面的i-GaN层21上、形成在p-GaN层22、i-GaN 层323以及AlGaN层324的成为开口50的侧表面的侧表面上以及形成在 AlGaN层324上。
接下来，如图38A所示，移除其中形成源电极42和漏电极43的区域中的绝缘层30以露出AlGaN层324，从而形成开口30a和30b。具体地，向绝缘层30的前表面施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氟基气体或氯基气体的干法蚀刻或湿法蚀刻来移除其中没有形成抗蚀剂图案的区域中的绝缘层30以露出 AlGaN层324的前表面，从而形成开口30a和30b。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图38B所示，在绝缘层30的露出AlGaN层324的开口 30a和30b中形成源电极42和漏电极43。具体地，向AlGaN层324和绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为20nm的Ti和膜厚度为200nm 的Al以形成膜，从而形成金属层叠膜(Ti/Al)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过剩余的金属层叠膜形成源电极42和漏电极43。接着，在400℃至 1000℃的温度下例如在550℃的温度下在氮气氛中进行热处理以建立欧姆接触。
接下来，如图38C所示，在形成开口50的区域中的绝缘层30上的源电极42侧形成第一栅电极部541。具体地，向绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成第一栅电极部541的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为30nm的Ni和膜厚度为400nm的Au，以形成金属层叠膜(Ni/Au)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过剩余的金属层叠膜形成第一栅电极部541。
接下来，如图39所示，在形成开口50的区域中的绝缘层30上的漏电极43侧形成第二栅电极部542。具体地，向第一栅电极部541和绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成第二栅电极部542的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为20nm的Ti和膜厚度为200nm的 Al以形成金属层叠膜(Ti/Al)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过剩余的金属层叠膜形成第二栅电极部542。
据此，开口50中的栅电极540由形成在源电极42侧的第一栅电极部 541和形成在漏电极43侧的第二栅电极部542构成。根据上述工艺，可以制造本实施方案中的半导体器件。
应注意的是，除上述内容之外的其他内容与第七实施方案中的内容相同。
第十一实施方案
半导体器件
接下来，将参照图40来描述第十一实施方案中的半导体器件。在本实施方案中的半导体器件中，在由半导体材料等形成的衬底10上形成有作为氮化物半导体层的i-GaN层21、AlGaN层122、i-GaN层323以及 AlGaN层324。在本实施方案中，i-GaN层21、AlGaN层122、i-GaN层 323以及AlGaN层324可以分别被描述为第一半导体层、第二半导体层、第三半导体层以及第四半导体层。
在AlGaN层324上形成有源电极42和漏电极43，并且在形成有栅电极540的区域中，AlGaN层324、i-GaN层323以及AlGaN层122被移除。然而，在栅电极540形成的区域中，i-GaN层21可以被部分地移除。
在AlGaN层324的前表面和侧表面上、在i-GaN层323的侧表面上、在AlGaN层122的侧表面上以及在i-GaN层21的前表面等上形成有绝缘层30。栅电极540形成在AlGaN层324、i-GaN层323以及AlGaN层122 被移除的区域中的绝缘层30上。在本实施方案中，栅电极540由源电极 42侧的第一栅电极部541和漏电极43侧的第二栅电极部542构成，并且第一栅电极部541和第二栅电极部542由彼此不同的材料形成。因此，栅电极540的在源电极42侧的侧表面形成为接触绝缘层30，以经由绝缘层 30成为AlGaN层122、i-GaN层323以及AlGaN层324的在源电极42 侧的侧表面。此外，栅电极540的在漏电极43侧的侧表面形成为接触绝缘层30，以经由绝缘层30成为AlGaN层122、i-GaN层323以及AlGaN 层324的在漏电极43侧的侧表面。
在本实施方案中，第三半导体层由i-GaN层323构成，并且第四半导体层由AlGaN层324构成。据此，在第三半导体层中，在第三半导体层与第四半导体层之间的界面附近生成了2DEG(未示出)，由此可以降低该区域的电阻，并由此可以降低导通电阻。
在本实施方案中，优选的是，用于形成第一栅电极部541的材料的功函数高于用于形成第二栅电极部542的材料的功函数。此外，优选的是，第一栅电极部541由功函数为4.5eV或更大并且更优选为5.0eV或更大的材料形成。此外，优选的是，第二栅电极部542由功函数小于4.5eV 的材料形成。
制造半导体器件的方法
接下来，将描述制造本实施方案中的半导体器件的方法。
首先，如图41A所示，通过外延生长在衬底10上形成作为第一半导体层的i-GaN层21、作为第二半导体层的AlGaN层122、作为第三半导体层的i-GaN层323以及作为第四半导体层的AlGaN层324。在本实施方案中，i-GaN层21、AlGaN层122、i-GaN层323以及AlGaN层324由氮化物半导体形成，并且通过金属有机气相外延(MOVPE)以外延生长形成。
衬底10由硅半导体衬底等构成，并且i-GaN层21的厚度为3μm。 AlGaN层122的厚度为30nm，i-GaN层323的厚度为300nm，并且AlGaN 层324的厚度为30nm。
接着，虽然未示出，但是可以形成元件隔离区。具体地，向AlGaN 层324上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成元件隔离区的区域中具有开口的抗蚀剂图案(未示出)。接着，执行使用氯基气体的干法蚀刻或离子注入Ar等以形成元件隔离区(未示出)。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图41B所示，移除AlGaN层324、i-GaN层323、AlGaN 层122以及i-GaN层21的一部分以形成开口50。具体地，向AlGaN层 324上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成开口50的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氯基气体的干法蚀刻例如RIE来移除AlGaN层324、i-GaN层323以及AlGaN层122以露出i-GaN层21，从而形成开口50。在本实施方案中，当形成开口50时，可以移除i-GaN层21的一部分。
接下来，如图41C所示，在开口50的底表面和侧表面上以及在AlGaN 层324上形成绝缘层30。绝缘层30由膜厚度为2nm至200nm例如20nm 的Al2O3形成。形成绝缘层30的方法的示例包括ALD、溅射、等离子体 CVD等，在本实施方案中，绝缘层30通过ALD形成。据此，绝缘层30 形成在成为开口50的底表面的i-GaN层21上、形成在AlGaN层122、 i-GaN层323以及AlGaN层324的成为开口50的侧表面的侧表面上以及形成在AlGaN层324上。
接下来，如图42A所示，移除其中形成源电极42和漏电极43的区域中的绝缘层30以露出AlGaN层324，从而形成开口30a和30b。具体地，向绝缘层30的前表面施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氟基气体或氯基气体的干法蚀刻或湿法蚀刻来移除其中没有形成抗蚀剂图案的区域中的绝缘层30以露出 AlGaN层324的前表面，从而形成开口30a和30b。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图42B所示，在绝缘层30的露出AlGaN层324的开口 30a和30b中形成源电极42和漏电极43。具体地，向AlGaN层324和绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为20nm的Ti和膜厚度为200nm 的Al以形成膜，从而形成金属层叠膜(Ti/Al)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过剩余的金属层叠膜形成源电极42和漏电极43。接着，在400℃至 1000℃的温度下例如在550℃的温度下在氮气氛中进行热处理以建立欧姆接触。
接下来，如图42C所示，在形成开口50的区域中的绝缘层30上的源电极42侧形成第一栅电极部541。具体地，向绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成第一栅电极部541的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为30nm的Ni和膜厚度为400nm的Au，以形成金属层叠膜(Ni/Au)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过剩余的金属层叠膜形成第一栅电极部541。
接下来，如图43所示，在形成开口50的区域中的绝缘层30上的漏电极43侧形成第二栅电极部542。具体地，向第一栅电极部541和绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成第二栅电极部542的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为20nm的Ti和膜厚度为200nm的 Al以形成金属层叠膜(Ti/Al)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过在开口50中的金属层叠膜形成第二栅电极部542。
据此，栅电极540由形成在源电极42侧的第一栅电极部541和形成在漏电极43侧的第二栅电极部542构成。根据上述工艺，可以制造本实施方案中的半导体器件。
应注意的是，除上述内容之外的其他内容与第八实施方案中的内容相同。
第十二实施方案
半导体器件
接下来，将参照图44来描述第十二实施方案中的半导体器件。在本实施方案中的半导体器件中，在由半导体材料等形成的衬底10上形成有作为氮化物半导体层的n-GaN层421、p-GaN层22以及n-GaN层23。在本实施方案中，n-GaN层421、p-GaN层22以及n-GaN层23可以分别被描述为第一半导体层、第二半导体层以及第三半导体层。
在n-GaN层23上形成有源电极42和漏电极43，并且在形成有栅电极540的区域中，n-GaN层23和p-GaN层22被移除。然而，在栅电极 540形成的区域中，n-GaN层421可以被部分地移除。
在n-GaN层23的前表面和侧表面上、在p-GaN层22的侧表面上以及在n-GaN层421的前表面等上形成有绝缘层30，并且栅电极540形成在n-GaN层23和p-GaN层22被移除的区域中的绝缘层30上。在本实施方案中，栅电极540由源电极42侧的第一栅电极部541和漏电极43侧的第二栅电极部542构成，并且第一栅电极部541和第二栅电极部542由彼此不同的材料形成。因此，栅电极540的在源电极42侧的侧表面形成为接触绝缘层30，以经由绝缘层30成为p-GaN层22和n-GaN层23的在源电极42侧的侧表面。此外，栅电极540的在漏电极43侧的侧表面形成为接触绝缘层30，以经由绝缘层30成为p-GaN层22和n-GaN层23 的在漏电极43侧的侧表面。
在本实施方案中，作为第一半导体层的n-GaN层421优选掺杂有浓度为1×1018cm-3或更大的Si作为n型杂质元素。
在本实施方案中，优选的是，用于形成第一栅电极部541的材料的功函数高于用于形成第二栅电极部542的材料的功函数。此外，优选的是，第一栅电极部541由功函数为4.5eV或更大并且更优选为5.0eV或更大的材料形成。此外，优选的是，第二栅电极部542由功函数小于4.5eV 的材料形成。
制造半导体器件的方法
接下来，将描述制造本实施方案中的半导体器件的方法。
首先，如图45A所示，通过外延生长在衬底10上形成作为第一半导体层的n-GaN层421、作为第二半导体层的p-GaN层22以及作为第三半导体层的n-GaN层23。在本实施方案中，n-GaN层421、p-GaN层22 以及n-GaN层23由氮化物半导体形成，并且通过金属有机气相外延 (MOVPE)以外延生长形成。
衬底10由硅半导体衬底等构成，并且n-GaN层421的厚度为3μm 并且掺杂有浓度为1×1017cm-3的Si作为n型杂质元素。p-GaN层22的厚度为500nm并且掺杂有浓度为1×1019cm-3的Mg作为p型杂质元素。 n-GaN层23的厚度为500nm并且掺杂有浓度为1×1018cm-3的Si作为n 型杂质元素。
接着，虽然未示出，但是可以形成元件隔离区。具体地，向n-GaN 层23上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成元件隔离区的区域中具有开口的抗蚀剂图案(未示出)。接着，执行使用氯基气体的干法蚀刻或离子注入Ar等以形成元件隔离区(未示出)。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图45B所示，移除n-GaN层23、p-GaN层22以及n-GaN 层421的一部分以形成开口50。具体地，向n-GaN层23上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成开口50的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氯基气体的干法蚀刻例如RIE来移除n-GaN层23和p-GaN层22以露出n-GaN层421，从而形成开口50。在本实施方案中，当形成开口50时，可以移除n-GaN 层421的一部分。
接下来，如图45C所示，在开口50的底表面和侧表面上以及在n-GaN 层23上形成绝缘层30。绝缘层30由膜厚度为2nm至200nm例如20nm 的Al2O3形成。形成绝缘层30的方法的示例包括ALD、溅射、等离子体 CVD等。在本实施方案中，绝缘层30通过ALD形成。据此，绝缘层30 形成在成为开口50的底表面的n-GaN层421上、形成在p-GaN层22和 n-GaN层23的成为开口50的侧表面的侧表面上以及形成在n-GaN层23 上。
接下来，如图46A所示，移除其中形成源电极42和漏电极43的区域中的绝缘层30以露出n-GaN层23，从而形成开口30a和30b。具体地，向绝缘层30的前表面施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氟基气体或氯基气体的干法蚀刻或湿法蚀刻来移除其中没有形成抗蚀剂图案的区域中的绝缘层30以露出n-GaN 层23的前表面，从而形成开口30a和30b。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图46B所示，在绝缘层30的露出n-GaN层23的开口30a 和30b中形成源电极42和漏电极43。具体地，向n-GaN层23和绝缘层 30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为20nm的Ti和膜厚度为200nm的 Al以形成膜，从而形成金属层叠膜(Ti/Al)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过剩余的金属层叠膜形成源电极42和漏电极43。接着，在400℃至1000℃的温度下例如在550℃的温度下在氮气氛中进行热处理以建立欧姆接触。
接下来，如图46C所示，在形成开口50的区域中的绝缘层30上的源电极42侧形成第一栅电极部541。具体地，向绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成第一栅电极部541的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为30nm的Ni和膜厚度为400nm的Au，以形成金属层叠膜(Ni/Au)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过剩余的金属层叠膜形成第一栅电极部541。
接下来，如图47所示，在形成开口50的区域中的绝缘层30上的漏电极43侧形成第二栅电极部542。具体地，向第一栅电极部541和绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成第二栅电极部542的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为20nm的Ti和膜厚度为200nm的 Al以形成金属层叠膜(Ti/Al)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过在开口50中的金属层叠膜形成第二栅电极部542。
据此，栅电极540由形成在源电极42侧的第一栅电极部541和形成在漏电极43侧的第二栅电极部542构成。根据上述工艺，可以制造本实施方案中的半导体器件。
应注意的是，除上述内容之外的其他内容与第七实施方案中的内容相同。
第十三实施方案
图48示出了一种半导体器件的结构，其是第四实施方案中的一种半导体器件并且与第四实施方案中所描述的半导体器件类似。在该半导体器件中，在由半导体材料等形成的衬底10上形成有作为氮化物半导体层的 AlN层11、i-GaN层21、p-GaN层22、n-GaN层623、AlGaN层624以及n-GaN层626。
在AlGaN层624上形成有源电极42和漏电极43，并且在形成有栅电极41的区域中，n-GaN层626、AlGaN层624、n-GaN层623以及p-GaN 层22被移除。然而，在栅电极41形成的区域中，i-GaN层21可以被部分地移除。
此外，在n-GaN层626的前表面和侧表面上、在AlGaN层624的侧表面上、在n-GaN层623的侧表面上、在p-GaN层22的侧表面上以及在i-GaN层21的前表面等上形成有绝缘层30。此外，栅电极41形成在 n-GaN层626、AlGaN层624、n-GaN层623、p-GaN层22等被移除的区域中的绝缘层30上。因此，栅电极41的在源电极42侧的侧表面和在漏电极43侧的侧表面形成为接触绝缘层30，以经由绝缘层30成为彼此结合的p-GaN层22、n-GaN层623、AlGaN层624以及n-GaN层626 的侧表面。
关于具有该结构的半导体器件，制备了其中p-GaN层22的厚度在每个实例中都不同的半导体器件，并且在图49中示出了关于栅极电压Vg 与漏极电流Ids之间的关系的检测结果。在图49中，49A表示其中p-GaN 层22的厚度为142nm的半导体器件的特性，49B表示其中p-GaN层22 的厚度为200nm的半导体器件的特性，并且49C表示其中p-GaN层22 的厚度为285nm的半导体器件的特性。然而，p-GaN层22掺杂有浓度为2×1017cm-3的Mg作为杂质元素。如图49所示，按照特性49A、49B 和49C的顺序，栅极阈值电压变高，并且导通电流变低。也就是说，随着p-GaN层22的厚度增加，栅极阈值电压变高，并且导通电流变低。
在本半导体器件中，优选的是，栅极阈值电压高并且导通电流高。这对第一实施方案至第六实施方案中的半导体器件同样适用。
半导体器件
接下来，将参照图50来描述第十三实施方案中的半导体器件。在本实施方案中的半导体器件中，在由半导体材料等形成的衬底10上形成有作为氮化物半导体层的AlN层11、i-GaN层21、p-GaN层622、n-GaN 层623、AlGaN层624以及n-GaN层626。在本实施方案中，i-GaN层 21、p-GaN层622、n-GaN层623、AlGaN层624以及n-GaN层626可以分别被描述为第一半导体层、第二半导体层、第三半导体层、第四半导体层以及第六半导体层。
在AlGaN层624上形成有源电极42和漏电极43，并且在形成有栅电极41的区域中，n-GaN层626、AlGaN层624、n-GaN层623以及p-GaN 层622被移除。
在本实施方案中，关于上述被移除的区域，p-GaN层622的在源电极42侧的侧表面倾斜。也就是说，关于上述被移除的区域，在p-GaN层 622的漏电极43侧，p-GaN层622的侧表面形成为垂直于p-GaN层622 的膜表面。相比之下，在源电极42侧，p-GaN层622的侧表面形成为相对于i-GaN层21的前表面具有60°或更小的倾斜的倾斜表面622a。
据此，关于经由绝缘层30受栅电极41影响的p-GaN层622的深度方向的长度，相比于漏电极43侧的长度，源电极42侧的长度可以进一步增加。因此，栅极阈值电压可以增大，由此可以使导通电流增大。也就是说，在源电极42侧，p-GaN层622的侧表面形成为倾斜表面622a，由此经由绝缘层30受栅电极41影响的p-GaN层622的深度方向的长度变长。据此，可以得到与其中p-GaN层622的膜厚度被制得大的实例相同的效果，并且栅极阈值电压可以增大。另一方面，在漏电极43侧，p-GaN层 622的侧表面垂直形成。因此，经由绝缘层30受栅电极41影响的p-GaN 层622的深度方向的长度变短，由此可以使导通电流增大。在本实施方案中，第二半导体层可以由除p-GaN之外的p-AlGaN构成。
接下来，将给出对关于本实施方案中的半导体器件中的栅极电压Vg 与漏极电流Ids之间的关系的模拟结果的描述。图51示出了该半导体器件中的栅极电压Vg与漏极电流Ids之间的关系。51A表示图48所示的半导体器件在p-GaN层22的厚度为200nm的情况下的特性。此外，51B 表示图50所示的本实施方案中的半导体器件在p-GaN层622的厚度为 141nm的情况下的特性，并且源电极42侧的倾斜表面622a的倾斜为约 45°。在这种情况下，在p-GaN层622的倾斜表面622a中，深度方向的长度变成200nm。
然而，基于以下假设进行计算：n-GaN层623的厚度设为300nm， AlGaN层624设为厚度为20nm的Al0.2Ga0.8N，n-GaN层626的厚度设为4nm，栅极长度设为1.5μm，栅极与漏极之间的距离设为10μm，以及栅极与源极之间的距离设为5μm。此外，p-GaN层22和p-GaN层622 中的受主的浓度设为2×1017cm-3，n-GaN层623中的施主的浓度设为 1×1018cm-3，并且n-GaN层626中的施主的浓度设为1.5×1018cm-3。
如图51所示，栅极阈值电压与51A和51B大约相同，但51B中成为导通电流的漏极电流Ids为约51A中的2.2倍之高。因此，在图50所示的本实施方案中的半导体器件中，相比于图48所示的半导体器件，导通电流可以进一步增大。因此，在本实施方案中的半导体器件中，可以使导通电流增大而不使p-GaN层22的膜厚度增加。然而，在本实施方案中的半导体器件中，因通过AlGaN/GaN生成的2DEG而有电流流动。因此，在对本实施方案的描述中，给出了针对使用n-GaN层623的实例的描述，但本实施方案中的半导体器件可以使用i-GaN层而非n-GaN层623。
制造半导体器件的方法
接下来，将描述制造本实施方案中的半导体器件的方法。
首先，如图52A所示，制备由硅等形成的半导体衬底作为衬底10。
接下来，如图52B所示，通过外延生长在衬底10上形成作为缓冲层的AlN层11和作为第一半导体层的i-GaN层21。在本实施方案中，所形成的i-GaN层21的厚度为3μm，并且AlN层11和i-GaN层21通过金属有机气相外延(MOVPE)以外延生长形成。
接下来，如图52C所示，在i-GaN层21上形成作为第二半导体层的 p-GaN层622、作为第三半导体层的n-GaN层623、作为第四半导体层的 AlGaN层624以及作为第六半导体层的n-GaN层626。在本实施方案中， p-GaN层622、n-GaN层623、AlGaN层624以及n-GaN层626通过金属有机气相外延(MOVPE)以外延生长形成。
在本实施方案中，p-GaN层622的厚度为500nm并且掺杂有浓度为 2×1017cm-3的Mg作为p型杂质元素。n-GaN层623的厚度为300nm并且掺杂有浓度为1×1018cm-3的Si作为n型杂质元素。AlGaN层624的厚度为20nm。n-GaN层626的厚度为4nm并且掺杂有浓度为1.5×1018cm-3的Si作为n型杂质元素。
接着，虽然未示出，但是可以形成元件隔离区。具体地，向n-GaN 层626上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成元件隔离区的区域中具有开口的抗蚀剂图案(未示出)。接着，执行使用氯基气体的干法蚀刻或离子注入Ar等以形成元件隔离区(未示出)。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图53A所示，在n-GaN层626上形成具有开口671a的并且由SiN等形成的硬掩模671。然而，硬掩模671中的开口671a的形状与下面的成为形成栅电极41的区域的第一开口651的形状相对应。具体地，通过ALD等在n-GaN层626上形成SiN膜。接着，向所形成的SiN 膜上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成第一开口651的区域中具有开口的抗蚀剂图案。接着，通过干法蚀刻或湿法蚀刻将没有形成抗蚀剂图案的区域的SiN膜移除，以通过剩余的 SiN膜形成硬掩模671。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图53B所示，移除与硬掩模671的开口671a对应的n-GaN 层626、AlGaN层624以及n-GaN层623以露出p-GaN层622的前表面，从而形成第一开口651。在本实施方案中，通过使用氯基气体的干法蚀刻例如RIE来执行n-GaN层626、AlGaN层624以及n-GaN层623的移除。据此，n-GaN层623的形成第一开口651的侧表面的侧表面成为a面 (11-20)，并且第一开口651形成为沿着m轴<1-100>方向。
接下来，如图53C所示，形成被构造成在第一开口651的底表面中形成有第二开口652的抗蚀剂图案672。具体地，向与第一开口651的底表面对应的硬掩模671和p-GaN层622上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成抗蚀剂图案672。所形成的抗蚀剂图案672具有形状与第二开口652(将稍后描述)的形状相对应的开口672a。因此，开口672a形成在硬掩模671的开口671a内部，并且以成为第一开口651的底表面的p-GaN层622上的源电极42侧被覆盖的方式形成。因此，抗蚀剂图案672的开口672a小于硬掩模671的开口671a。
接下来，如图54A所示，移除抗蚀剂图案672的开口672a中的p-GaN 层622以露出i-GaN层21的前表面，从而形成第二开口652。在本实施方案中，通过使用氯基气体的干法蚀刻例如RIE来进行p-GaN层622的移除。据此，p-GaN层622的形成第二开口652的侧表面的侧表面成为a 面(11-20)，i-GaN层21的形成第二开口652的底表面的前表面成为c 面，并且第二开口652形成为沿着m轴<1-100>方向。接着，通过有机溶剂等移除抗蚀剂图案672。
接下来，如图54B所示，通过使用硬掩模671作为掩模进行湿法蚀刻以从拐角侧移除第二开口652中的源电极42侧的p-GaN层622，从而形成在p-GaN层622的侧表面上的倾斜表面622a。通过使用四甲基氢氧化铵(TMAH)或KOH来进行此时进行的湿法蚀刻。据此，在p-GaN 层622的在第二开口652中的源电极42侧的侧表面上形成倾斜表面622a。据此，形成栅电极41的开口650由第一开口651和其中在p-GaN层622 的源电极42侧的侧表面上形成倾斜表面622a的第二开口652构成。
接下来，如图54C所示，通过湿法蚀刻等移除硬掩模671以露出 n-GaN层626的前表面。
接下来，如图55A所示，在开口650的底表面和侧表面上以及在 n-GaN层626上形成绝缘层30。绝缘层30由膜厚度为2nm至200nm例如20nm的Al2O3形成。形成绝缘层30的方法的示例包括ALD、溅射、等离子体CVD等，在本实施方案中，绝缘层30通过ALD形成。据此，绝缘层30形成在成为开口650的底表面的i-GaN层21上、形成在p-GaN 层622、n-GaN层623、AlGaN层624以及n-GaN层626的成为开口650 的侧表面的侧表面上以及形成在n-GaN层626上。
接下来，如图55B所示，移除其中形成源电极42和漏电极43的区域中的绝缘层30和n-GaN层626以露出AlGaN层624，从而形成开口 30a和30b。具体地，向绝缘层30的前表面施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氟基气体或氯基气体的干法蚀刻或湿法蚀刻来移除其中没有形成抗蚀剂图案的区域中的绝缘层30和n-GaN层626以露出AlGaN层624的前表面。据此，开口30a 和30b形成。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图55C所示，在绝缘层30的露出AlGaN层624的开口 30a和30b中形成源电极42和漏电极43。具体地，向n-GaN层626和绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为20nm的Ti和膜厚度为200nm 的Al以形成膜，从而形成金属层叠膜(Ti/Al)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过剩余的金属层叠膜形成源电极42和漏电极43。接着，在400℃至 1000℃的温度下例如在550℃的温度下在氮气氛中进行热处理以建立欧姆接触。
接下来，如图56所示，在形成开口650的区域中的绝缘层30上形成栅电极41。具体地，向绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以经由绝缘层30形成具有开口650(也就是在形成栅电极41的区域中的开口)的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为30nm的Ni和膜厚度为400nm的Au以形成金属层叠膜(Ni/Au)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过在开口650中剩余的金属层叠膜形成栅电极41。
根据上述工艺，可以制造本实施方案中的半导体器件。
应注意的是，除上述内容之外的其他内容与第一实施方案中的内容相同。
第十四实施方案
半导体器件
接下来，将参照图57来描述第十四实施方案中的半导体器件。在本实施方案中的半导体器件中，在由半导体材料等形成的衬底10上形成有作为氮化物半导体层的AlN层11、i-GaN层21、AlGaN层722、n-GaN 层623、AlGaN层624以及n-GaN层626。在本实施方案中，i-GaN层 21、AlGaN层722、n-GaN层623、AlGaN层624以及n-GaN层626可以分别被描述为第一半导体层、第二半导体层、第三半导体层、第四半导体层以及第六半导体层。
在AlGaN层624上形成有源电极42和漏电极43，并且在形成有栅电极41的区域中，n-GaN层626、AlGaN层624、n-GaN层623以及AlGaN 层722被移除。
在本实施方案中，关于上述被移除的区域，AlGaN层722的在源电极42侧的侧表面倾斜。也就是说，关于上述被移除的区域，在AlGaN层 722的漏电极43侧，AlGaN层722的侧表面形成为垂直于AlGaN层722 的膜表面。相比之下，在源电极42侧，AlGaN层722的侧表面形成为相对于i-GaN层21的前表面具有60°或更小的倾斜的倾斜表面722a。
据此，关于经由绝缘层30受栅电极41影响的AlGaN层722的深度方向的长度，相比于漏电极43侧的长度，源电极42侧的长度可以进一步增加。因此，栅极阈值电压可以增大，由此可以使导通电流增大。也就是说，在源电极42侧，AlGaN层722的侧表面形成为倾斜表面722a，由此经由绝缘层30受栅电极41影响的AlGaN层722的深度方向的长度变长。据此，可以得到与其中AlGaN层722的膜厚度增加的实例相同的效果，并且栅极阈值电压可以增大。另一方面，在漏电极43侧，AlGaN层722 的侧表面垂直形成。因此，经由绝缘层30受栅电极41影响的AlGaN层 722的深度方向的长度变短，由此可以使导通电流增大。
在本实施方案中，第二半导体层可以由InAlN和除AlGaN之外的 GaN/AlGaN层叠膜构成。此外，在本实施方案中的半导体器件中，因通过AlGaN/GaN生成的2DEG而有电流流动。因此，在对本实施方案的描述中，给出了对使用n-GaN层623的实例的描述，但本实施方案中的半导体器件可以使用i-GaN层而非n-GaN层623。
制造半导体器件的方法
接下来，将描述制造本实施方案中的半导体器件的方法。
首先，如图58A所示，制备由硅等形成的半导体衬底作为衬底10。
接下来，如图58B所示，通过外延生长在衬底10上形成作为缓冲层的AlN层11和作为第一半导体层的i-GaN层21。在本实施方案中，所形成的i-GaN层21的厚度为3μm，并且AlN层11和i-GaN层21通过金属有机气相外延(MOVPE)以外延生长形成。
接下来，如图58C所示，在i-GaN层21上形成作为第二半导体层的 AlGaN层722、作为第三半导体层的n-GaN层623、作为第四半导体层的AlGaN层624以及作为第六半导体层的n-GaN层626。在本实施方案中， AlGaN层722、n-GaN层623、AlGaN层624以及n-GaN层626通过金属有机气相外延(MOVPE)以外延生长形成。
在本实施方案中，AlGaN层722的厚度为500nm并且掺杂有浓度为 2×1017cm-3的Mg作为p型杂质元素。n-GaN层623的厚度为300nm并且掺杂有浓度为1×1018cm-3的Si作为n型杂质元素。AlGaN层624的厚度为20nm。n-GaN层626的厚度为4nm并且掺杂有浓度为1.5×1018cm-3的Si作为n型杂质元素。
接着，虽然未示出，但是可以形成元件隔离区。具体地，向n-GaN 层626上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成元件隔离区的区域中具有开口的抗蚀剂图案(未示出)。接着，执行使用氯基气体的干法蚀刻或离子注入Ar等以形成元件隔离区(未示出)。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图59A所示，在n-GaN层626上形成具有开口671a的并且由SiN等形成的硬掩模671。然而，硬掩模671中的开口671a的形状与下面的成为形成栅电极41的区域的第一开口651的形状相对应。具体地，通过ALD等在n-GaN层626上形成SiN膜。接着，向所形成的SiN 膜上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成第一开口651的区域中具有开口的抗蚀剂图案(未示出)。接着，通过干法蚀刻或湿法蚀刻将没有形成抗蚀剂图案的区域的SiN膜移除，以通过剩余的SiN膜形成硬掩模671。接着，通过有机溶剂等移除抗蚀剂图案 (未示出)。
接下来，如图59B所示，移除与硬掩模671的开口671a对应的n-GaN 层626、AlGaN层624以及n-GaN层623以露出AlGaN层722的前表面，从而形成第一开口651。在本实施方案中，通过使用氯基气体的干法蚀刻例如RIE来执行n-GaN层626、AlGaN层624以及n-GaN层623的移除。据此，n-GaN层623的形成第一开口651的侧表面的侧表面成为a面 (11-20)，并且第一开口651形成为沿着m轴<1-100>方向。
接下来，如图59C所示，形成被构造成在第一开口651的底表面中形成第二开口652的抗蚀剂图案672。具体地，向与第一开口651的底表面对应的硬掩模671和AlGaN层722上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成抗蚀剂图案672。所形成的抗蚀剂图案 672具有形状与第二开口652(将稍后描述)的形状相对应的开口672a。因此，开口672a形成在硬掩模671的开口671a内部，并且以成为第一开口651的底表面的AlGaN层722上的源电极42侧被覆盖的方式形成。因此，抗蚀剂图案672的开口672a小于硬掩模671的开口671a。
接下来，如图60A所示，移除抗蚀剂图案672的开口672a中的AlGaN 层722以露出i-GaN层21的前表面，从而形成第二开口652。在本实施方案中，通过使用氯基气体的干法蚀刻例如RIE来进行AlGaN层722的移除。据此，AlGaN层722的形成第二开口652的侧表面的侧表面成为a 面(11-20)，i-GaN层21的形成第二开口652的底表面的前表面成为c 面，并且第二开口652形成为沿着m轴<1-100>方向。接着，通过有机溶剂等移除抗蚀剂图案672。
接下来，如图60B所示，通过使用硬掩模671作为掩模进行湿法蚀刻以从拐角侧移除第二开口652中的源电极42侧的AlGaN层722，从而形成在AlGaN层722的侧表面上的倾斜表面722a。通过使用四甲基氢氧化铵(TMAH)或KOH来进行此时进行的湿法蚀刻。据此，在AlGaN 层722的在第二开口652中的源电极42侧的侧表面上形成倾斜表面722a。据此，形成栅电极41的开口650由第一开口651和其中在AlGaN层722 的源电极42侧的侧表面上形成倾斜表面722a的第二开口652构成。
接下来，如图60C所示，通过湿法蚀刻等移除硬掩模671以露出 n-GaN层626的前表面。
接下来，如图61A所示，在开口650的底表面和侧表面上以及在 n-GaN层626上形成绝缘层30。绝缘层30由膜厚度为2nm至200nm例如20nm的Al2O3形成。形成绝缘层30的方法的示例包括ALD、溅射、等离子体CVD等，在本实施方案中，绝缘层30通过ALD形成。据此，绝缘层30形成在成为开口650的底表面的i-GaN层21上、形成在AlGaN 层722、n-GaN层623、AlGaN层624以及n-GaN层626的成为开口650 的侧表面的侧表面上以及形成在n-GaN层626上。
接下来，如图61B所示，移除其中形成源电极42和漏电极43的区域中的绝缘层30和n-GaN层626以露出AlGaN层624，从而形成开口 30a和30b。具体地，向绝缘层30的前表面施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氟基气体或氯基气体的干法蚀刻或湿法蚀刻来移除其中没有形成抗蚀剂图案的区域中的绝缘层30和n-GaN层626以露出AlGaN层624的前表面。据此，开口30a 和30b形成。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图61C所示，在绝缘层30的露出AlGaN层624的开口 30a和30b中形成源电极42和漏电极43。具体地，向n-GaN层626和绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为20nm的Ti和膜厚度为200nm 的Al以形成膜，从而形成金属层叠膜(Ti/Al)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过剩余的金属层叠膜形成源电极42和漏电极43。接着，在400℃至 1000℃的温度下例如在550℃的温度下在氮气氛中进行热处理以建立欧姆接触。
接下来，如图62所示，在形成开口650的区域中的绝缘层30上形成栅电极41。具体地，向绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以经由绝缘层30形成具有开口650(也就是在形成栅电极41的区域中的开口)的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为30nm的Ni和膜厚度为400nm的Au以形成金属层叠膜(Ni/Au)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过在开口650中剩余的金属层叠膜形成栅电极41。
根据上述工艺，可以制造本实施方案中的半导体器件。
应注意的是，除上述内容之外的其他内容与第十三实施方案中的内容相同。
第十五实施方案
半导体器件
接下来，将参照图63来描述第十五实施方案中的半导体器件。在本实施方案中的半导体器件中，在由半导体材料等形成的衬底10上形成有作为氮化物半导体层的AlN层11、i-GaN层21、p-GaN层822、i-GaN 层823以及n-AlGaN层824。在本实施方案中，i-GaN层21、p-GaN层 822、i-GaN层823以及n-AlGaN层824可以分别被描述为第一半导体层、第二半导体层、第三半导体层以及第四半导体层。
在n-AlGaN层824上形成有源电极42和漏电极43，并且在形成有栅电极41的区域中，n-AlGaN层824、i-GaN层823以及p-GaN层822 被移除。然而，在栅电极41形成的区域中，i-GaN层21可以被部分地移除。
在本实施方案中，在上述被移除的区域中的源电极42侧的拐角处，形成有其中p-GaN层822的上表面和侧表面的一部分被露出的伸出部 822a。据此，关于经由绝缘层30受栅电极41影响的p-GaN层822的长度，相比于漏电极43侧的长度，源电极42侧的长度可以进一步增加。因此，栅极阈值电压可以增大，由此可以使导通电流增大。在本实施方案中，伸出部822a形成为在p-GaN层822的上表面侧沿将源电极42和漏电极 43连接的方向具有约0.1μm的长度。
也就是说，在p-GaN层822的伸出部822a中，p-GaN层822的上表面和侧表面的一部分在源电极42侧伸出，由此经由绝缘层30受栅电极 41影响的p-GaN层822的长度增加。据此，可以得到与其中p-GaN层 822的膜厚度被制得大的实例相同的效果，由此栅极阈值电压可以增大。另一方面，在漏电极43侧，在p-GaN层822的侧表面上没有形成伸出部，由此经由绝缘层30受栅电极41影响的p-GaN层822的长度减小，由此可以使导通电流增大。
制造半导体器件的方法
接下来，将描述制造本实施方案中的半导体器件的方法。
首先，如图64A所示，在衬底10上形成AlN层11、作为第一半导体层的i-GaN层21、作为第二半导体层的p-GaN层822、作为第三半导体层的i-GaN层823以及作为第四半导体层的n-AlGaN层824。在本实施方案中，AlN层11、i-GaN层21、p-GaN层822、i-GaN层823以及 n-AlGaN层824由氮化物半导体形成，并且通过金属有机气相外延 (MOVPE)以外延生长形成。
衬底10由硅半导体衬底等构成，并且AlN层11是缓冲层。i-GaN层 21的厚度为3μm。p-GaN层822的厚度为100nm并且掺杂有浓度为 1×1019cm-3的Mg作为p型杂质元素。i-GaN层823的厚度为500nm。 n-AlGaN层824的厚度为30nm并且掺杂有浓度为5×1018cm-3的Si作为n型杂质元素。
接着，虽然未示出，但是可以形成元件隔离区。具体地，向n-AlGaN 层824上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成元件隔离区的区域中具有开口的抗蚀剂图案(未示出)。接着，执行使用氯基气体的干法蚀刻或离子注入Ar等以形成元件隔离区(未示出)。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图64B所示，在n-AlGaN层824上形成在形成有第一开口851(将稍后描述)的区域中具有开口871a的抗蚀剂图案871。具体地，向n-AlGaN层824上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成具有开口871a的抗蚀剂图案871。
接下来，如图64C所示，通过使用氯基气体的干法蚀刻例如RIE来移除在抗蚀剂图案871的开口871a中的n-AlGaN层824和i-GaN层823 以露出p-GaN层822的前表面。据此，形成第一开口851。
接下来，如图65A所示，通过有机溶剂等移除抗蚀剂图案871。
接下来，如图65B所示，形成被构造成在第一开口851的底表面中形成有第二开口852(将稍后描述)的抗蚀剂图案872。具体地，向与第一开口851的底表面对应的n-AlGaN层824和p-GaN层822上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成抗蚀剂图案872。所形成的抗蚀剂图案872具有形状与第二开口852(将稍后描述)的形状相对应的开口872a。因此，开口872a形成在第一开口851内部，并且以成为第一开口851的底表面的p-GaN层822上的源电极42侧被覆盖的方式形成。因此，抗蚀剂图案872的开口872a小于第一开口851。
接下来，如图65C所示，通过使用氯基气体的干法蚀刻例如RIE来移除抗蚀剂图案872的开口872a中的p-GaN层822和i-GaN层21的一部分以形成第二开口852。据此，在p-GaN层822的源电极42侧的侧表面上形成在与第一开口851有关的第二开口852中伸出的伸出部822a。在本实施方案中，开口850由形成伸出部822a的第一开口851和第二开口852构成。
接下来，如图66A所示，通过有机溶剂等移除抗蚀剂图案872。
接下来，如图66B所示，在开口850的底表面和侧表面上以及在 n-AlGaN层824上形成绝缘层30。绝缘层30由膜厚度为2nm至200nm 例如20nm的Al2O3形成。形成绝缘层30的方法的示例包括ALD、溅射、等离子体CVD等，在本实施方案中，绝缘层30通过ALD形成。据此，绝缘层30形成在成为开口850的底表面的i-GaN层21上、形成在p-GaN 层822的侧表面上和p-GaN层822上、形成在i-GaN层823和n-AlGaN 层824的侧表面上以及形成在n-AlGaN层824上。
接下来，如图66C所示，移除其中形成源电极42和漏电极43的区域中的绝缘层30以露出n-AlGaN层824，从而形成开口30a和30b。具体地，向绝缘层30的前表面施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氟基气体或氯基气体的干法蚀刻或湿法蚀刻来移除其中没有形成抗蚀剂图案的区域中的绝缘层30以露出 n-AlGaN层824的前表面，从而形成开口30a和30b。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图67A所示，在绝缘层30的露出n-AlGaN层824的开口 30a和30b中形成源电极42和漏电极43。具体地，向n-AlGaN层824和绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为20nm的Ti和膜厚度为200 nm的Al以形成膜，从而形成金属层叠膜(Ti/Al)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过剩余的金属层叠膜形成源电极42和漏电极43。接着，在400℃至 1000℃的温度下例如在550℃的温度下在氮气氛中进行热处理以建立欧姆接触。
接下来，如图67B所示，在形成开口850的区域中的绝缘层30上形成栅电极41。具体地，向绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以经由绝缘层30形成具有开口850(也就是在形成栅电极41的区域中的开口)的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为30nm的Ni和膜厚度为400nm的Au以形成金属层叠膜(Ni/Au)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过在开口850中剩余的金属层叠膜形成栅电极41。
据此，可以制造本实施方案中的半导体器件。
应注意的是，除上述内容之外的其他内容与第一实施方案的内容相同。
第十六实施方案
半导体器件
接下来，将参照图68来描述第十六实施方案中的半导体器件。在本实施方案的半导体器件中，在由半导体材料等形成的衬底10上形成有作为氮化物半导体层的AlN层11、i-GaN层21、p-GaN层822、i-GaN层 823以及n-GaN层924。在本实施方案中，i-GaN层21、p-GaN层822、 i-GaN层823以及n-GaN层924可以分别被描述为第一半导体层、第二半导体层、第三半导体层以及第四半导体层。
在n-GaN层924上形成有源电极42和漏电极43，并且在形成有栅电极41的区域中，n-GaN层924、i-GaN层823以及p-GaN层822被移除。然而，在栅电极41形成的区域中，i-GaN层21可以被部分地移除。
在本实施方案中，在上述被移除的区域中的源电极42侧的拐角中，形成有其中p-GaN层822的上表面和侧表面的一部分被露出的伸出部 822a。据此，关于经由绝缘层30受栅电极41影响的p-GaN层822的长度，相比于漏电极43侧的长度，源电极42侧的长度可以进一步增加。因此，栅极阈值电压可以增大，由此可以使导通电流增大。
也就是说，在p-GaN层822的伸出部822a中，p-GaN层822的上表面和侧表面的一部分在源电极42侧伸出，由此经由绝缘层30受栅电极 41影响的p-GaN层822的长度增加。据此，可以得到与其中p-GaN层 822的膜厚度被制得大的实例相同的效果，由此栅极阈值电压可以增大。另一方面，在漏电极43侧，在p-GaN层822的侧表面上没有形成伸出部，由此经由绝缘层30受栅电极41影响的p-GaN层822的长度减小，由此可以使导通电流增大。
制造半导体器件的方法
接下来，将描述制造本实施方案中的半导体器件的方法。
首先，如图69A所示，在衬底10上形成AlN层11、作为第一半导体层的i-GaN层21、作为第二半导体层的p-GaN层822、作为第三半导体层的i-GaN层823以及作为第四半导体层的n-GaN层924。在本实施方案中，AlN层11、i-GaN层21、p-GaN层822、i-GaN层823以及n-GaN 层924由氮化物半导体形成，并且通过金属有机气相外延(MOVPE)以外延生长形成。
衬底10由硅半导体衬底等构成，并且AlN层11是缓冲层。i-GaN层 21的厚度为3μm。p-GaN层822的厚度为100nm并且掺杂有浓度为 1×1019cm-3的Mg作为p型杂质元素。i-GaN层823的厚度为500nm。 n-GaN层924的厚度为500nm并且掺杂有浓度为1×1018cm-3的Si作为n型杂质元素。
接着，虽然未示出，但是可以形成元件隔离区。具体地，向n-GaN 层924上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成元件隔离区的区域中具有开口的抗蚀剂图案(未示出)。接着，执行使用氯基气体的干法蚀刻或离子注入Ar等以形成元件隔离区(未示出)。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图69B所示，在n-GaN层924上形成在形成有第一开口 851(将稍后描述)的区域中具有开口871a的抗蚀剂图案871。具体地，向n-GaN层924上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成具有开口871a的抗蚀剂图案871。
接下来，如图69C所示，通过使用氯基气体的干法蚀刻例如RIE来移除在抗蚀剂图案871的开口871a中的n-GaN层924和i-GaN层823以露出p-GaN层822的前表面。据此，形成第一开口851。
接下来，如图70A所示，通过有机溶剂等移除抗蚀剂图案871。
接下来，如图70B所示，形成被构造成在第一开口851的底表面中形成有第二开口852(将稍后描述)的抗蚀剂图案872。具体地，向与第一开口851的底表面对应的n-GaN层924和p-GaN层822上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成抗蚀剂图案872。所形成的抗蚀剂图案872具有形状与第二开口852(将稍后描述)的形状相对应的开口872a。因此，开口872a形成在第一开口851内部，并且以成为第一开口851的底表面的p-GaN层822上的源电极42侧被覆盖的方式形成。因此，抗蚀剂图案872的开口872a小于第一开口851。
接下来，如图70C所示，通过使用氯基气体的干法蚀刻例如RIE来移除抗蚀剂图案872的开口872a中的p-GaN层822和i-GaN层21的一部分以形成第二开口852。据此，在p-GaN层822的源电极42侧的侧表面上形成在与第一开口851有关的第二开口852中伸出的伸出部822a。在本实施方案中，开口850由形成伸出部822a的第一开口851和第二开口852构成。
接下来，如图71A所示，通过有机溶剂等移除抗蚀剂图案872。
接下来，如图71B所示，在开口850的底表面和侧表面上以及在 n-GaN层924上形成绝缘层30。绝缘层30由膜厚度为2nm至200nm例如20nm的Al2O3形成。形成绝缘层30的方法的示例包括ALD、溅射、等离子体CVD等，在本实施方案中，绝缘层30通过ALD形成。据此，绝缘层30形成在成为开口850的底表面的i-GaN层21上、形成在p-GaN 层822的侧表面上和p-GaN层822上、形成在i-GaN层823和n-GaN层 924的侧表面上以及形成在n-GaN层924上。
接下来，如图71C所示，移除其中形成源电极42和漏电极43的区域中的绝缘层30以露出n-GaN层924，从而形成开口30a和30b。具体地，向绝缘层30的前表面施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过使用氟基气体或氯基气体的干法蚀刻或湿法蚀刻来移除其中没有形成抗蚀剂图案的区域中的绝缘层30以露出 n-GaN层924的前表面，从而形成开口30a和30b。接着，通过有机溶剂等移除抗蚀剂图案(未示出)。
接下来，如图72A所示，在绝缘层30的露出n-GaN层924的开口 30a和30b中形成源电极42和漏电极43。具体地，向n-GaN层924和绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以形成在形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为20nm的Ti和膜厚度为200nm 的Al以形成膜，从而形成金属层叠膜(Ti/Al)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过剩余的金属层叠膜形成源电极42和漏电极43。接着，在400℃至 1000℃的温度下例如在550℃的温度下在氮气氛中进行热处理以建立欧姆接触。
接下来，如图72B所示，在形成开口850的区域中的绝缘层30上形成栅电极41。具体地，向绝缘层30上施加光致抗蚀剂，然后由曝光设备进行曝光，并进行显影，以经由绝缘层30形成具有开口850(也就是在形成栅电极41的区域中的开口)的抗蚀剂图案(未示出)。接着，通过真空沉积等层叠膜厚度为30nm的Ni和膜厚度为400nm的Au以形成金属层叠膜(Ni/Au)。接着，通过浸没在有机溶剂等中将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除，以通过在开口850中剩余的金属层叠膜形成栅电极41。
据此，可以制造本实施方案中的半导体器件。
应注意的是，除上述内容之外的其他内容与第十五实施方案的内容相同。
前文中，已详细描述了实施方案，但不限于特定实施方案。可以在所附权利要求的范围内进行各种修改和变化。
关于上述描述，公开了所附的附件。

Claims (9)

1.一种半导体器件，包括：
形成在衬底之上并由氮化物半导体形成的第一半导体层；
形成在所述第一半导体层之上并由氮化物半导体形成的第二半导体层；
形成在所述第二半导体层之上并由氮化物半导体形成的第三半导体层；
形成在所述第三半导体层之上的源电极和漏电极；
形成在所述源电极与所述漏电极之间的在所述第一半导体层中的凹陷；
在所述源电极与所述漏电极之间的穿透所述第二半导体层和所述第三半导体层并且到达所述凹陷的沟槽；
形成在所述沟槽的侧表面和底表面上的绝缘层；以及
经由所述绝缘层形成在沟槽中的栅电极，
其中所述栅电极包括形成为接触源电极侧上的所述绝缘层的第一栅电极部和形成为接触漏电极侧上的所述绝缘层的第二栅电极部，所述第一栅电极部和所述第二栅电极部形成在所述沟槽中，以及
所述第一栅电极部和所述第二栅电极部由彼此不同的材料形成，
其中，所述第一栅电极部由包含Pt、Ni、Au、Pd和Cu中的任意元素的材料形成，以及
所述第二栅电极部由包含Mo、Al、Ta和Ti中的任意元素的材料形成。
2.根据权利要求1所述的半导体器件，
其中所述第二半导体层由第一导电型半导体层构成，以及
所述第三半导体层由第二导电型半导体层构成。
3.根据权利要求1所述的半导体器件，
其中所述第三半导体层由第一导电型半导体层构成，以及
所述第二半导体层由带隙宽于所述第一半导体层和所述第三半导体层的带隙的材料形成。
4.根据权利要求1所述的半导体器件，
其中所述第一栅电极部由功函数高于所述第二栅电极部的功函数的材料形成。
5.根据权利要求1所述的半导体器件，
其中所述第一栅电极部由功函数为4.5eV或更大的材料形成，以及
所述第二栅电极部由功函数小于4.5eV的材料形成。
6.根据权利要求1所述的半导体器件，
其中所述第二半导体层由包含GaN的材料形成。
7.根据权利要求1所述的半导体器件，
其中所述第三半导体层由包含GaN的材料形成。
8.根据权利要求2所述的半导体器件，
其中所述第一导电型为p型。
9.根据权利要求2所述的半导体器件，
其中所述第二导电型为n型。
CN201410820297.6A 2014-01-08 2014-12-24 半导体器件 Active CN104766882B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014-001800 2014-01-08
JP2014001800A JP6229501B2 (ja) 2014-01-08 2014-01-08 半導体装置

Publications (2)

Publication Number Publication Date
CN104766882A CN104766882A (zh) 2015-07-08
CN104766882B true CN104766882B (zh) 2019-01-08

Family

ID=53495828

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410820297.6A Active CN104766882B (zh) 2014-01-08 2014-12-24 半导体器件

Country Status (4)

Country Link
US (1) US9553152B2 (zh)
JP (1) JP6229501B2 (zh)
CN (1) CN104766882B (zh)
TW (1) TWI608605B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015211062A1 (de) 2015-06-16 2016-12-22 Aktiebolaget Skf Lagerring mit Haltebord
ITUB20155536A1 (it) * 2015-11-12 2017-05-12 St Microelectronics Srl Transistore hemt di tipo normalmente spento includente una trincea contenente una regione di gate e formante almeno un gradino, e relativo procedimento di fabbricazione
ITUB20155862A1 (it) * 2015-11-24 2017-05-24 St Microelectronics Srl Transistore di tipo normalmente spento con ridotta resistenza in stato acceso e relativo metodo di fabbricazione
WO2019163075A1 (ja) * 2018-02-23 2019-08-29 三菱電機株式会社 半導体装置
JP7458199B2 (ja) * 2019-09-02 2024-03-29 株式会社東芝 半導体装置
JPWO2021070469A1 (zh) * 2019-10-09 2021-04-15
US11380677B2 (en) * 2020-04-28 2022-07-05 Globalfoundries Singapore Pte. Ltd. Transistor devices and methods of forming a transistor device
US11967619B2 (en) * 2020-09-16 2024-04-23 Teledyne Scientific & Imaging, Llc Laterally-gated transistors and lateral Schottky diodes with integrated lateral field plate structures
JP7470008B2 (ja) * 2020-10-19 2024-04-17 株式会社東芝 半導体装置
WO2023240529A1 (en) * 2022-06-16 2023-12-21 Innoscience (suzhou) Semiconductor Co., Ltd. Semiconductor device and manufacturing method thereof

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100044752A1 (en) * 2008-08-22 2010-02-25 Oki Electric Industry Co., Ltd. Semiconductor device and manufacturing method
CN102208448A (zh) * 2011-05-24 2011-10-05 西安电子科技大学 多晶Si1-xGex/金属并列覆盖双栅SSGOI nMOSFET器件结构
CN102237402A (zh) * 2010-05-06 2011-11-09 株式会社东芝 氮化物半导体元件
CN102386213A (zh) * 2010-09-02 2012-03-21 富士通株式会社 半导体器件及其制造方法和电源设备
US20120146097A1 (en) * 2010-12-10 2012-06-14 Fujitsu Limited Semiconductor device and method for manufacturing semiconductor device
CN102931221A (zh) * 2011-08-08 2013-02-13 瑞萨电子株式会社 半导体器件及制造该半导体器件的方法
CN103210495A (zh) * 2010-10-27 2013-07-17 住友电气工业株式会社 半导体器件及其制造方法
CN104465742A (zh) * 2013-09-17 2015-03-25 株式会社东芝 半导体装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0682837B2 (ja) * 1982-09-16 1994-10-19 財団法人半導体研究振興会 半導体集積回路
JPH03160761A (ja) * 1989-11-17 1991-07-10 Fujitsu Ltd 半導体装置
JP4495267B2 (ja) * 1998-10-28 2010-06-30 独立行政法人情報通信研究機構 半導体装置の製造方法
JP4663156B2 (ja) 2001-05-31 2011-03-30 富士通株式会社 化合物半導体装置
US20070200142A1 (en) * 2006-02-24 2007-08-30 Ching-Sung Lee High linear enhancement-mode heterostructure field-effect transistor
JP2008205414A (ja) 2007-01-26 2008-09-04 Rohm Co Ltd 窒化物半導体素子、窒化物半導体パッケージおよび窒化物半導体素子の製造方法
US20080203433A1 (en) * 2007-02-27 2008-08-28 Sanken Electric Co., Ltd. High electron mobility transistor and method of forming the same
JP2008210994A (ja) * 2007-02-27 2008-09-11 Nec Electronics Corp 横型ｍｏｓｆｅｔおよびその製造方法
US20080308870A1 (en) * 2007-06-15 2008-12-18 Qimonda Ag Integrated circuit with a split function gate
JP5566618B2 (ja) * 2008-03-07 2014-08-06 古河電気工業株式会社 ＧａＮ系半導体素子
JP5337415B2 (ja) 2008-06-30 2013-11-06 シャープ株式会社 ヘテロ接合電界効果トランジスタおよびヘテロ接合電界効果トランジスタの製造方法
JP4794656B2 (ja) 2009-06-11 2011-10-19 シャープ株式会社 半導体装置
JP2011009493A (ja) 2009-06-26 2011-01-13 Toshiba Corp 半導体装置およびその製造方法
IT1401747B1 (it) 2010-08-02 2013-08-02 Selex Sistemi Integrati Spa Fabbricazione di transistori ad alta mobilita' elettronica con elettrodo di controllo a lunghezza scalabile
WO2012098635A1 (ja) 2011-01-17 2012-07-26 富士通株式会社 半導体装置及びその製造方法
JP5874173B2 (ja) 2011-02-25 2016-03-02 富士通株式会社 化合物半導体装置及びその製造方法
JP5866782B2 (ja) * 2011-03-24 2016-02-17 富士通株式会社 化合物半導体装置及びその製造方法
WO2012137309A1 (ja) * 2011-04-05 2012-10-11 住友電気工業株式会社 窒化物電子デバイスを作製する方法
JP5765147B2 (ja) 2011-09-01 2015-08-19 富士通株式会社 半導体装置
TWI462295B (zh) * 2011-11-15 2014-11-21 Anpec Electronics Corp 溝渠型功率電晶體元件及其製作方法
KR20180123740A (ko) * 2012-05-18 2018-11-19 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100044752A1 (en) * 2008-08-22 2010-02-25 Oki Electric Industry Co., Ltd. Semiconductor device and manufacturing method
CN102237402A (zh) * 2010-05-06 2011-11-09 株式会社东芝 氮化物半导体元件
CN102386213A (zh) * 2010-09-02 2012-03-21 富士通株式会社 半导体器件及其制造方法和电源设备
CN103210495A (zh) * 2010-10-27 2013-07-17 住友电气工业株式会社 半导体器件及其制造方法
US20120146097A1 (en) * 2010-12-10 2012-06-14 Fujitsu Limited Semiconductor device and method for manufacturing semiconductor device
CN102208448A (zh) * 2011-05-24 2011-10-05 西安电子科技大学 多晶Si1-xGex/金属并列覆盖双栅SSGOI nMOSFET器件结构
CN102931221A (zh) * 2011-08-08 2013-02-13 瑞萨电子株式会社 半导体器件及制造该半导体器件的方法
CN104465742A (zh) * 2013-09-17 2015-03-25 株式会社东芝 半导体装置

Also Published As

Publication number Publication date
TW201532273A (zh) 2015-08-16
US20150194512A1 (en) 2015-07-09
TWI608605B (zh) 2017-12-11
CN104766882A (zh) 2015-07-08
JP2015130436A (ja) 2015-07-16
JP6229501B2 (ja) 2017-11-15
US9553152B2 (en) 2017-01-24

Similar Documents

Publication Publication Date Title
CN104766882B (zh) 半导体器件
US11322599B2 (en) Enhancement mode III-nitride devices having an Al1-xSixO gate insulator
CN104821340B (zh) 半导体器件
CN103797581B (zh) 用于生长iii‑v外延层的方法和半导体结构
CN103681835B (zh) 具有多个栅极电介质层的异质结构晶体管
JP6362248B2 (ja) Ｍｉｓｈｆｅｔおよびショットキーデバイスの統合
JP6054070B2 (ja) Ｈｅｍｔ装置を製造するｃｍｏｓコンパチブルな方法とそのｈｅｍｔ装置
CN203312300U (zh) 半导体装置
JP6767741B2 (ja) 窒化物半導体装置およびその製造方法
JP5487615B2 (ja) 電界効果半導体装置及びその製造方法
EP2722890B1 (en) Schottky diode structure and method of fabrication
CN104241350B (zh) 用于常关化合物半导体晶体管的栅极堆叠
CN103887334B (zh) GaN高电子迁移率晶体管和GaN二极管
CN104022148A (zh) 具有AlSiN钝化层的异质结构功率晶体管
JP2004273486A (ja) 半導体装置およびその製造方法
CN106024879A (zh) 半导体器件和制造半导体器件的方法
CN103545362B (zh) 化合物半导体器件及其制造方法
CN104037212A (zh) 氮化物半导体元件及其制造方法
CN108231863B (zh) 半导体装置及其制造方法
US10243049B2 (en) Nitride semiconductor device
JP2008198947A (ja) 半導体装置及びその製造方法
JP5827529B2 (ja) 窒化物半導体装置およびその製造方法
JP2007281453A (ja) 半導体電界効果トランジスタ及びその製造方法
TWI509797B (zh) 化合物半導體裝置及其製造方法
US11081579B2 (en) High electron mobility transistor and method of fabricating the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant