TW201532273A - 半導體裝置 - Google Patents

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Abstract

一種半導體裝置包括:一第一半導體層,其形成在一基材上方並由氮化物半導體形成;一第二半導體層,其形成在該第一半導體層上方並由氮化物半導體形成;一第三半導體層,其形成在該第二半導體層上方並由氮化物半導體形成;一源極電極與一汲極電極,其形成在該第三半導體層上方;一開口,其形成在該第二半導體層與該第三半導體層中介於該源極電極與該汲極電極之間;一絕緣層,其形成在該開口的一側表面與一底表面上;以及一閘極電極,其形成在該開口內遍及該絕緣層。

Description

半導體裝置 領域
本案所討論的實施例係關於半導體裝置。
背景
氮化物半導體GaN、AlN、與InN,由其混晶構成的材料,以及相似物具有寬帶隙,於是已用作高輸出電子裝置、短波長發光裝置、及相似裝置。舉例來說,為氮化物半導體之GaN具有3.4Ev之帶隙。該帶隙係大於1.1eV之Si帶隙與1.4eV之GaAs帶隙。
高輸出電子裝置的例子包括作為場效電晶體(FET)的高電子遷移率電晶體(HEMT)。使用氮化物半導體的HEMT可用作高輸出與高效率放大器、大功率切換裝置及相似裝置。舉例來說,在AlGaN用於電子供應層和GaN用於電子移行層的HEMT中,由於AlGaN與GaN之間的晶格常數差異所導致的扭曲,壓電極化及相似現象在AlGaN中發生,於是生成高濃度的二維電子氣(2DEG)。具有上述結構的HEMT-亦即在具有電子供應層係由AlGaN形成並形成在形成作為電子轉運層的GaN上之結構的HEMT中-通常為 常開。然而,在上述高輸出電子裝置中,從成本或失效保護的觀點而言,有需要常閉的應用。
另一方面,即使在具有除HEMT以外結構的半導體裝置中,高輸出電子裝置可使用諸如GaN之氮化物半導體製作。在該半導體裝置中,亦揭示了具有能夠實現常閉之結構的半導體裝置。
然而,在使用GaN及相似物的揭示半導體裝置中,常閉是可能的,但耐受電壓可能不夠,於是該半導體裝置在一些情況下可能不適宜作為高功率切換裝置。
下列為參考文件:[文件1]日本特許公開專利公開號2002-359256,[文件2]日本特許公開專利公開號2008-205414與[文件3]日本特許公開專利公開號2013-55148。
概要
根據本發明一態樣,一種半導體裝置包括:一第一半導體層,其形成在一基材上方並由氮化物半導體形成;一第二半導體層,其形成在該第一半導體層上方並由氮化物半導體形成;一第三半導體層,其形成在該第二半導體層上方並由氮化物半導體形成;一源極電極與一汲極電極,其形成在該第三半導體層上方;一開口,其形成在該第二半導體層與該第三半導體層中介於該源極電極與該汲極電極之間;一絕緣層,其形成在該開口的一側表面與一底表面上;以及一閘極電極,其形成在該開口內遍及該絕緣層。
10‧‧‧基材
11‧‧‧AlN層
21‧‧‧i-GaN層
22‧‧‧p-GaN層
23‧‧‧n-GaN層
30‧‧‧絕緣層
30a、30b‧‧‧開口
41‧‧‧閘極電極
42‧‧‧源極電極
43‧‧‧汲極電極
50‧‧‧開口
122‧‧‧AlGaN層
225‧‧‧i-GaN層
323‧‧‧i-GaN層
324‧‧‧AlGaN層
421‧‧‧n-GaN層
540‧‧‧閘極電極
541、542‧‧‧閘極電極部分
622‧‧‧p-GaN層
622a‧‧‧傾斜表面
623‧‧‧n-GaN層
624‧‧‧AlGaN層
626‧‧‧n-GaN層
650、651、652‧‧‧開口
671‧‧‧硬質遮罩
671a‧‧‧開口
672‧‧‧抗蝕圖案
672a‧‧‧開口
722‧‧‧AlGaN層
722a‧‧‧傾斜表面
850‧‧‧開口
822‧‧‧p-GaN層
822a‧‧‧伸出部分
823‧‧‧i-GaN層
824‧‧‧n-AlGaN層
850、851、852‧‧‧開口
871、872‧‧‧抗蝕圖案
872a‧‧‧開口
910‧‧‧基材
921‧‧‧n-GaN層
922‧‧‧p-GaN層
923‧‧‧n-GaN層
924‧‧‧n-GaN層
930‧‧‧絕緣層
941‧‧‧閘極電極
942‧‧‧源極電極
943‧‧‧汲極電極
圖1為半導體裝置結構圖;圖2為第一實施例的半導體裝置結構圖;圖3為第一半導體裝置Ids-Vds特性的示意圖;圖4A至4C為第一實施例的半導體裝置製造方法的製程圖(部分1);圖5A至5C為第一實施例的半導體裝置製造方法的製程圖(部分2);圖6為第二實施例的半導體裝置結構圖;圖7A至7C為第二實施例的半導體裝置製造方法的製程圖(部分1);圖8A至8C為第二實施例的半導體裝置製造方法的製程圖(部分2);圖9為第三實施例的半導體裝置結構圖;圖10A至10C為第三實施例的半導體裝置製造方法的製程圖(部分1);圖11A至11C為第三實施例的半導體裝置製造方法的製程圖(部分2);圖12為第四實施例的半導體裝置結構圖;圖13A至13C為第四實施例的半導體裝置製造方法的製程圖(部分1);圖14A至14C為第四實施例的半導體裝置製造方法的製程圖(部分2);圖15為第五實施例的半導體裝置結構圖; 圖16A至16C為第五實施例的半導體裝置製造方法的製程圖(部分1);圖17A至17C為第五實施例的半導體裝置製造方法的製程圖(部分2);圖18為第六實施例的半導體裝置結構圖;圖19A至19C為第六實施例的半導體裝置製造方法的製程圖(部分1);圖20A至20C為第六實施例的半導體裝置製造方法的製程圖(部分2);圖21為第七實施例的半導體裝置結構圖;圖22為繪示電極材料的功函數值圖式;圖23為繪示第七實施例半導體裝置Ids-Vg關係的示意圖;圖24為繪示第七實施例半導體裝置Ids-Vds特性的示意圖;圖25A至25C為第七實施例的半導體裝置製造方法的製程圖(部分1);圖26A至26C為第七實施例的半導體裝置製造方法的製程圖(部分2);圖27為第七實施例的半導體裝置製造方法的製程圖(部分3);圖28為第八實施例的半導體裝置結構圖;圖29A至29C為第八實施例的半導體裝置製造方法的製程圖(部分1); 圖30A至30C為第八實施例的半導體裝置製造方法的製程圖(部分2);圖31為第八實施例的半導體裝置製造方法的製程圖(部分3);圖32為第九實施例的半導體裝置結構圖;圖33A至33C為第九實施例的半導體裝置製造方法的製程圖(部分1);圖34A至34C為第九實施例的半導體裝置製造方法的製程圖(部分2);圖35為第九實施例的半導體裝置製造方法的製程圖(部分3);圖36為第十實施例的半導體裝置結構圖;圖37A至37C為第十實施例的半導體裝置製造方法的製程圖(部分1);圖38A至38C為第十實施例的半導體裝置製造方法的製程圖(部分2);圖39為第十實施例的半導體裝置製造方法的製程圖(部分3);圖40為第十一實施例的半導體裝置結構圖;圖41A至41C為第十一實施例的半導體裝置製造方法的製程圖(部分1);圖42A至42C為第十一實施例的半導體裝置製造方法的製程圖(部分2);圖43為第十一實施例的半導體裝置製造方法的製程圖 (部分3);圖44為第十二實施例的半導體裝置結構圖;圖45A至45C為第十二實施例的半導體裝置製造方法的製程圖(部分1);圖46A至46C為第十三實施例的半導體裝置製造方法的製程圖(部分2);圖47為第十二實施例的半導體裝置製造方法的製程圖(部分3);圖48為第四實施例的另一半導體裝置結構圖;圖49為繪示就改變p-GaN層厚度而言的Ids-Vg特性示意圖;圖50為第十三實施例的半導體裝置結構圖;圖51為繪示第十三實施例的半導體裝置的Ids-Vg特性示意圖;圖52A至52C為第十三實施例的半導體裝置製造方法的製程圖(部分1);圖53A至53C為第十三實施例的半導體裝置製造方法的製程圖(部分2);圖54A至54C為第十三實施例的半導體裝置製造方法的製程圖(部分3);圖55A至55C為第十三實施例的半導體裝置製造方法的製程圖(部分4);圖56為第十三實施例的半導體裝置製造方法的製程圖(部分5); 圖57為第十四實施例的半導體裝置結構圖;圖58A至58C為第十四實施例的半導體裝置製造方法的製程圖(部分1);圖59A至59C為第十四實施例的半導體裝置製造方法的製程圖(部分2);圖60A至60C為第十四實施例的半導體裝置製造方法的製程圖(部分3);圖61A至61C為第十四實施例的半導體裝置製造方法的製程圖(部分4);圖62為第十四實施例的半導體裝置製造方法的製程圖(部分5);圖63為第十五實施例的半導體裝置結構圖;圖64A至64C為第十六實施例的半導體裝置製造方法的製程圖(部分1);圖65A至65C為第十五實施例的半導體裝置製造方法的製程圖(部分2);圖66A至66C為第十五實施例的半導體裝置製造方法的製程圖(部分3);圖67A與67B為第十五實施例的半導體裝置製造方法的製程圖(部分4);圖68為第十六實施例的半導體裝置結構圖;圖69A至69C為第十六實施例的半導體裝置製造方法的製程圖(部分1);圖70A至70C為第十六實施例的半導體裝置製造方法 的製程圖(部分2);圖71A至71C為第十六實施例的半導體裝置製造方法的製程圖(部分3);以及圖72A與72B為第十六實施例的半導體裝置製造方法的製程圖(部分4)。
實施例的說明
例示實施例將說明於下。相同參照編號將給予相同構件及相似物,將不重複其說明。
第一實施例
首先,由氮化物半導體形成且能夠常閉的一半導體裝置將參照圖1說明。在該半導體裝置中,一n-GaN層921係形成在由一半導體材料及相似物形成的一基材910上,一p-GaN層922與一n-GaN層923係堆疊並形成在相對於一閘極電極941側的一源極電極942側上的該n-GaN層921上。該源極電極942係形成在該n-GaN層923上,一汲極電極943係形成在該n-GaN層921上。
一絕緣層930係由Al2O3及相似物形成並形成在介於該源極電極942與該汲極電極943之間的該n-GaN層923的一前表面與一側表面上、該p-GaN層922的一側表面上、和該n-GaN層921的一前表面及相似面上。該閘極電極941係以俾使其底表面經由該絕緣層930座落於該n-GaN層921上且在源極電極942側的側表面一部分接觸到形成在該n-GaN層923與該p-GaN層922的側表面上的該絕緣層930的 方式形成。因此,導電層該n-GaN層921與該n-GaN層923係形成在成為電子屏蔽層的該p-GaN層922的上下側上。
在具有上述結構的半導體裝置中,金屬氧化物半導體(MOS)結構係藉由該p-GaN層922、該絕緣層930、與該閘極電極941形成在該p-GaN層922的一側-表面側上。因此,有可能實現常閉模式,其中開-關控制可藉由施加至閘極電極941的電壓來進行。
在具有上述結構的半導體裝置中,該p-GaN層922與該n-GaN層923係經由該絕緣層930形成在該閘極電極941的一源極電極942側上的一側表面上。此外,在該閘極電極941的一汲極電極943側,該汲極電極943係形成在該n-GaN層921上,以容許一電流以低電阻經由該n-GaN層921流至該汲極電極943。因此,該p-GaN層922與該n-GaN層923並未形成在該閘極電極941的一汲極電極943側上。此外,圖1的虛線箭頭1A代表半導體裝置開啟時電流流動的路徑。
因此,施加至該汲極電極943的一汲極電壓係施加至該p-GaN層922,於是具有上述結構的該半導體裝置的耐受電壓係取決於該p-GaN層922的擊穿耐受電壓。因此,在該p-GaN層922係形成得相對薄以降低開通電阻的情況中,耐受電壓下降了。此外在該p-GaN層922係形成得相對厚以增加耐受電壓的情況中,開通電阻升高了。亦即,在具有圖1所繪示結構的半導體裝置中,耐受電壓與開通電阻係呈權衡關係。
半導體裝置
接著,根據第一實施例的半導體裝置將參照圖2說明。在本實施例的半導體裝置中,作為氮化物半導體層,一i-GaN層21、一p-GaN層22、與一n-GaN層23係形成在由半導體材料及相似物所形成的一基材10上。在本實施例中,該i-GaN層21、該p-GaN層22、與該n-GaN層23可分別描述為一第一半導體層、一第二半導體層、與一第三半導體層。
一源極電極42與一汲極電極43係形成在該n-GaN層23上,而在形成有一閘極電極41的區域內,該n-GaN層23與該p-GaN層22被移除。然而,在形成該閘極電極41的該區域內,該i-GaN層21可被局部地移除。
一絕緣層30係形成在該n-GaN層23的一前表面與一側表面上、該p-GaN層22的一側表面上、與該i-GaN層21的一前表面及相似面上,該閘極電極41係形成在該絕緣層30上的該n-GaN層23與該p-GaN層22被移除的一區域內。因此,該閘極電極41的一源極電極42側上的一側表面與一汲極電極43側上的一側表面係形成為接觸到該絕緣層30,以便使得該p-GaN層22與該n-GaN層23的側表面彼此結合經過該絕緣層30。
在本實施例的半導體裝置中,該第一半導體層i-GaN層21不含雜質或含甚少雜質。因此,電阻係高,並有可能增進耐受電壓。然而,當一電壓施加至該閘極電極41時,一反向通道係經由該絕緣層30形成在該p-GaN層22內,一通道係經由該絕緣層30形成在一i-GaN層-即該i-GaN層 21-內。因此,一電流係經由圖2的虛線箭頭2A所指的電流路徑流動。
在本實施例中,較佳的是該第一半導體層i-GaN層21為非摻雜型。此外,在該i-GaN層21摻雜有雜質元素的情況中,較佳的是雜質的濃度為1×1016cm-3或更少。此外,較佳的是該第二半導體層p-GaN層22的膜厚度為50nm至1000nm,該p-GaN層22係摻雜有濃度1×1018cm-3或更多的Mg及相似物作為p-型元素雜質。此外,較佳的是該第三半導體層n-GaN層23係摻雜有濃度1×1018cm-3或更多的Si及相似物作為n-型雜質元素。該絕緣層30係由包括選自鋁(Al)、矽(Si)、但(Ta)、鉿(Hf)、鈦(Ti)、與鋯(Zr)的一或多個元素的氧化物、氮化物、與氧氮化物的材料形成。
接著,將說明本實施例半導體裝置的耐受電壓。圖3係繪示具有圖1所繪示結構的半導體裝置與圖2所繪示的本實施例半導體裝置在夾止條件下的汲極電壓(汲極-源極電壓)Vds與汲極電流(汲極-源極電流)之間的關係。此外在圖3中,3A代表具有圖1所繪示結構的半導體裝置的特性,而3B代表圖2所繪示的本實施例半導體裝置的特性。在圖3中,如3A所指,在具有圖1所繪示結構的半導體裝置中,擊穿係由於約略100V的一汲極電壓的電場集中在該p-GaN層922內而發生。反之,如3B所指,在圖2所繪示的本實施例半導體裝置中,在施加一汲極電壓時的擊穿電壓變為約略600V。因此,在本實施例半導體裝置中,有可能增進耐受電壓。
半導體裝置製造方法
接著,將說明本實施例的半導體裝置製造方法。
首先,如圖4A所繪示,該第一半導體層i-GaN層21、該第二半導體層p-GaN層22、與該第三半導體層n-GaN層23係藉由磊晶生長形成在該基材10上。在本實施例中,該i-GaN層21、該p-GaN層22、與該n-GaN層23係由氮化物半導體形成。此外,該i-GaN層21、該p-GaN層22、與該n-GaN層23係藉由金屬有機氣相磊晶術(MOVPE)由磊晶生長形成。
該基材10係由矽半導體基材及相似物構成,該i-GaN層21具有3μm厚度。該p-GaN層22具有500nm厚度,並摻雜有濃度1×1019cm-3的Mg作為p-型雜質元素。該n-GaN層23具有500nm厚度並摻雜有濃度1×1018cm-3的Si作為n-型雜質元素。
隨後,儘管未顯示,可形成一元素隔離區。明確地說,一光阻係塗佈至該n-GaN層23上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該元素隔離區的區域內具有一開口的抗蝕圖案(未顯示)。隨後,進行使用氯基氣體的乾式蝕刻或Ar及相似物的離子植入,以形成該元素隔離區(未顯示)。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖4B所繪示,部分的該n-GaN層23、該p-GaN層22、與該i-GaN層21被移除,以形成一開口50。明確地說,一光阻係塗佈至該n-GaN層23上,並進行藉由曝光 設備之曝光與顯影,以形成在形成有該開口50的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,該n-GaN層23與該p-GaN層22係藉由乾式蝕刻移除,例如使用氯基氣體的反應式離子蝕刻(RIE),以露出該i-GaN層21,藉此形成該開口50。在本實施例中,在形成該開口50時,一部分的i-GaN層21可被移除。
接著,如圖4C所繪示,該絕緣層30係形成在該開口50的一底表面與一側表面上、與該n-GaN層23上。該絕緣層30係由具有2nm至200nm,舉例來說,20nm膜厚度的Al2O3形成。形成該絕緣層30的方法例子包括原子層沉積(ALD)、濺鍍、電漿化學氣相沉積(CVD)、及相似方法。在本實施例中,該絕緣層30係藉由ALD形成。據此,該絕緣層30係形成在成為該開口50的一底表面的該i-GaN層21上、在成為該開口50的一側表面的該p-GaN層22與該n-GaN層23的側表面上、與該n-GaN層23上。
接著,如圖5A所繪示,在形成有該源極電極42與該汲極電極43的區域內的該絕緣層30被移除,以露出該n-GaN層23,藉此形成開口30a與30b。明確地說,一光阻係塗佈至該絕緣層30的一前表面,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,在未形成有該抗蝕圖案的區域內的該絕緣層30係藉由使用氟基氣體或氯基氣體的乾式蝕刻或濕式蝕刻移除,以露出該n-GaN層23的一前表面,藉此形成該開口30a與30b。隨後,該抗 蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖5B所繪示,該源極電極42與該汲極電極43係形成在該絕緣層30的該開口30a與30b內,該n-GaN層23經由該開口30a與30b而被露出。明確地說,一光阻係塗佈至該n-GaN層23與該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,具有20nm膜厚度的鈦(Ti)與具有200nm膜厚度的鋁(Al)係藉由真空沉積及相似方法堆疊,以形成一膜,藉此形成一金屬堆疊膜(Ti/Al)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留的該金屬堆疊膜形成該源極電極42與該汲極電極43。隨後,熱處理係於400℃至1000℃溫度,舉例來說,於550℃溫度的氮氣氛中進行,以建立歐姆接觸。
接著,如圖5C所繪示,該閘極電極41係形成在該絕緣層30上形成有該開口50的區域內。明確地說,一光阻係塗佈至該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成一抗蝕圖案(未顯示),其具有經過該絕緣層30的該開口50,亦即,在形成有該閘極電極41的區域內的一開口。隨後,具有30nm膜厚度的鎳(Ni)與具有400nm膜厚度的金(Au)係藉由真空沉積及相似方法堆疊,以形成一金屬堆疊膜(Ni/Au)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留在該開口50內的該金屬堆疊膜形成該 閘極電極41。
據此,可製造本實施例的半導體裝置。
第二實施例
半導體裝置
接著,第二實施例的半導體裝置將參照圖6說明。在本實施例的半導體裝置中,作為氮化物半導體層,一i-GaN層21、一AlGaN層122、與一n-GaN層23係形成在由半導體材料及相似物所形成的一基材10上。在本實施例中,該i-GaN層21、該AlGaN層122、與該n-GaN層23可分別描述為一第一半導體層、一第二半導體層、與一第三半導體層。
一源極電極42與一汲極電極43係形成在該n-GaN層23上,而在形成有一閘極電極41的區域內,該n-GaN層23與該AlGaN層122被移除。然而,在形成該閘極電極41的該區域內,該i-GaN層21可被局部地移除。
一絕緣層30係形成在該n-GaN層23的一前表面與一側表面上、該AlGaN層122的一側表面上、與該i-GaN層21的一前表面及相似面上,該閘極電極41係形成在該絕緣層30上的該n-GaN層23與該AlGaN層122被移除的一區域內。因此,該閘極電極41的一源極電極42側上的一側表面與一汲極電極43側上的一側表面係形成為接觸到該絕緣層30,以便使得該AlGaN層122與該n-GaN層23的側表面彼此結合經過該絕緣層30。
在本實施例中,較佳的是該第二半導體層AlGaN 層122具有50nm至1000nm的膜厚度。此外,該第二半導體 層AlGaN層122係由具有比該第一半導體層i-GaN層21與該第三半導體層n-GaN層23的帶隙更寬的帶隙的材料形成。
半導體裝置製造方法
接著,將說明本實施例的半導體裝置製造方法。
首先,如圖7A所繪示,該第一半導體層i-GaN層21、該第二半導體層AlGaN層122、與該第三半導體層n-GaN層23係藉由磊晶生長形成在該基材10上。在本實施例中,該i-GaN層21、該AlGaN層122、與該n-GaN層23係由氮化物半導體形成,並藉由金屬有機氣相磊晶術(MOVPE)由磊晶生長形成。
該基材10係由矽半導體基材及相似物構成,該i-GaN層21具有3μm厚度,該AlGaN層122具有30nm厚度。該n-GaN層23具有500nm厚度並摻雜有濃度1×1018cm-3的Si作為n-型雜質元素。
隨後,儘管未顯示,可形成一元素隔離區。明確地說,一光阻係塗佈至該n-GaN層23上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該元素隔離區的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,進行使用氯基氣體的乾式蝕刻或Ar及相似物的離子植入,以形成該元素隔離區(未顯示)。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖7B所繪示,部分的該n-GaN層23、該AlGaN層122、與該i-GaN層21被移除,以形成一開口50。明確地說,一光阻係塗佈至該n-GaN層23上,並進行藉由曝 光設備之曝光與顯影,以形成在形成有該開口50的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,n-GaN層23與該AlGaN層122係藉由乾式蝕刻移除,例如使用氯基氣體的RIE,以露出該i-GaN層21,藉此形成該開口50。在本實施例中,在形成該開口50時,一部分的i-GaN層21可被移除。
接著,如圖7C所繪示,該絕緣層30係形成在該開口50的一底表面與一側表面上與該n-GaN層23上。該絕緣層30係由具有2nm至200nm,舉例來說,20nm膜厚度的Al2O3形成。形成該絕緣層30的方法例子包括ALD、濺鍍、電漿CVD、及相似方法。在本實施例中,該絕緣層30係藉由ALD形成。據此,該絕緣層30係形成在成為該開口50的一底表面的該i-GaN層21上、在成為該開口50的一側表面的該AlGaN層122與該n-GaN層23的側表面上、與在該n-GaN層23上。
接著,如圖8A所繪示,在形成有該源極電極42與該汲極電極43的區域內的該絕緣層30被移除,以露出該n-GaN層23,藉此形成開口30a與30b。明確地說,一光阻係塗佈至該絕緣層30的一前表面,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,在未形成該抗蝕圖案的區域內的該絕緣層30係藉由使用氟基氣體或氯基氣體的乾式蝕刻或濕式蝕刻移除,以露出該n-GaN層23的一前表面,藉此形成開口30a與30b。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖8B所繪示,該源極電極42與該汲極電極43係形成在該絕緣層30的該開口30a與30b內,該n-GaN層23經由該開口30a與30b而被露出。明確地說,一光阻係塗佈至該n-GaN層23與該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,具有20nm膜厚度的Ti與具有200nm膜厚度的Al係藉由真空沉積及相似方法堆疊,以形成一膜,藉此形成一金屬堆疊膜(Ti/Al)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留的該金屬堆疊膜形成該源極電極42與該汲極電極43。隨後,熱處理係於400℃至1000℃溫度,舉例來說,於550℃溫度的氮氣氛中進行,以建立歐姆接觸。
接著,如圖8C所繪示,該閘極電極41係形成在該絕緣層30上形成有該開口50的區域內。明確地說,一光阻係塗佈至該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成一抗蝕圖案(未顯示),其具有經過該絕緣層30的該開口50,亦即,在形成有該閘極電極41的區域內的一開口。隨後,具有30nm膜厚度的Ni與具有400nm膜厚度的Au係藉由真空沉積及相似方法堆疊,以形成一金屬堆疊膜(Ni/Au)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留在該開口50內的該金屬堆疊膜形成該閘極電極41。
據此,可製造本實施例的半導體裝置。要注意到除上述內容以外的內容係和第一實施例的內容相同。
第三實施例
半導體裝置
接著,第三實施例的半導體裝置將參照圖9說明。在本實施例的半導體裝置中,作為氮化物半導體層,一i-GaN層21、一AlGaN層122、一i-GaN層225、與一n-GaN層23係形成在由半導體材料及相似物所形成的一基材10上。在本實施例中,該i-GaN層21、該AlGaN層122、該i-GaN層225、與該n-GaN層23可分別描述為一第一半導體層、一第二半導體層、一第五半導體層、與一第三半導體層。
一源極電極42與一汲極電極43係形成在該n-GaN層23上,而在形成有一閘極電極41的區域內,該n-GaN層23、該i-GaN層225、與該AlGaN層122被移除。然而,在形成該閘極電極41的該區域內,該i-GaN層21可被局部地移除。
一絕緣層30係形成在該n-GaN層23的一前表面與一側表面上、該i-GaN層225的一側表面上、該AlGaN層122的一側表面上、與該i-GaN層21的一前表面及相似面上。此外,該閘極電極41係形成在該絕緣層30上的該n-GaN層23、該i-GaN層225、與該AlGaN層122被移除的一區域內。因此,該閘極電極41的一源極電極42側上的一側表面與一汲極電極43側上的一側表面係形成為接觸到該絕緣層30,以便使得該AlGaN層122、該i-GaN層225、與n-GaN層23的側表面 彼此結合經過該絕緣層30。
在本實施例中,該第五半導體層i-GaN層225係由具有比該第二半導體層AlGaN層122的帶隙更窄的帶隙的材料形成。
半導體裝置製造方法
接著,將說明本實施例的半導體裝置製造方法。
首先,如圖10A所繪示,該第一半導體層i-GaN層21、該第二半導體層AlGaN層122、該第五半導體層i-GaN層225、與該第三半導體層n-GaN層23係藉由磊晶生長形成在該基材10上。在本實施例中,該i-GaN層21、該AlGaN層122、該i-GaN層225、與該n-GaN層23係由氮化物半導體形成,並藉由金屬有機氣相磊晶術(MOVPE)由磊晶生長形成。
該基材10係由矽半導體基材及相似物構成,該i-GaN層21具有3μm厚度,該AlGaN層122具有30nm厚度,該i-GaN層225具有50nm厚度。該n-GaN層23具有500nm厚度並摻雜有濃度1×1018cm-3的Si作為n-型雜質元素。
隨後,儘管未顯示,可形成一元素隔離區。明確地說,一光阻係塗佈至該n-GaN層23上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該元素隔離區的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,進行使用氯基氣體的乾式蝕刻或Ar及相似物的離子植入,以形成該元素隔離區(未顯示)。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖10B所繪示,部分的該n-GaN層23、該i-GaN層225、該AlGaN層122、與該i-GaN層21被移除,以形成一開口50。明確地說,一光阻係塗佈至該n-GaN層23上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該開口50的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,該n-GaN層23、該i-GaN層225、與該AlGaN層122係藉由乾式蝕刻移除,例如使用氯基氣體的RIE,以露出該i-GaN層21,藉此形成該開口50。在本實施例中,在形成該開口50時,一部分的i-GaN層21可被移除。
接著,如圖10C所繪示,該絕緣層30係形成在該開口50的一底表面與一側表面上與該n-GaN層23上。該絕緣層30係由具有2nm至200nm,舉例來說,20nm膜厚度的Al2O3形成。形成該絕緣層30的方法例子包括ALD、濺鍍、電漿CVD、及相似方法。在本實施例中,該絕緣層30係藉由ALD形成。據此,該絕緣層30係形成在成為該開口50的一底表面的該i-GaN層21上、在成為該開口50的一側表面的該AlGaN層122、該i-GaN層225、與n-GaN層23的側表面上、與在該n-GaN層23上。
接著,如圖11A所繪示,在形成有該源極電極42與該汲極電極43的區域內的該絕緣層30被移除,以露出該n-GaN層23,藉此形成開口30a與30b。明確地說,一光阻係塗佈至該絕緣層30的一前表面,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,在未形成 該抗蝕圖案的區域內的該絕緣層30係藉由使用氟基氣體或氯基氣體的乾式蝕刻或濕式蝕刻移除,以露出該n-GaN層23的一前表面,藉此形成開口30a與30b。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖11B所繪示,該源極電極42與該汲極電極43係形成在該絕緣層30的該開口30a與30b內,該n-GaN層23經由該開口30a與30b而被露出。明確地說,一光阻係塗佈至該n-GaN層23與該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,具有20nm膜厚度的Ti與具有200nm膜厚度的Al係藉由真空沉積及相似方法堆疊,以形成一膜,藉此形成一金屬堆疊膜(Ti/Al)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留的該金屬堆疊膜形成該源極電極42與該汲極電極43。隨後,熱處理係於400℃至1000℃溫度,舉例來說,於550℃溫度的氮氣氛中進行,以建立歐姆接觸。
接著,如圖11C所繪示,該閘極電極41係形成在該絕緣層30上形成有該開口50的區域內。明確地說,一光阻係塗佈至該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成一抗蝕圖案(未顯示),其具有經過該絕緣層30的該開口50,亦即,在形成有該閘極電極41的區域內的一開口。隨後,具有30nm膜厚度的Ni與具有400nm膜厚度的Au係藉由真空沉積及相似方法堆疊,以形成一金屬堆疊膜 (Ni/Au)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留在該開口50內的該金屬堆疊膜形成該閘極電極41。
據此,可製造本實施例的半導體裝置。要注意到除上述內容以外的內容係和第二實施例的內容相同。
第四實施例
半導體裝置
接著,第四實施例的半導體裝置將參照圖12說明。在本實施例的半導體裝置中,作為氮化物半導體層,一i-GaN層21、一p-GaN層22、一i-GaN層323、與一AlGaN層324係形成在由半導體材料及相似物所形成的一基材10上。在本實施例中,該i-GaN層21、該p-GaN層22、該i-GaN層323、與該AlGaN層324可分別描述為一第一半導體層、一第二半導體層、一第三半導體層、與一第四半導體層。
一源極電極42與一汲極電極43係形成在該AlGaN層324上,而在形成有一閘極電極41的區域內,該AlGaN層324、該i-GaN層323、與該p-GaN層22被移除。然而,在形成該閘極電極41的該區域內,該i-GaN層21可被局部地移除。
一絕緣層30係形成在該AlGaN層324的一前表面與一側表面上、該i-GaN層323的一側表面上、該p-GaN層22的一側表面上、與該i-GaN層21的一前表面及相似面上。此外,該閘極電極41係形成在該絕緣層30上的該AlGaN層324、 該i-GaN層323、與該p-GaN層22被移除的區域內。因此,該閘極電極41的一源極電極42側上的一側表面與一汲極電極43側上的一側表面係形成為接觸到該絕緣層30,以便使得該p-GaN層22、該i-GaN層323、與該AlGaN層324的側表面彼此結合經過該絕緣層30。
在本實施例中,該第四半導體層AlGaN層324係由具有比該第三半導體層i-GaN層323的帶隙更寬的帶隙的材料形成。此外,該第四半導體層AlGaN層324係由具有比該第二半導體層p-GaN層22與該第一半導體層i-GaN層21的帶隙更寬的帶隙的材料形成。
如上所述,在本實施例中,第三半導體層係由該i-GaN層323構成,該第四半導體層係由該AlGaN層324構成。因此,在該第三半導體層中,2DEG(未顯示)係於該第三半導體層與該第四半導體層之間的界面附近生成,於是有可能降低此區域的電阻,於是有可能降低開通電阻。
半導體裝置製造方法
接著,將說明本實施例的半導體裝置製造方法。
首先,如圖13A所繪示,該第一半導體層i-GaN層21、該第二半導體層p-GaN層22、該第三半導體層i-GaN層323、與該第四半導體層AlGaN層324係藉由磊晶生長形成在該基材10上。在本實施例中,該i-GaN層21、該p-GaN層22、該i-GaN層323、與該AlGaN層324係由氮化物半導體形成,並藉由金屬有機氣相磊晶術(MOVPE)由磊晶生長形成。
該基材10係由矽半導體基材及相似物構成,該i-GaN層21具有3μm厚度。該p-GaN層22具有500nm厚度並摻雜有濃度1×1019cm-3的Mg作為p-型雜質元素。該i-GaN層323具有300nm厚度,該AlGaN層324具有30nm厚度。
隨後,儘管未顯示,可形成一元素隔離區。明確地說,一光阻係塗佈至該AlGaN層324上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該元素隔離區的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,進行使用氯基氣體的乾式蝕刻或Ar及相似物的離子植入,以形成該元素隔離區(未顯示)。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖13B所繪示,部分的該AlGaN層324、該i-GaN層323、該p-GaN層22、與該i-GaN層21被移除,以形成一開口50。明確地說,一光阻係塗佈至該AlGaN層324上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該開口50的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,該AlGaN層324、該i-GaN層323、與該p-GaN層22係藉由乾式蝕刻移除,例如使用氯基氣體的RIE,以露出該i-GaN層21,藉此形成該開口50。在本實施例中,在形成該開口50時,一部分的該i-GaN層21可被移除。
接著,如圖13C所繪示,該絕緣層30係形成在該開口50的一前表面與一側表面上、與該AlGaN層324上。該絕緣層30係由具有2nm至200nm,舉例來說,20nm膜厚度的Al2O3形成。形成該絕緣層30的方法例子包括ALD、濺鍍、 電漿CVD、及相似方法。在本實施例中,該絕緣層30係藉由ALD形成。據此,該絕緣層30係形成在成為該開口50的一底表面的該i-GaN層21上、在成為該開口50的一側表面的該p-GaN層22、該i-GaN層323、與該AlGaN層324的側表面上、與在該AlGaN層324上。
接著,如圖14A所繪示,在形成有該源極電極42與該汲極電極43的區域內的該絕緣層30被移除,以露出該AlGaN層324,藉此形成開口30a與30b。明確地說,一光阻係塗佈至該絕緣層30的一前表面,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,在未形成該抗蝕圖案的區域內的該絕緣層30係藉由使用氟基氣體或氯基氣體的乾式蝕刻或濕式蝕刻移除,以露出該AlGaN層324的一前表面,藉此形成開口30a與30b。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖14B所繪示,該源極電極42與該汲極電極43係形成在該絕緣層30的該開口30a與30b內,該AlGaN層324經由該開口30a與30b而被露出。明確地說,一光阻係塗佈至該AlGaN層324與該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,具有20nm膜厚度的Ti與具有200nm膜厚度的Al係藉由真空沉積及相似方法堆疊,以形成一膜,藉此形成一金屬堆疊膜(Ti/Al)。隨後,形成在該抗蝕圖案上的該金屬堆疊 膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留的該金屬堆疊膜形成該源極電極42與該汲極電極43。隨後,熱處理係於400℃至1000℃溫度,舉例來說,於550℃溫度的氮氣氛中進行,以建立歐姆接觸。
接著,如圖14C所繪示,該閘極電極41係形成在該絕緣層30上形成有該開口50的區域內。明確地說,一光阻係塗佈至該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成一抗蝕圖案(未顯示),其具有經過該絕緣層30的該開口50,亦即,在形成有該閘極電極41的區域內的一開口。隨後,具有30nm膜厚度的Ni與具有400nm膜厚度的Au係藉由真空沉積及相似方法堆疊,以形成一金屬堆疊膜(Ni/Au)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留在該開口50內的該金屬堆疊膜形成該閘極電極41。
據此,可製造本實施例的半導體裝置。
要注意到除上述內容以外的內容係和第一實施例的內容相同。
第五實施例
半導體裝置
接著,第五實施例的半導體裝置將參照圖15說明。在本實施例的半導體裝置中,作為氮化物半導體層,一i-GaN層21、一AlGaN層122、一i-GaN層323、與一AlGaN層324係形成在由半導體材料及相似物所形成的一基材10 上。在本實施例中,該i-GaN層21、該AlGaN層122、該i-GaN層323、與該AlGaN層324可分別描述為一第一半導體層、一第二半導體層、一第三半導體層、與一第四半導體層。
一源極電極42與一汲極電極43係形成在該AlGaN層324上,而在形成有一閘極電極41的區域內,該AlGaN層324、該i-GaN層323、與該AlGaN層122被移除。然而,在形成該閘極電極41的該區域內,該i-GaN層21可被局部地移除。
一絕緣層30係形成在該AlGaN層324的一前表面與一側表面上、該i-GaN層323的一側表面上、該AlGaN層122的一側表面上、與該i-GaN層21的一前表面及相似面上。此外,該閘極電極41係形成在該絕緣層30上的該AlGaN層324、該i-GaN層323、與該AlGaN層122被移除的一區域內。因此,該閘極電極41的一源極電極42側上的一側表面與一汲極電極43側上的一側表面係形成為接觸到該絕緣層30,以便使得該AlGaN層122、該i-GaN層323、與該AlGaN層324的側表面彼此結合經過該絕緣層30。
在本實施例中,該第四半導體層AlGaN層324係由具有比該第三半導體層i-GaN層323的帶隙更寬的帶隙的材料形成。此外,該第四半導體層AlGaN層324係由具有比該第一半導體層i-GaN層21的帶隙更寬的帶隙的材料形成。此外,該第二半導體層AlGaN層122係由具有比該第三半導體層i-GaN層323與該第一半導體層i-GaN層21的帶隙更寬的帶隙的材料形成。
如上所述,在本實施例中,第三半導體層係由該i-GaN層323構成,該第四半導體層係由該AlGaN層324構成。因此,在該第三半導體層中,2DEG(未顯示)係於該第三半導體層與該第四半導體層之間的界面附近生成,於是有可能降低此區域的電阻,於是有可能降低開通電阻。
半導體裝置製造方法
接著,將說明本實施例的半導體裝置製造方法。
首先,如圖16A所繪示,該第一半導體層i-GaN層21、該第二半導體層AlGaN層122、該第三半導體層i-GaN層323、與該第四半導體層AlGaN層324係藉由磊晶生長形成在該基材10上。在本實施例中,該i-GaN層21、該AlGaN層122、該i-GaN層323、與該AlGaN層324係由氮化物半導體形成,並藉由金屬有機氣相磊晶術(MOVPE)由磊晶生長形成。
該基材10係由矽半導體基材及相似物構成,該i-GaN層21具有3μm厚度,該AlGaN層122具有30nm厚度,該i-GaN層323具有300nm厚度,該AlGaN層324具有30nm厚度。
隨後,儘管未顯示,可形成一元素隔離區。明確地說,一光阻係塗佈至該AlGaN層324上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該元素隔離區的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,進行使用氯基氣體的乾式蝕刻或Ar及相似物的離子植入,以形成該元素隔離區(未顯示)。隨後,該抗蝕圖案(未顯示)係藉由有機溶 劑及相似物移除。
接著,如圖16B所繪示,部分的該AlGaN層324、該i-GaN層323、該AlGaN層122、與該i-GaN層21被移除,以形成一開口50。明確地說,一光阻係塗佈至該AlGaN層324上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該開口50的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,該AlGaN層324、該i-GaN層323、與該AlGaN層122係藉由使用氯基氣體的乾式蝕刻,例如RIE移除,以露出該i-GaN層21,藉此形成該開口50。在本實施例中,在形成該開口50時,一部分的該i-GaN層21可被移除。
接著,如圖16C所繪示,該絕緣層30係形成在該開口50的一底表面與一側表面上、與該AlGaN層324上。該絕緣層30係由具有2nm至200nm,舉例來說,20nm膜厚度的Al2O3形成。形成該絕緣層30的方法例子包括ALD、濺鍍、電漿CVD、及相似方法。在本實施例中,該絕緣層30係藉由ALD形成。據此,該絕緣層30係形成在成為該開口50的一底表面的該i-GaN層21上、在成為該開口50的一側表面的該AlGaN層122、該i-GaN層323、與該AlGaN層324的側表面上、與在該AlGaN層324上。
接著,如圖17A所繪示,在形成有該源極電極42與該汲極電極43的區域內的該絕緣層30被移除,以露出該AlGaN層324,藉此形成開口30a與30b。明確地說,一光阻係塗佈至該絕緣層30的一前表面,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極 43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,在未形成該抗蝕圖案的區域內的該絕緣層30係藉由使用氟基氣體或氯基氣體的乾式蝕刻或濕式蝕刻移除,以露出該AlGaN層324的一前表面,藉此形成開口30a與30b。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖17B所繪示,該源極電極42與該汲極電極43係形成在該絕緣層30的該開口30a與30b內,該AlGaN層324經由該開口30a與30b而被露出。明確地說,一光阻係塗佈至該AlGaN層324與該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,具有20nm膜厚度的Ti與具有200nm膜厚度的Al係藉由真空沉積及相似方法堆疊,以形成一膜,藉此形成一金屬堆疊膜(Ti/Al)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留的該金屬堆疊膜形成該源極電極42與該汲極電極43。隨後,熱處理係於400℃至1000℃溫度,舉例來說,於550℃溫度的氮氣氛中進行,以建立歐姆接觸。
接著,如圖17C所繪示,該閘極電極41係形成在該絕緣層30上形成有該開口50的區域內。明確地說,一光阻係塗佈至該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成一抗蝕圖案(未顯示),其具有經過該絕緣層30的該開口50,亦即,在形成有該閘極電極41的區域內的一開口。隨後,具有30nm膜厚度的Ni與具有400nm膜厚度的 Au係藉由真空沉積及相似方法堆疊,以形成一金屬堆疊膜(Ni/Au)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留在該開口50內的該金屬堆疊膜形成該閘極電極41。
據此,可製造本實施例的半導體裝置。
要注意到除上述內容以外的內容係和第二實施例的內容相同。
第六實施例
半導體裝置
接著,第六實施例的半導體裝置將參照圖18說明。在本實施例的半導體裝置中,作為氮化物半導體層,一n-GaN層421、一p-GaN層22、與一n-GaN層23係形成在由半導體材料及相似物所形成的一基材10上。在本實施例中,該n-GaN層421、該p-GaN層22、與該n-GaN層23可分別描述為一第一半導體層、一第二半導體層、與一第三半導體層。
一源極電極42與一汲極電極43係形成在該n-GaN層23上,而在形成有一閘極電極41的區域內,該n-GaN層23與該p-GaN層22被移除。然而,在形成該閘極電極41的該區域內,該n-GaN層421可被局部地移除。
一絕緣層30係形成在該n-GaN層23的一前表面與一側表面上、該p-GaN層22的一側表面上、與該n-GaN層421的一前表面及相似面上,該閘極電極41係形成在該絕緣層30上的該n-GaN層23與該p-GaN層22被移除的一區域內。 因此,該閘極電極41的一源極電極42側上的一側表面與一汲極電極43側上的一側表面係形成為接觸到該絕緣層30,以便使得該p-GaN層22與該n-GaN層23的側表面彼此結合經過該絕緣層30。
在本實施例中,較佳的是該第一半導體層n-GaN層421係摻雜有濃度1×1018cm-3或更多的Si及相似物作為n-型雜質元素。
半導體裝置製造方法
接著,將說明本實施例的半導體裝置製造方法。
首先,如圖19A所繪示,該第一半導體層n-GaN層421、該第二半導體層p-GaN層22、與該第三半導體層n-GaN層23係藉由磊晶生長形成在該基材10上。在本實施例中,該n-GaN層421、該p-GaN層22、與該n-GaN層23係由氮化物半導體形成,並藉由金屬有機氣相磊晶術(MOVPE)由磊晶生長形成。
該基材10係由矽半導體基材及相似物構成。該n-GaN層421具有3μm厚度並摻雜有濃度1×1017cm-3的Si作為n-型雜質元素。該p-GaN層22具有500nm厚度並摻雜有濃度1×1019cm-3的Mg作為p-型雜質元素。該n-GaN層23具有500nm厚度並摻雜有濃度1×1018cm-3的Si作為n-型雜質元素。
隨後,儘管未顯示,可形成一元素隔離區。明確地說,一光阻係塗佈至該n-GaN層23上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該元素隔離區的區域內 具有一開口的一抗蝕圖案(未顯示)。隨後,進行使用氯基氣體的乾式蝕刻或Ar及相似物的離子植入,以形成該元素隔離區(未顯示)。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖19B所繪示,部分的該n-GaN層23、該p-GaN層22、與該n-GaN層421被移除,以形成一開口50。明確地說,一光阻係塗佈至該n-GaN層23上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該開口50的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,該n-GaN層23與該p-GaN層22係藉由使用氯基氣體的乾式蝕刻,例如RIE移除,以露出該n-GaN層421,藉此形成該開口50。在本實施例中,在形成該開口50時,一部分的該n-GaN層421可被移除。
接著,如圖19C所繪示,該絕緣層30係形成在該開口50的一底表面與一側表面上、與該n-GaN層23上。該絕緣層30係由具有2nm至200nm,舉例來說,20nm膜厚度的Al2O3形成。形成該絕緣層30的方法例子包括ALD、濺鍍、電漿CVD、及相似方法。在本實施例中,該絕緣層30係藉由ALD形成。據此,該絕緣層30係形成在成為該開口50的一底表面的該n-GaN層421上、在成為該開口50的一側表面的該p-GaN層22與該n-GaN層23的側表面上、與在該n-GaN層23上。
接著,如圖20A所繪示,在形成有該源極電極42與該汲極電極43的區域內的該絕緣層30被移除,以露出該 n-GaN層23,藉此形成開口30a與30b。明確地說,一光阻係塗佈至該絕緣層30的一前表面,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,在未形成該抗蝕圖案的區域內的該絕緣層30係藉由使用氟基氣體或氯基氣體的乾式蝕刻或濕式蝕刻移除,以露出該n-GaN層23的一前表面,藉此形成開口30a與30b。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖20B所繪示,該源極電極42與該汲極電極43係形成在該絕緣層30的該開口30a與30b內,該n-GaN層23經由該開口30a與30b而被露出。明確地說,一光阻係塗佈至該n-GaN層23與該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,具有20nm膜厚度的Ti與具有200nm膜厚度的Al係藉由真空沉積及相似方法堆疊,以形成一膜,藉此形成一金屬堆疊膜(Ti/Al)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留的該金屬堆疊膜形成該源極電極42與該汲極電極43。隨後,熱處理係於400℃至1000℃溫度,舉例來說,於550℃溫度的氮氣氛中進行,以建立歐姆接觸。
接著,如圖20C所繪示,該閘極電極41係形成在該絕緣層30上形成有該開口50的區域內。明確地說,一光阻係塗佈至該絕緣層30上,並進行藉由曝光設備之曝光與 顯影,以形成一抗蝕圖案(未顯示),其具有經過該絕緣層30的該開口50,亦即,在形成有該閘極電極41的區域內的一開口。隨後,具有30nm膜厚度的Ni與具有400nm膜厚度的Au係藉由真空沉積及相似方法堆疊,以形成一金屬堆疊膜(Ni/Au)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留在該開口50內的該金屬堆疊膜形成該閘極電極41。
據此,可製造本實施例的半導體裝置。
要注意到除上述內容以外的內容係和第一實施例的內容相同。
第七實施例
在圖2繪示的該第一實施例半導體裝置中,該閘極電極41係形成為接觸到形成在該源極電極42側與該汲極電極43側兩者的該p-GaN層22側表面與該n-GaN層23側表面上的該絕緣層30。因此,藉由施加一電壓至該閘極電極41所進行的開-關控制係於該源極電極42側與該汲極電極43側兩者上進行。然而,在該汲極電極43側,該p-GaN層22與該n-GaN層23係受到施加至該汲極電極43的一汲極電壓影響。因此,不太可能根據諸如所施加的偏壓之條件開啟,於是有開通電阻係高而開通電流係低的傾向。因此,較佳的是開-關控制係於該p-GaN層22與該n-GaN層23在該源極電極42側進行。此亦適用於該第二實施例至該第六實施例的半導體裝置。
半導體裝置
接著,第七實施例的半導體裝置將基於圖21說明。在本實施例的半導體裝置中,作為氮化物半導體層,一i-GaN層21、一p-GaN層22、與一n-GaN層23係形成在由半導體材料及相似物所形成的一基材10上。在本實施例中,該i-GaN層21、該p-GaN層22、與該n-GaN層23可分別描述為一第一半導體層、一第二半導體層、與一第三半導體層。
一源極電極42與一汲極電極43係形成在該n-GaN層23上,而在形成有一閘極電極540的區域內,該n-GaN層23與該p-GaN層22被移除。然而,在形成該閘極電極540的該區域內,該i-GaN層21可被局部地移除。
一絕緣層30係形成在該n-GaN層23的一前表面與一側表面上、該p-GaN層22的一側表面上、與該i-GaN層21的一前表面及相似面上,該閘極電極540係形成在該絕緣層30上的該n-GaN層23與該p-GaN層22被移除的一區域內。在本實施例中,該閘極電極540係由一源極電極42側上的一第一閘極電極部分541與一汲極電極43側上的一第二閘極電極部分542構成,該第一閘極電極部分541與該第二閘極電極部分542係由彼此互異的材料形成。因此,該閘極電極540在一源極電極42側上的一側表面係形成為接觸到該絕緣層30,以便使得該p-GaN層22與該n-GaN層23在一源極電極42側上的側表面經過該絕緣層30。此外,該閘極電極540在一汲極電極43側上的一側表面係形成為接觸到該絕緣層30,以便使得該p-GaN層22與該n-GaN層23在一汲極電極43 側上的側表面經過該絕緣層30。
然而,在本實施例的半導體裝置中,該第一半導體層i-GaN層21不含雜質或含甚少雜質。因此,電阻係高,並有可能增進耐受電壓。此外,當一電壓施加至該閘極電極540時,一反向通道係經由該絕緣層30形成在該p-GaN層22內,一通道係經由該絕緣層30形成在一i-GaN層-即該i-GaN層21-內。因此,一電流係經由圖21的虛線箭頭21A所指的電流路徑流動。
在本實施例中,較佳的是用於形成該第一閘極電極部分541的材料具有比用於形成該第二閘極電極部分542的材料的功函數更高的功函數。此外,較佳的是該第一閘極電極部分541係由具有4.5eV或更多、且更佳5.0eV或更多之功函數的材料形成。此外,較佳的是該第二閘極電極部分542係由具有小於4.5eV之功函數的材料形成。
因此,參照圖22,較佳的是該第一閘極電極部分541係由含有具有4.5eV或更多之功函數的Pt、Ni、Au、Pd、與Cu任一者的材料形成。此外,更佳的是該第一閘極電極部分541係由含有具有5.0eV或更多之功函數的Pt、Ni、與Au任一者的材料形成。此外,較佳的是該第二閘極電極部分542係由含有具有小於4.5eV之功函數的Mo、Al、Ta、與Ti任一者的材料形成。
在本實施例中,該第一閘極電極部分541係由相較於該第二閘極電極部分542具有較高功函數的材料形成,於是有可能使得該第一閘極電極部分541側的閘極臨界電 壓較高,相較於該第二閘極電極部分542側。圖23繪示該第一閘極電極部分541側與該第二閘極電極部分542側的閘極電壓Vg與汲極電流Ids之間的關係。在圖23中,23A代表由具有較高功函數的材料形成的該第一閘極電極部分541側的特性,23B代表由具有低功函數的材料形成的該第二閘極電極部分542側的特性。在圖23中,23A所指的該第一閘極電極部分541側的閘極臨界電壓係設定為高於23B所指的該第二閘極電極部分542側的閘極臨界電壓。因此,當該第一閘極電極部分541側從關閉狀態開啟時,該第二閘極電極部分542側已經進入開通狀態,於是有可能降低該第二閘極電極部分542側的開通電阻且有可能容許很多開通電流流過。
接著,將說明流經本實施例半導體裝置的開通電流。圖24係繪示在圖2所繪示的半導體裝置與圖21所繪示的本實施例半導體裝置中,在一10V的閘極電壓Vgs施加於一閘極與一源極之間的情況下,一汲極電壓與一汲極電流之間的關係。在圖24中,24A代表圖2所繪示半導體裝置的特性,24B代表圖21所繪示的本實施例半導體裝置的特性。如圖24所繪示,在相同汲極電壓時,24B可容許24A的2.5或更多倍的汲極電流流過。亦即,在相同汲極電壓時,流經本實施例半導體裝置以24B指示的一汲極電流變成流經圖2所繪示半導體裝置以24A指示的一汲極電流的2.5或更多倍。因此,在本實施例的半導體裝置中,開通電流可增加,於是開通電阻可減少。
半導體裝置製造方法
接著,說明本實施例的半導體裝置製造方法。
首先,如圖25A所繪示,該第一半導體層i-GaN層21、該第二半導體層p-GaN層22、該第三半導體層n-GaN層23係藉由磊晶生長形成在該基材10上。在本實施例中,該i-GaN層21、該p-GaN層22、與該n-GaN層23係由氮化物半導體形成,並藉由金屬有機氣相磊晶術(MOVPE)由磊晶生長形成。
該基材10係由矽半導體基材及相似物構成,該i-GaN層21具有3μm厚度。該p-GaN層22具有500nm厚度,並摻雜有濃度1×1019cm-3的Mg作為p-型雜質元素。該n-GaN層23具有500nm厚度並摻雜有濃度1×1018cm-3的Si作為n-型雜質元素。
隨後,儘管未顯示,可形成一元素隔離區。明確地說,一光阻係塗佈至該n-GaN層23上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該元素隔離區的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,進行使用氯基氣體的乾式蝕刻或Ar及相似物的離子植入,以形成該元素隔離區(未顯示)。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖25B所繪示,部分的該n-GaN層23、p-GaN層22、與該i-GaN層21被移除,以形成一開口50。明確地說,一光阻係塗佈至該n-GaN層23上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該開口50的區域內具 有一開口的一抗蝕圖案(未顯示)。隨後,該n-GaN層23與該p-GaN層22係藉由使用氯基氣體的乾式蝕刻,例如RIE移除,以露出該i-GaN層21,藉此形成該開口50。在本實施例中,在形成該開口50時,一部分的該i-GaN層21可被移除。
接著,如圖25C所繪示,該絕緣層30係形成在該開口50的一底表面與一側表面上、與該n-GaN層23上。該絕緣層30係由具有2nm至200nm,舉例來說,20nm膜厚度的Al2O3形成。形成該絕緣層30的方法之範例包括ALD、濺鍍、電漿CVD、及相似方法,但在本實施例中,該絕緣層30係藉由ALD形成。據此,該絕緣層30係形成在成為該開口50的一底表面的該i-GaN層21上、在成為該開口50的一側表面的該p-GaN層22與該n-GaN層23的側表面上、與在該n-GaN層23上。
接著,如圖26A所繪示,在形成有該源極電極42與該汲極電極43的區域內的該絕緣層30被移除,以露出該n-GaN層23,藉此形成開口30a與30b。明確地說,一光阻係塗佈至該絕緣層30的一前表面,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,在未形成該抗蝕圖案的區域內的該絕緣層30係藉由使用氟基氣體或氯基氣體的乾式蝕刻或濕式蝕刻移除,以露出該n-GaN層23的一前表面,藉此形成開口30a與30b。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖26B所繪示,源極電極42與該汲極電 極43係形成在該絕緣層30的該開口30a與30b內,該n-GaN層23經由該開口30a與30b而被露出。明確地說,一光阻係塗佈至該n-GaN層23與該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,具有20nm膜厚度的Ti與具有200nm膜厚度的Al係藉由真空沉積及相似方法堆疊,以形成一膜,藉此形成一金屬堆疊膜(Ti/Al)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留的該金屬堆疊膜形成該源極電極42與該汲極電極43。隨後,熱處理係於400℃至1000℃溫度,舉例來說,於550℃溫度的氮氣氛中進行,以建立歐姆接觸。
接著,如圖26C所繪示,該第一閘極電極部分541係形成在該絕緣層30上形成有該開口50的該區域內的一源極電極42側上。明確地說,一光阻係塗佈至該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該第一閘極電極部分541的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,具有30nm膜厚度的Ni與具有400nm膜厚度的Au係藉由真空沉積及相似方法堆疊,以形成一金屬堆疊膜(Ni/Au)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留的該金屬堆疊膜形成該第一閘極電極部分541。
接著,如圖27所繪示,該第二閘極電極部分542 係形成在該絕緣層30上形成有該開口50的該區域內的一汲極電極43側上。明確地說,一光阻係塗佈至該第一閘極電極部分541與該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該第二閘極電極部分542的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,具有20nm膜厚度的Ti與具有200nm膜厚度的Al係藉由真空沉積及相似方法堆疊,以形成一膜,藉此形成一金屬堆疊膜(Ti/Al)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留的該金屬堆疊膜形成該第二閘極電極部分542。
據此,在該開口50內的該閘極電極540係由形成在一源極電極42側上的該第一閘極電極部分541、與形成在一汲極電極43側上的該第二閘極電極部分542構成。根據上述製程,可製造本實施例的半導體裝置。
要注意到除上述內容以外的內容係和第一實施例的內容相同。
第八實施例
半導體裝置
接著,第八實施例的半導體裝置將參照圖28說明。在本實施例的半導體裝置中,作為氮化物半導體層,一i-GaN層21、一AlGaN層122、與一n-GaN層23係形成在由半導體材料及相似物所形成的一基材10上。在本實施例中,該i-GaN層21、該AlGaN層122、與該n-GaN層23可分別描述為一第一半導體層、一第二半導體層、與一第三半導體層。
一源極電極42與一汲極電極43係形成在該n-GaN層23上,而在形成有一閘極電極540的區域內,該n-GaN層23與該AlGaN層122被移除。然而,在形成該閘極電極540的該區域內,該i-GaN層21可被局部地移除。
一絕緣層30係形成在該n-GaN層23的一前表面與一側表面上、該AlGaN層122的一側表面上、與該i-GaN層21的一前表面及相似面上,該閘極電極540係形成在該絕緣層30上的該n-GaN層23與該AlGaN層122被移除的一區域內。在本實施例中,該閘極電極540係由在一源極電極42側上的一第一閘極電極部分541與在一汲極電極43側上的一第二閘極電極部分542構成,該第一閘極電極部分541與該第二閘極電極部分542係由彼此互異的材料形成。因此,該閘極電極540在一源極電極42側上的一側表面係形成為接觸到該絕緣層30,以便使得該AlGaN層122與該n-GaN層23在一源極電極42側上的側表面經過該絕緣層30。此外,該閘極電極540在一汲極電極43側上的一側表面係形成為接觸到該絕緣層30,以便使得該AlGaN層122與該n-GaN層23在一汲極電極43側上的側表面經過該絕緣表面30。
在本實施例中,較佳的是該第二半導體層AlGaN層122具有50nm至1000nm的膜厚度。此外,該第二半導體層AlGaN層122係由具有比該第一半導體層i-GaN層21與該第三半導體層n-GaN層23的帶隙更寬的帶隙的材料形成。
在本實施例中,較佳的是用於形成該第一閘極電極部分541的材料具有比用於形成該第二閘極電極部分542 的材料的功函數更高的功函數。此外,較佳的是該第一閘極電極部分541係由具有4.5eV或更多、且更佳5.0eV或更多之功函數的材料形成。此外,較佳的是該第二閘極電極部分542係由具有小於4.5eV之功函數的材料形成。
半導體裝置製造方法
接著,說明本實施例的半導體裝置製造方法。
首先,如圖29A所繪示,該第一半導體層i-GaN層21、該第二半導體層AlGaN層122、該第三半導體層n-GaN層23係藉由磊晶生長形成在該基材10上。在本實施例中,該i-GaN層21、該AlGaN層122、與該n-GaN層23係由氮化物半導體形成,並藉由金屬有機氣相磊晶術(MOVPE)由磊晶生長形成。
該基材10係由矽半導體基材及相似物構成,該i-GaN層21具有3μm厚度,該AlGaN層122具有30nm厚度。該n-GaN層23具有500nm厚度並摻雜有濃度1×1018cm-3的Si作為n-型雜質元素。
隨後,儘管未顯示,可形成一元素隔離區。明確地說,一光阻係塗佈至該n-GaN層23上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該元素隔離區的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,進行使用氯基氣體的乾式蝕刻或Ar及相似物的離子植入,以形成該元素隔離區(未顯示)。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖29B所繪示,部分的該n-GaN層23、 該AlGaN層122、與該i-GaN層21被移除,以形成一開口50。明確地說,一光阻係塗佈至該n-GaN層23上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該開口50的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,該n-GaN層23與該AlGaN層122係藉由使用氯基氣體的乾式蝕刻,例如RIE移除,以露出該i-GaN層21,藉此形成該開口50。在本實施例中,在形成該開口50時,一部分的該i-GaN層21可被移除。
接著,如圖29C所繪示,該絕緣層30係形成在該開口50的一底表面與一側表面上、與該n-GaN層23上。該絕緣層30係由具有2nm至200nm,舉例來說,20nm膜厚度的Al2O3形成。形成該絕緣層30的方法例子包括ALD、濺鍍、電漿CVD、及相似方法,但在本實施例中,該絕緣層30係藉由ALD形成。據此,該絕緣層30係形成在成為該開口50的一底表面的該i-GaN層21上、在成為該開口50的一側表面的該AlGaN層122與該n-GaN層23的側表面上、與在該n-GaN層23上。
接著,如圖30A所繪示,在形成有該源極電極42與該汲極電極43的區域內的該絕緣層30被移除,以露出該n-GaN層23,藉此形成開口30a與30b。明確地說,一光阻係塗佈至該絕緣層30的一前表面,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,在未形成該抗蝕圖案的區域內的該絕緣層30係藉由使用氟基氣體或 氯基氣體的乾式蝕刻或濕式蝕刻移除,以露出該n-GaN層23的一前表面,藉此形成開口30a與30b。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖30B所繪示,該源極電極42與該汲極電極43係形成在該絕緣層30的該開口30a與30b內,該n-GaN層23經由該開口30a與30b而被露出。明確地說,一光阻係塗佈至該n-GaN層23與該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,具有20nm膜厚度的Ti與具有200nm膜厚度的Al係藉由真空沉積及相似方法堆疊,以形成一膜,藉此形成一金屬堆疊膜(Ti/Al)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留的該金屬堆疊膜形成該源極電極42與該汲極電極43。隨後,熱處理係於400℃至1000℃溫度,舉例來說,於550℃溫度的氮氣氛中進行,以建立歐姆接觸。
接著,如圖30C所繪示,該第一閘極電極部分541係形成在該絕緣層30上形成有該開口50的該區域內的一源極電極42側上。明確地說,一光阻係塗佈至該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該第一閘極電極部分541的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,具有30nm膜厚度的Ni與具有400nm膜厚度的Au係藉由真空沉積及相似方法堆疊,以形成一金屬堆疊膜(Ni/Au)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係 藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留的該金屬堆疊膜形成該第一閘極電極部分541。
接著,如圖31所繪示,該第二閘極電極部分542係形成在該絕緣層30上形成有該開口50的該區域內的一汲極電極43側上。明確地說,一光阻係塗佈至該第一閘極電極部分541與該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該第二閘極電極部分542的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,具有20nm膜厚度的Ti與具有200nm膜厚度的Al係藉由真空沉積及相似方法堆疊,以形成一膜,藉此形成一金屬堆疊膜(Ti/Al)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留的該金屬堆疊膜形成該第二閘極電極部分542。
據此,在該開口50內的該閘極電極540係由形成在一源極電極42側上的該第一閘極電極部分541、與形成在一汲極電極43側上的該第二閘極電極部分542構成。根據上述製程,可製造本實施例的半導體裝置。
要注意到除上述內容以外的內容係和第七實施例的內容相同。
第九實施例
半導體裝置
接著,第九實施例的半導體裝置將參照圖32說明。在本實施例的半導體裝置中,作為氮化物半導體層,一 i-GaN層21、一AlGaN層122、一i-GaN層225、與一n-GaN層23係形成在由半導體材料及相似物所形成的一基材10上。在本實施例中,該i-GaN層21、該AlGaN層122、該i-GaN層225、與該n-GaN層23可分別描述為一第一半導體層、一第二半導體層、一第五半導體層、與一第三半導體層。
一源極電極42與一汲極電極43係形成在該n-GaN層23上,而在形成有一閘極電極540的區域內,該n-GaN層23、該i-GaN層225、與該AlGaN層122被移除。然而,在形成該閘極電極540的該區域內,該i-GaN層21可被局部地移除。
一絕緣層30係形成在該n-GaN層23的一前表面與一側表面上、該i-GaN層225的一側表面上、該AlGaN層122的一側表面上、與該i-GaN層21的一前表面及相似面上。該閘極電極540係形成在該絕緣層30上的該n-GaN層23、該i-GaN層225、與該AlGaN層122被移除的一區域內。在本實施例中,該閘極電極540係由在一源極電極42側上的一第一閘極電極部分541與在一汲極電極43側上的一第二閘極電極部分542構成,該第一閘極電極部分541與該第二閘極電極部分542係由彼此互異的材料形成。因此,該閘極電極540在一源極電極42側上的一側表面係形成為接觸到該絕緣層30,以便使得該AlGaN層122、該i-GaN層225、與n-GaN層23在一源極電極42側上的側表面經過該絕緣層30。此外,該閘極電極540在一汲極電極43側上的一側表面係形成為接觸到該絕緣層30,以便使得該AlGaN層122、該i-GaN層 225、與n-GaN層23在一汲極電極43側上的側表面經過該絕緣表面30。
在本實施例中,該第五半導體層i-GaN層225係由具有比該第二半導體層AlGaN層122的帶隙更窄的帶隙的材料形成。
在本實施例中,較佳的是用於形成該第一閘極電極部分541的材料具有比用於形成該第二閘極電極部分542的材料的功函數更高的功函數。此外,較佳的是該第一閘極電極部分541係由具有4.5eV或更多、且更佳5.0eV或更多之功函數的材料形成。此外,較佳的是該第二閘極電極部分542係由具有小於4.5eV之功函數的材料形成。
半導體裝置製造方法
接著,說明本實施例的半導體裝置製造方法。
首先,如圖33A所繪示,該第一半導體層i-GaN層21、該第二半導體層AlGaN層122、該第五半導體層i-GaN層225、與一第三半導體層n-GaN層23係藉由磊晶生長形成在該基材10上。在本實施例中,該i-GaN層21、該AlGaN層122、該i-GaN層225、與該n-GaN層23係由氮化物半導體形成,並藉由金屬有機氣相磊晶術(MOVPE)由磊晶生長形成。
該基材10係由矽半導體基材及相似物構成,該i-GaN層21具有3μm厚度,該AlGaN層122具有30nm厚度,該i-GaN層225具有50nm。該n-GaN層23具有500nm並摻雜有濃度1×1018cm-3的Si作為n-型雜質元素。
隨後,儘管未顯示,可形成一元素隔離區。明確地說,一光阻係塗佈至該n-GaN層23上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該元素隔離區的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,進行使用氯基氣體的乾式蝕刻或Ar及相似物的離子植入,以形成該元素隔離區(未顯示)。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖33B所繪示,部分的該n-GaN層23、該i-GaN層225、該AlGaN層122、與該i-GaN層21被移除,以形成一開口50。明確地說,一光阻係塗佈至該n-GaN層23上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該開口50的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,該n-GaN層23、該i-GaN層225、與該AlGaN層122係藉由使用氯基氣體的乾式蝕刻,例如RIE移除,以露出該i-GaN層21,藉此形成該開口50。在本實施例中,在形成該開口50時,一部分的該i-GaN層21可被移除。
接著,如圖33C所繪示,該絕緣層30係形成在該開口50的一底表面與一側表面上、與該n-GaN層23上。該絕緣層30係由具有2nm至200nm,舉例來說,20nm膜厚度的Al2O3形成。形成該絕緣層30的方法例子包括ALD、濺鍍、電漿CVD、及相似方法,但在本實施例中,該絕緣層30係藉由ALD形成。據此,該絕緣層30係形成在成為該開口50的一底表面的該i-GaN層21上、在成為該開口50的一側表面的該AlGaN層122、該i-GaN層225、與n-GaN層23的側表面 上、與在該n-GaN層23上。
接著,如圖34A所繪示,在形成有該源極電極42與該汲極電極43的區域內的該絕緣層30被移除,以露出該n-GaN層23,藉此形成開口30a與30b。明確地說,一光阻係塗佈至該絕緣層30的一前表面,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,在未形成該抗蝕圖案的區域內的該絕緣層30係藉由使用氟基氣體或氯基氣體的乾式蝕刻或濕式蝕刻移除,以露出該n-GaN層23的一前表面,藉此形成開口30a與30b。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖34B所繪示,該源極電極42與該汲極電極43係形成在該絕緣層30的該開口30a與30b內,該n-GaN層23經由該開口30a與30b而被露出。明確地說,一光阻係塗佈至該n-GaN層23與該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,具有20nm膜厚度的Ti與具有200nm膜厚度的Al係藉由真空沉積及相似方法堆疊,以形成一膜,藉此形成一金屬堆疊膜(Ti/Al)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留的該金屬堆疊膜形成該源極電極42與該汲極電極43。隨後,熱處理係於400℃至1000℃溫度,舉例來說,於550℃溫度的氮氣氛中進行,以建立歐姆接觸。
接著,如圖34C所繪示,該第一閘極電極部分541係形成在該絕緣層30上形成有該開口50的該區域內的一源極電極42側上。明確地說,一光阻係塗佈至該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該第一閘極電極部分541的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,具有30nm膜厚度的Ni與具有400nm膜厚度的Au係藉由真空沉積及相似方法堆疊,以形成一金屬堆疊膜(Ni/Au)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留的該金屬堆疊膜形成該第一閘極電極部分541。
接著,如圖35所繪示,該第二閘極電極部分542係形成在該絕緣層30上形成有該開口50的該區域內的一汲極電極43側上。明確地說,一光阻係塗佈至該第一閘極電極部分541與該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該第二閘極電極部分542的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,具有20nm膜厚度的Ti與具有200nm膜厚度的Al係藉由真空沉積及相似方法堆疊,以形成一膜,藉此形成一金屬堆疊膜(Ti/Al)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留的該金屬堆疊膜形成該第二閘極電極部分542。
據此,在該開口50內的該閘極電極540係由形成在一源極電極42側上的該第一閘極電極部分541、與形成在 一汲極電極43側上的該第二閘極電極部分542構成。根據上述製程,可製造本實施例的半導體裝置。
要注意到除上述內容以外的內容係和第八實施例的內容相同。
第十實施例
半導體裝置
接著,第十實施例的半導體裝置將參照圖36說明。在本實施例的半導體裝置中,作為氮化物半導體層,一i-GaN層21、一p-GaN層22、一i-GaN層323、與一AlGaN層324係形成在由半導體材料及相似物所形成的一基材10上。在本實施例中,該i-GaN層21、該p-GaN層22、該i-GaN層323、與該AlGaN層324可分別描述為一第一半導體層、一第二半導體層、一第三半導體層、與一第四半導體層。
一源極電極42與一汲極電極43係形成在該AlGaN層324上,而在形成有一閘極電極540的區域內,該AlGaN層324、該i-GaN層323、與該p-GaN層22被移除。然而,在形成該閘極電極540的該區域內,該i-GaN層21可被局部地移除。
一絕緣層30係形成在該AlGaN層324的一前表面與一側表面上、該i-GaN層323的一側表面上、該p-GaN層22的一側表面上、與該i-GaN層21的一前表面及相似面上。閘極電極540係形成在該絕緣層30上的該AlGaN層324、該i-GaN層323、與該p-GaN層22被移除的一區域內。在本實施例中,該閘極電極540係由一源極電極42側上的一第一閘極 電極部分541與一汲極電極43側上的一第二閘極電極部分542構成,該第一閘極電極部分541與該第二閘極電極部分542係由彼此互異的材料形成。因此,該閘極電極540在一源極電極42側上的一側表面係形成為接觸到該絕緣層30,以便使得該p-GaN層22、該i-GaN層323、與該AlGaN層324在一源極電極42側上的側表面經過該絕緣層30。此外,該閘極電極540在一汲極電極43側上的一側表面係形成為接觸到該絕緣層30,以便使得該p-GaN層22、該i-GaN層323、與該AlGaN層324在一汲極電極43側上的側表面經過該絕緣表面30。
在本實施例中,第三半導體層係由該i-GaN層323構成,該第四半導體層係由該AlGaN層324構成。據此,在該第三半導體層中,2DEG(未顯示)係於該第三半導體層與該第四半導體層之間的界面附近生成,於是有可能降低此區域的電阻,於是有可能降低開通電阻。
在本實施例中,較佳的是用於形成該第一閘極電極部分541的材料具有比用於形成該第二閘極電極部分542的材料的功函數更高的功函數。此外,較佳的是該第一閘極電極部分541係由具有4.5eV或更多、且更佳5.0eV或更多之功函數的材料形成。此外,較佳的是該第二閘極電極部分542係由具有小於4.5eV之功函數的材料形成。
半導體裝置製造方法
接著,說明本實施例的半導體裝置製造方法。
首先,如圖37A所繪示,該第一半導體層i-GaN 層21、該第二半導體層p-GaN層22、該第三半導體層i-GaN層323、與該第四半導體層AlGaN層324係藉由磊晶生長形成在該基材10上。在本實施例中,該i-GaN層21、該p-GaN層22、該i-GaN層323、與該AlGaN層324係由氮化物半導體形成,並藉由金屬有機氣相磊晶術(MOVPE)由磊晶生長形成。
該基材10係由矽半導體基材及相似物構成,該i-GaN層21具有3μm厚度。該p-GaN層22具有500nm厚度並摻雜有濃度1×1019cm-3的Mg作為p-型雜質元素。該i-GaN層323具有300nm厚度,該AlGaN層324具有30nm厚度。
隨後,儘管未顯示,可形成一元素隔離區。明確地說,一光阻係塗佈至該AlGaN層324上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該元素隔離區的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,進行使用氯基氣體的乾式蝕刻或Ar及相似物的離子植入,以形成該元素隔離區(未顯示)。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖37B所繪示,部分的該AlGaN層324、該i-GaN層323、該p-GaN層22、與該i-GaN層21被移除,以形成一開口50。明確地說,一光阻係塗佈至該AlGaN層324上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該開口50的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,該AlGaN層324、該i-GaN層323、與該p-GaN層22係藉由使用氯基氣體的乾式蝕刻,例如RIE移除,以露出該i-GaN層 21,藉此形成該開口50。在本實施例中,在形成該開口50時,一部分的該i-GaN層21可被移除。
接著,如圖37C所繪示,該絕緣層30係形成在該開口50的一底表面與一側表面上、與該AlGaN層324上。該絕緣層30係由具有2nm至200nm,舉例來說,20nm膜厚度的Al2O3形成。形成該絕緣層30的方法例子包括ALD、濺鍍、電漿CVD、及相似方法,但在本實施例中,該絕緣層30係藉由ALD形成。據此,該絕緣層30係形成在成為該開口50的一底表面的該i-GaN層21上、在成為該開口50的一側表面的該p-GaN層22、該i-GaN層323、與該AlGaN層324的側表面上、與在該AlGaN層324上。
接著,如圖38A所繪示,在形成有該源極電極42與該汲極電極43的區域內的該絕緣層30被移除,以露出該AlGaN層324,藉此形成開口30a與30b。明確地說,一光阻係塗佈至該絕緣層30的一前表面,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,在未形成該抗蝕圖案的區域內的該絕緣層30係藉由使用氟基氣體或氯基氣體的乾式蝕刻或濕式蝕刻移除,以露出該AlGaN層324的一前表面,藉此形成開口30a與30b。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖38B所繪示,該源極電極42與該汲極電極43係形成在該絕緣層30的該開口30a與30b內,該AlGaN層324經由該開口30a與30b而被露出。明確地說,一 光阻係塗佈至該AlGaN層324與該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,具有20nm膜厚度的Ti與具有200nm膜厚度的Al係藉由真空沉積及相似方法堆疊,以形成一膜,藉此形成一金屬堆疊膜(Ti/Al)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留的該金屬堆疊膜形成該源極電極42與該汲極電極43。隨後,熱處理係於400℃至1000℃溫度,舉例來說,於550℃溫度的氮氣氛中進行,以建立歐姆接觸。
接著,如圖38C所繪示,該第一閘極電極部分541係形成在該絕緣層30上形成有該開口50的該區域內的一源極電極42側上。明確地說,一光阻係塗佈至該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該第一閘極電極部分541的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,具有30nm膜厚度的Ni與具有400nm膜厚度的Au係藉由真空沉積及相似方法堆疊,以形成一金屬堆疊膜(Ni/Au)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留的該金屬堆疊膜形成該第一閘極電極部分541。
接著,如圖39所繪示,該第二閘極電極部分542係形成在該絕緣層30上形成有該開口50的該區域內的一汲極電極43側上。明確地說,一光阻係塗佈至該第一閘極電 極部分541與該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該第二閘極電極部分542的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,具有20nm膜厚度的Ti與具有200nm膜厚度的Al係藉由真空沉積及相似方法堆疊,以形成一膜,藉此形成一金屬堆疊膜(Ti/Al)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留的該金屬堆疊膜形成該第二閘極電極部分542。
據此,在該開口50內的該閘極電極540係由形成在一源極電極42側上的該第一閘極電極部分541、與形成在一汲極電極43側上的該第二閘極電極部分542構成。根據上述製程,可製造本實施例的半導體裝置。
要注意到除上述內容以外的內容係和第七實施例的內容相同。
第十一實施例
半導體裝置
接著,第十一實施例的半導體裝置將參照圖40說明。在本實施例半導體裝置中,作為氮化物半導體層,一i-GaN層21、一AlGaN層122、一i-GaN層323、與一AlGaN層324係形成在由半導體材料及相似物所形成的一基材10上。在本實施例中,該i-GaN層21、該AlGaN層122、該i-GaN層323、與該AlGaN層324可分別描述為一第一半導體層、一第二半導體層、一第三半導體層、與一第四半導體層。
一源極電極42與一汲極電極43係形成在該 AlGaN層324上,而在形成有一閘極電極540的區域內,該AlGaN層324、該i-GaN層323、與該AlGaN層122被移除。然而,在形成該閘極電極540的該區域內,該i-GaN層21可被局部地移除。
一絕緣層30係形成在該AlGaN層324的一前表面與一側表面上、該i-GaN層323的一側表面上、該AlGaN層122的一側表面上、與該i-GaN層21的一前表面及相似面上。該閘極電極540係形成在該絕緣層30上的該AlGaN層324、該i-GaN層323、與該AlGaN層122被移除的一區域內。在本實施例中,該閘極電極540係由一源極電極42側上的一第一閘極電極部分541與一汲極電極43側上的一第二閘極電極部分542構成,該第一閘極電極部分541與該第二閘極電極部分542係由彼此互異的材料形成。因此,該閘極電極540在一源極電極42側上的一側表面係形成為接觸到該絕緣層30,以便使得該AlGaN層122、該i-GaN層323、與該AlGaN層324在一源極電極42側上的側表面經過該絕緣層30。此外,該閘極電極540在一汲極電極43側上的一側表面係形成為接觸到該絕緣層30,以便使得該AlGaN層122、該i-GaN層323、與該AlGaN層324在一汲極電極43側上的側表面經過該絕緣表面30。
在本實施例中,第三半導體層係由該i-GaN層323構成,該第四半導體層係由該AlGaN層324構成。據此,在該第三半導體層中,2DEG(未顯示)係於該第三半導體層與該第四半導體層之間的界面附近生成,於是有可能降低此 區域的電阻,於是有可能降低開通電阻。
在本實施例中,較佳的是用於形成該第一閘極電極部分541的材料具有比用於形成該第二閘極電極部分542的材料的功函數更高的功函數。此外,較佳的是該第一閘極電極部分541係由具有4.5eV或更多、且更佳5.0eV或更多之功函數的材料形成。此外,較佳的是該第二閘極電極部分542係由具有小於4.5eV之功函數的材料形成。
半導體裝置製造方法
接著,說明本實施例的半導體裝置製造方法。
首先,如圖41A所繪示,該第一半導體層i-GaN層21、該第二半導體層AlGaN層122、該第三半導體層i-GaN層323、與該第四半導體層AlGaN層324係藉由磊晶生長形成在該基材10上。在本實施例中,該i-GaN層21、該AlGaN層122、該i-GaN層323、與該AlGaN層324係由氮化物半導體形成,並藉由金屬有機氣相磊晶術(MOVPE)由磊晶生長形成。
該基材10係由矽半導體基材及相似物構成,該i-GaN層21具有3μm厚度。該AlGaN層122具有30nm,該i-GaN層323具有300nm厚度,該AlGaN層324具有30nm厚度。
隨後,儘管未顯示,可形成一元素隔離區。明確地說,一光阻係塗佈至該AlGaN層324上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該元素隔離區的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,進行使用氯基 氣體的乾式蝕刻或Ar及相似物的離子植入,以形成該元素隔離區(未顯示)。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖41B所繪示,部分的該AlGaN層324、該i-GaN層323、該AlGaN層122、與該i-GaN層21被移除,以形成一開口50。明確地說,一光阻係塗佈至該AlGaN層324上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該開口50的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,該AlGaN層324、該i-GaN層323、與該AlGaN層122係藉由使用氯基氣體的乾式蝕刻,例如RIE移除,以露出該i-GaN層21,藉此形成該開口50。在本實施例中,在形成該開口50時,一部分的該i-GaN層21可被移除。
接著,如圖41C所繪示,該絕緣層30係形成在該開口50的一底表面與一側表面上、與該AlGaN層324上。該絕緣層30係由具有2nm至200nm,舉例來說,20nm膜厚度的Al2O3形成。形成該絕緣層30的方法例子包括ALD、濺鍍、電漿CVD、及相似方法,而在本實施例中,該絕緣層30係藉由ALD形成。據此,該絕緣層30係形成在成為該開口50的一底表面的該i-GaN層21上、在成為該開口50的一側表面的該AlGaN層122、該i-GaN層323、與該AlGaN層324的側表面上、與在該AlGaN層324上。
接著,如圖42A所繪示,在形成有該源極電極42與該汲極電極43的區域內的該絕緣層30被移除,以露出該AlGaN層324,藉此形成開口30a與30b。明確地說,一光阻 係塗佈至該絕緣層30的一前表面,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,在未形成該抗蝕圖案的區域內的該絕緣層30係藉由使用氟基氣體或氯基氣體的乾式蝕刻或濕式蝕刻移除,以露出該AlGaN層324的一前表面,藉此形成開口30a與30b。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖42B所繪示,該源極電極42與該汲極電極43係形成在該絕緣層30的該開口30a與30b內,該AlGaN層324經由該開口30a與30b而被露出。明確地說,一光阻係塗佈至該AlGaN層324與該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,具有20nm膜厚度的Ti與具有200nm膜厚度的Al係藉由真空沉積及相似方法堆疊,以形成一膜,藉此形成一金屬堆疊膜(Ti/Al)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留的該金屬堆疊膜形成該源極電極42與該汲極電極43。隨後,熱處理係於400℃至1000℃溫度,舉例來說,於550℃溫度的氮氣氛中進行,以建立歐姆接觸。
接著,如圖42C所繪示,該第一閘極電極部分541係形成在該絕緣層30上形成有該開口50的該區域內的一源極電極42側上。明確地說,一光阻係塗佈至該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該第 一閘極電極部分541的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,具有30nm膜厚度的Ni與具有400nm膜厚度的Au係藉由真空沉積及相似方法堆疊,以形成一金屬堆疊膜(Ni/Au)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留的該金屬堆疊膜形成該第一閘極電極部分541。
接著,如圖43所繪示,該第二閘極電極部分542係形成在該絕緣層30上形成有該開口50的該區域內的一汲極電極43側上。明確地說,一光阻係塗佈至該第一閘極電極部分541與該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該第二閘極電極部分542的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,具有20nm膜厚度的Ti與具有200nm膜厚度的Al係藉由真空沉積及相似方法堆疊,以形成一膜,藉此形成一金屬堆疊膜(Ti/Al)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由在開口50內的該金屬堆疊膜形成該第二閘極電極部分542。
據此,該閘極電極540係由形成在一源極電極42側上的該第一閘極電極部分541、與形成在一汲極電極43側上的該第二閘極電極部分542構成。根據上述製程,可製造本實施例的半導體裝置。
要注意到除上述內容以外的內容係和第八實施例的內容相同。
第十二實施例
半導體裝置
接著,第十二實施例的半導體裝置將參照圖44說明。在本實施例的半導體裝置中,作為氮化物半導體層,一n-GaN層421、一p-GaN層22、與一n-GaN層23係形成在由半導體材料及相似物所形成的一基材10上。在本實施例中,該n-GaN層421、該p-GaN層22、與該n-GaN層23可分別描述為一第一半導體層、一第二半導體層、與一第三半導體層。
一源極電極42與一汲極電極43係形成在該n-GaN層23上,而在形成有一閘極電極540的區域內,該n-GaN層23與該p-GaN層22被移除。然而,在形成該閘極電極540的該區域內,該n-GaN層421可被局部地移除。
一絕緣層30係形成在該n-GaN層23的一前表面與一側表面上、該p-GaN層22的一側表面上、與該n-GaN層421的一前表面及相似面上,該閘極電極540係形成在該絕緣層30上的該n-GaN層23與該p-GaN層22被移除的一區域內。在本實施例中,該閘極電極540係由一源極電極42側上的一第一閘極電極部分541與一汲極電極43側上的一第二閘極電極部分542構成,該第一閘極電極部分541與該第二閘極電極部分542係由彼此互異的材料形成。因此,該閘極電極540在一源極電極42側上的一側表面係形成為接觸到該絕緣層30,以便使得該p-GaN層22與該n-GaN層23在一源極電極42側上的側表面經過該絕緣層30。此外,該閘極電極540在一汲極電極43側上的一側表面係形成為接觸到該 絕緣層30,以便使得該p-GaN層22與該n-GaN層23在一汲極電極43側上的側表面經過該絕緣表面30。
在本實施例中,該第一半導體層n-GaN層421係較佳摻雜有濃度1×1018cm-3或更多的Si作為n-型雜質元素。
在本實施例中,較佳的是用於形成該第一閘極電極部分541的材料具有比用於形成該第二閘極電極部分542的材料的功函數更高的功函數。此外,較佳的是該第一閘極電極部分541係由具有4.5eV或更多、且更佳5.0eV或更多之功函數的材料形成。此外,較佳的是該第二閘極電極部分542係由具有小於4.5eV之功函數的材料形成。
半導體裝置製造方法
接著,說明本實施例的半導體裝置製造方法。
首先,如圖45A所繪示,該第一半導體層n-GaN層421、該第二半導體層p-GaN層22、與該第三半導體層n-GaN層23係藉由磊晶生長形成在該基材10上。在本實施例中,該n-GaN層421、該p-GaN層22、與該n-GaN層23係由氮化物半導體形成,並藉由金屬有機氣相磊晶術(MOVPE)由磊晶生長形成。
該基材10係由矽半導體基材及相似物構成,該n-GaN層421具有3μm厚度並摻雜有濃度1×1017cm-3的Si作為n-型雜質元素。該p-GaN層22具有500nm厚度並摻雜有濃度1×1019cm-3的Mg作為p-型雜質元素。該n-GaN層23具有500nm厚度並摻雜有濃度1×1018cm-3的Si作為n-型雜質元 素。
隨後,儘管未顯示,可形成一元素隔離區。明確地說,一光阻係塗佈至該n-GaN層23上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該元素隔離區的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,進行使用氯基氣體的乾式蝕刻或Ar及相似物的離子植入,以形成該元素隔離區(未顯示)。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖45B所繪示,部分的該n-GaN層23、p-GaN層22、與n-GaN層421被移除,以形成一開口50。明確地說,一光阻係塗佈至該n-GaN層23上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該開口50的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,該n-GaN層23與該p-GaN層22係藉由使用氯基氣體的乾式蝕刻,例如RIE移除,以露出該n-GaN層421,藉此形成該開口50。在本實施例中,在形成該開口50時,一部分的該n-GaN層421可被移除。
接著,如圖45C所繪示,該絕緣層30係形成在該開口50的一底表面與一側表面上、與該n-GaN層23上。該絕緣層30係由具有2nm至200nm,舉例來說,20nm膜厚度的Al2O3形成。形成該絕緣層30的方法例子包括ALD、濺鍍、電漿CVD、及相似方法。在本實施例中,該絕緣層30係藉由ALD形成。據此,該絕緣層30係形成在成為該開口50的一底表面的該n-GaN層421上、在成為該開口50的一側表面的該p-GaN層22與該n-GaN層23的側表面上、與在該n-GaN 層23上。
接著,如圖46A所繪示,在形成有該源極電極42與該汲極電極43的區域內的該絕緣層30被移除,以露出該n-GaN層23,藉此形成開口30a與30b。明確地說,一光阻係塗佈至該絕緣層30的一前表面,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,在未形成該抗蝕圖案的區域內的該絕緣層30係藉由使用氟基氣體或氯基氣體的乾式蝕刻或濕式蝕刻移除,以露出該n-GaN層23的一前表面,藉此形成開口30a與30b。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖46B所繪示,該源極電極42與該汲極電極43係形成在該絕緣層30的該開口30a與30b內,該n-GaN層23經由該開口30a與30b而被露出。明確地說,一光阻係塗佈至該n-GaN層23與該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,具有20nm膜厚度的Ti與具有200nm膜厚度的Al係藉由真空沉積及相似方法堆疊,以形成一膜,藉此形成一金屬堆疊膜(Ti/Al)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留的該金屬堆疊膜形成該源極電極42與該汲極電極43。隨後,熱處理係於400℃至1000℃溫度,舉例來說,於550℃溫度的氮氣氛中進行,以建立歐姆接觸。
接著,如圖46C所繪示,該第一閘極電極部分541係形成在該絕緣層30上形成有該開口50的該區域內的一源極電極42側上。明確地說,一光阻係塗佈至該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該第一閘極電極部分541的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,具有30nm膜厚度的Ni與具有400nm膜厚度的Au係藉由真空沉積及相似方法堆疊,以形成一金屬堆疊膜(Ni/Au)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留的該金屬堆疊膜形成該第一閘極電極部分541。
接著,如圖47所繪示,該第二閘極電極部分542係形成在該絕緣層30上形成有該開口50的該區域內的一汲極電極43側上。明確地說,一光阻係塗佈至該第一閘極電極部分541與該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該第二閘極電極部分542的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,具有20nm膜厚度的Ti與具有200nm膜厚度的Al係藉由真空沉積及相似方法堆疊,以形成一膜,藉此形成一金屬堆疊膜(Ti/Al)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由在開口50內的該金屬堆疊膜形成該第二閘極電極部分542。
據此,該閘極電極540係由形成在一源極電極42側上的該第一閘極電極部分541、與形成在一汲極電極43側 上的該第二閘極電極部分542構成。根據上述製程,可製造本實施例的半導體裝置。
要注意到除上述內容以外的內容係和第七實施例的內容相同。
第十三實施例
圖48係繪示一半導體裝置結構,其為該第四實施例的一種半導體裝置並類似於該第四實施例說明的半導體裝置。在該半導體裝置中,作為氮化物半導體層,一AlN層11、一i-GaN層21、一p-GaN層22、一n-GaN層623、一AlGaN層624、與一n-GaN層626係形成在由半導體材料及相似物所形成的一基材10上。
一源極電極42與一汲極電極43係形成在該AlGaN層624上,而在形成有一閘極電極41的區域內,該n-GaN層626、該AlGaN層624、該n-GaN層623、與該p-GaN層22被移除。然而,在形成該閘極電極41的該區域內,該i-GaN層21可被局部地移除。
此外,一絕緣層30係形成在該n-GaN層626的一前表面與一側表面上、該AlGaN層624的一側表面上、該n-GaN層623的一側表面上、該p-GaN層22的一側表面上、與該i-GaN層21的一前表面及相似面上。此外,該閘極電極41係形成在該絕緣層30上的該n-GaN層626、該AlGaN層624、該n-GaN層623、該p-GaN層22、及相似物被移除的一區域內。因此,該閘極電極41的一源極電極42側上的一側表面與一汲極電極43側上的一側表面係形成為接觸到該絕緣層 30,以便使得該p-GaN層22、該n-GaN層623、該AlGaN層624、與n-GaN層626的側表面彼此結合經過該絕緣層30。
關於具有該結構的半導體裝置,製備了在各情況中該p-GaN層22厚度不同的半導體裝置,就一閘極電壓Vg與一汲極電流Ids之間的關係而言的檢查結果係繪示於圖49。在圖49中,49A代表該p-GaN層22的厚度為142nm的半導體裝置的特性,49B代表該p-GaN層22的厚度為200nm的半導體裝置的特性,而49C代表該p-GaN層22的厚度為285nm的半導體裝置的特性。然而,該p-GaN層22係摻雜有濃度2×1017cm-3的Mg作為雜質元素。如圖49所繪示,依照特性49A、49B、與49C的順序,閘極臨界電壓變高了,開通電流變低了。亦即,隨著該p-GaN層22的厚度增加,該閘極臨界電壓變高了且開通電流變低了。
在該半導體裝置中,較佳的是閘極臨界電壓係高且該開通電流係高。此亦適用於該第一實施例至該第六實施例的半導體裝置。
半導體裝置
接著,第十三實施例的半導體裝置將參照圖50說明。在本實施例的半導體裝置中,作為氮化物半導體層,一AlN層11、一i-GaN層21、一p-GaN層622、一n-GaN層623、一AlGaN層624、與一n-GaN層626係形成在由半導體材料及相似物所形成的一基材10上。在本實施例中,該i-GaN層21、該p-GaN層622、該n-GaN層623、該AlGaN層624、與該n-GaN層626可分別描述為一第一半導體層、一第二半導體層、一 第三半導體層、一第四半導體層、與一第六半導體層。
一源極電極42與一汲極電極43係形成在該AlGaN層624上,而在形成有一閘極電極41的區域內,該n-GaN層626、該AlGaN層624、該n-GaN層623、與該p-GaN層622被移除。
在本實施例中,關於如上述般被移除的該區域,該p-GaN層622在一源極電極42側上的一側表面係傾斜。亦即,關於如上述般被移除的該區域,在該p-GaN層622的一汲極電極43側上,該p-GaN層622的一側表面係形成得垂直於該p-GaN層622的膜表面。反之,在一源極電極42側上,該p-GaN層622的該側表面係形成為相對於該i-GaN層21的一前表面具有60°或更少的傾角的傾斜表面622a。
據此,關於該p-GaN層622受到經過一絕緣層30的該閘極電極41影響的深度方向的長度,相較於一汲極電極43側上的長度,一源極電極42側上的長度可進一步增加。因此,閘極臨界電壓可增加,於是開通電流可增加。亦即,在該源極電極42側上,該p-GaN層622的該側表面係形成為該傾斜表面622a,於是該p-GaN層622在深度方向的長度-其受到經過該絕緣層30的該閘極電極41影響-變長了。據此,假使在該p-GaN層622的膜厚度被製得大的情況中,有可能獲得相同效果,而且閘極臨界電壓可增加。另一方面,在該汲極電極43側上,該p-GaN層622的該側表面係垂直地形成。因此,受到經過該絕緣電極30的該閘極電極41影響的該p-GaN層622在深度方向的長度變短了,於是開通電流 可增加。在本實施例中,該第二半導體層除p-GaN外可由p-AlGaN構成。
接著,將針對就本實施例半導體裝置中的一閘極電壓Vg與一汲極電流Ids之間的關係而言的模擬結果來提供說明。圖51係繪示該半導體裝置的該閘極電壓Vg與該汲極電流Ids之間的關係。51A代表圖48所繪示的半導體裝置在該p-GaN層22的厚度為200nm的情況中的特性。此外,51B代表圖50B所繪示的本實施例半導體裝置在該p-GaN層622的厚度為141nm的情況中的特性,在一源極電極42側上的傾斜表面622a的傾角約為45°。在此情況中,在該p-GaN層622的傾斜表面622a內,深度方向的長度變為200nm。
然而,計算係以下列假設進行:該n-GaN層623的厚度設定為300nm,該AlGaN層624設定為具有20nm厚度的Al0.2Ga0.8N,該n-GaN層626的厚度設定為4nm,閘極長度設定為1.5μm,一閘極與一汲極之間的距離設定為10μm,而一閘極與一源極之間的距離設定為5μm。此外,該p-GaN層22與該p-GaN層622內的受體濃度設定為2×1017cm-3,該n-GaN層623內的予體濃度設定為1×1018cm-3,而該n-GaN層626內的予體濃度設定為1.5×1018cm-3
如圖51所繪示,51A與51B的閘極臨界電壓約略相同,但成為51B的開通電流的汲極電流Ids係為51A的約2.2倍高。因此,相較於圖48所繪示的該半導體裝置,在圖50所繪示的本實施例半導體裝置中,開通電流可進一步增加。因此,在本實施例的半導體裝置中,開通電流可增加 而不增加該p-GaN層22的膜厚度。然而,在本實施例的半導體裝置中,一電流係因AlGaN/GaN所生成的2DEG而流動。因此,在本實施例的說明中,說明係就使用該n-GaN層623的情況提供,但本實施例的半導體裝置可使用一i-GaN層取代該n-GaN層623。
半導體裝置製造方法
接著,將說明本實施例的半導體裝置製造方法。
首先,如圖52A所繪示,由矽及相似物形成的一半導體基材係製備作為該基材10。
接著,如圖52B所繪示,一緩衝層AlN層11、與該第一半導體層i-GaN層21係藉由磊晶生長形成在該基材10上。在本實施例中,所形成的該i-GaN層21厚度為3μm,該AlN層11與該i-GaN層21係藉由金屬有機氣相磊晶術(MOVPE)由磊晶生長形成。
接著,如圖52C所繪示,該第二半導體層p-GaN層622、該第三半導體層n-GaN層623、該第四半導體層AlGaN層624、與該第六半導體層n-GaN層626係形成在該i-GaN層21上。在本實施例中,該p-GaN層622、該n-GaN層623、該AlGaN層624、與該n-GaN層626係藉由金屬有機氣相磊晶術(MOVPE)由磊晶生長形成。
在本實施例中,該p-GaN層622具有500nm厚度並摻雜有濃度2×1017cm-3的Mg作為p-型雜質元素。該n-GaN層623具有300nm厚度並摻雜有濃度1×1018cm-3的Si作為n-型雜質元素。該AlGaN層624具有20nm厚度。該n-GaN層626 具有4nm厚度並摻雜有濃度1.5×1018cm-3的Si作為n-型雜質元素。
隨後,儘管未顯示,可形成一元素隔離區。明確地說,一光阻係塗佈至該n-GaN層626上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該元素隔離區的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,進行使用氯基氣體的乾式蝕刻或Ar及相似物的離子植入,以形成該元素隔離區(未顯示)。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖53A所繪示,具有一開口671a且由SiN及相似物形成的一硬質遮罩671係形成在該n-GaN層626上。然而,在該硬質遮罩671內的該開口671a的形狀係對應於成為形成有該閘極電極41的一區域的下文第一開口651的形狀。明確地說,一SiN膜係藉由ALD及相似方法形成在該n-GaN層626上。隨後,一光阻係塗佈至形成的該SiN膜上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該第一開口651的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,該SiN膜係藉由乾式蝕刻或濕式蝕刻從未形成有該抗蝕圖案的一區域內移除,以藉由殘留的該SiN膜形成該硬質遮罩671。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖53B所繪示,對應於該硬質遮罩671的該開口671a的該n-GaN層626、該AlGaN層624、與該n-GaN層623被移除,以露出該p-GaN層622的一前表面,藉此形成 該第一開口651。在本實施例中,該n-GaN層626、該AlGaN層624、與該n-GaN層623的移除係藉由乾式蝕刻,例如使用氯基氣體的RIE進行。據此,形成該第一開口651的一側表面的該n-GaN層623的一側表面成為一a-平面(11-20),該第一開口651係依循一m-軸<1-100>方向形成。
接著,如圖53C所繪示,形成了一抗蝕圖案672,該圖案係構形為在該第一開口651的一底表面形成一第二開口652。明確地說,一光阻係塗佈至該硬質遮罩671與對應於該第一開口651的該底表面的該p-GaN層622上,並進行藉由曝光設備之曝光與顯影,以形成該抗蝕圖案672。所形成的抗蝕圖案672具有帶有對應於稍後將說明的該第二開口652形狀的形狀的一開口672a。因此,該開口672a係形成在該硬質遮罩671的該開口671a內部,並以俾使成為該第一開口651的該底表面的該p-GaN層622上的一源極電極42側被覆蓋的方式形成。因此,該抗蝕圖案672的開口672a係小於該硬質遮罩671的開口671a。
接著,如圖54A所繪示,在該抗蝕圖案672的該開口672a內的該p-GaN層622被移除,以露出該i-GaN層21的一前表面,藉此形成該第二開口652。在本實施例中,該p-GaN層622的移除係藉由乾式蝕刻,例如使用氯基氣體的RIE進行。據此,形成該第二開口652的一側表面的該p-GaN層622的一側表面係成為一a-平面(11-20),形成該第二開口652的一底表面的該i-GaN層21的一前表面係成為一c-平面,該第二開口652係依循一m-軸<1-100>方向形成。隨後,該 抗蝕圖案672係藉由有機溶劑及相似物移除。
接著,如圖54B所繪示,濕式蝕刻係使用該硬質遮罩671作為遮罩來進行,以從角落側移除在該第二開口652內的一源極電極42側上的該p-GaN層622,藉此形成在該p-GaN層622的一側表面上的該傾斜表面622a。此刻所進行的濕式蝕刻係藉由使用四甲基氫氧化銨(TMAH)或KOH來進行。據此,該傾斜表面622a係形成在該第二開口652內的該p-GaN層622在一源極電極42側上的該側表面上。據此,形成有該閘極電極41的一開口650係由該第二開口652-其中該傾斜表面622a係形成在該p-GaN層622的一源極電極42側上的該側表面上-以及該第一開口651構成。
接著,如圖54C所繪示,該硬質遮罩671係藉由濕式蝕刻及相似方法移除,以露出該n-GaN層626的一前表面。
接著,如圖55A所繪示,該絕緣層30係形成在該開口650的一底表面與一側表面上、與該n-GaN層626上。該絕緣層30係由具有2nm至200nm,舉例來說,20nm膜厚度的Al2O3形成。形成該絕緣層30的方法例子包括ALD、濺鍍、電漿CVD、及相似方法。在本實施例中,該絕緣層30係藉由ALD形成。據此,該絕緣層30係形成在成為該開口650的一底表面的該i-GaN層21上、在成為該開口650的一側表面的該p-GaN層622、該n-GaN層623、該AlGaN層624、與該n-GaN層626的側表面上、與在該n-GaN層626上。
接著,如圖55B所繪示,在形成有該源極電極42 與該汲極電極43的區域內的該絕緣層30與該n-GaN層626被移除,以露出該AlGaN層624,藉此形成開口30a與30b。明確地說,一光阻係塗佈至該絕緣層30的一前表面,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,在未形成有該抗蝕圖案的區域內的該絕緣層30與該n-GaN層626係藉由使用氟基氣體或氯基氣體的乾式蝕刻或濕式蝕刻移除,以露出該AlGaN層624的一前表面。據此,形成了開口30a與30b。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖55C所繪示,該源極電極42與該汲極電極43係形成在該絕緣層30的該開口30a與30b內,該AlGaN層624經由該開口30a與30b而被露出。明確地說,一光阻係塗佈至該n-GaN層626與該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,具有20nm膜厚度的Ti與具有200nm膜厚度的Al係藉由真空沉積及相似方法堆疊,以形成一膜,藉此形成一金屬堆疊膜(Ti/Al)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留的該金屬堆疊膜形成該源極電極42與該汲極電極43。隨後,熱處理係於400℃至1000℃溫度,舉例來說,於550℃溫度的氮氣氛中進行,以建立歐姆接觸。
接著,如圖56所繪示,該閘極電極41係形成在該 絕緣層30上形成有該開口650的一區域內。明確地說,一光阻係塗佈至該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成一抗蝕圖案(未顯示),其具有經過該絕緣層30的該開口650,亦即,在形成有該閘極電極41的區域內的一開口。隨後,具有30nm膜厚度的Ni與具有400nm膜厚度的Au係藉由真空沉積及相似方法堆疊,以形成一金屬堆疊膜(Ni/Au)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留在該開口650內的該金屬堆疊膜形成該閘極電極41。
根據上述製程,可製造本實施例的半導體裝置。
要注意到除上述內容以外的內容係和第一實施例的內容相同。
第十四實施例
半導體裝置
接著,第十四實施例的半導體裝置將參照圖57說明。在本實施例的半導體裝置中,作為氮化物半導體層,一AlN層11、一i-GaN層21、一AlGaN層722、一n-GaN層623、一AlGaN層624、與一n-GaN層626係形成在由半導體材料及相似物所形成的一基材10上。在本實施例中,該i-GaN層21、該AlGaN層722、該n-GaN層623、該AlGaN層624、與該n-GaN層626可分別描述為一第一半導體層、一第二半導體層、一第三半導體層、一第四半導體層、與一第六半導體層。
一源極電極42與一汲極電極43係形成在該 AlGaN層624上,而在形成有一閘極電極41的區域內,該n-GaN層626、該AlGaN層624、該n-GaN層623、與該AlGaN層722被移除。
在本實施例中,關於如上述般被移除的該區域,該AlGaN層722在一源極電極42側上的一側表面係傾斜。亦即,關於如上述般被移除的該區域,在該AlGaN層722的一汲極電極43側上,該AlGaN層722的一側表面係形成得垂直於該AlGaN層722膜表面。反之,在一源極電極42側上,該AlGaN層722係形成為相對於該i-GaN層21的一前表面具有60°或更少的傾角的傾斜表面722a。
據此,關於受到經過一絕緣層30的該閘極電極41影響的該AlGaN層722在深度方向的長度,相較於一汲極電極43側上的長度,一源極電極42側上的長度可進一步增加。因此,閘極臨界電壓可增加,於是開通電流可增加。亦即,在該源極電極42側上,該AlGaN層722的該側表面係形成為該傾斜表面722a,於是該AlGaN層722在深度方向的長度-其受到經過該絕緣層30的該閘極電極41影響-變長了。據此,假使在該AlGaN層722的膜厚度增加的情況中,有可能獲得相同效果,而且閘極臨界電壓可增加。另一方面,在該汲極電極43側上,該AlGaN層722的該側表面係垂直地形成。因此,受到經過該絕緣層30的該閘極電極41影響的該AlGaN層722在深度方向的長度變短了,於是開通電流可增加。
在本實施例中,該第二半導體層除AlGaN外可由 InAlN、與一GaN/AlGaN堆疊膜構成。此外,在本實施例的半導體裝置中,一電流係因AlGaN/GaN所生成的2DEG而流動。因此,在本實施例的說明中,說明係就使用該n-GaN層623的情況提供,但本實施例的半導體裝置可使用一i-GaN層取代該n-GaN層623。
半導體裝置製造方法
接著,將說明本實施例的半導體裝置製造方法。
首先,如圖58A所繪示,由矽及相似物形成的一半導體基材係製備作為該基材10。
接著,如圖58B所繪示,一緩衝層AlN層11、與該第一半導體層i-GaN層21係藉由磊晶生長形成在該基材10上。在本實施例中,所形成的該i-GaN層21的厚度為3μm,該AlN層11與該i-GaN層21係藉由金屬有機氣相磊晶術(MOVPE)由磊晶生長形成。
接著,如圖58C所繪示,該第二半導體層AlGaN層722、該第三半導體層n-GaN層623、該第四半導體層AlGaN層624、與該第六半導體層n-GaN層626係形成在該i-GaN層21上。在本實施例中,該AlGaN層722、該n-GaN層623、該AlGaN層624、與該n-GaN層626係藉由金屬有機氣相磊晶術(MOVPE)由磊晶生長形成。
在本實施例中,該AlGaN層722具有500nm厚度並摻雜有濃度2×1017cm-3的Mg作為p-型雜質元素。該n-GaN層623具有300nm厚度並摻雜有濃度1×1018cm-3的Si作為n-型雜質元素。該AlGaN層624具有20nm厚度。該n-GaN層626 具有4nm厚度並摻雜有濃度1.5×1018cm-3的Si作為n-型雜質元素。
隨後,儘管未顯示,可形成一元素隔離區。明確地說,一光阻係塗佈至該n-GaN層626上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該元素隔離區的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,進行使用氯基氣體的乾式蝕刻或Ar及相似物的離子植入,以形成該元素隔離區(未顯示)。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖59A所繪示,具有一開口671a且由SiN及相似物形成的一硬質遮罩671係形成在該n-GaN層626上。然而,在該硬質遮罩671內的該開口671a的形狀係對應於成為形成有該閘極電極41的一區域的下文第一開口651的形狀。明確地說,一SiN膜係藉由ALD及相似方法形成在該n-GaN層626上。隨後,一光阻係塗佈至所形成的該SiN膜上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該第一開口651的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,該SiN膜係藉由乾式蝕刻或濕式蝕刻從未形成有該抗蝕圖案的一區域內移除,以藉由殘留的該SiN膜形成該硬質遮罩671。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖59B所繪示,對應於該硬質遮罩671的該開口671a的該n-GaN層626、該AlGaN層624、與該n-GaN層623被移除,以露出該AlGaN層722的一前表面,藉此形 成該第一開口651。在本實施例中,該n-GaN層626、該AlGaN層624、與該n-GaN層623的移除係藉由乾式蝕刻,例如使用氯基氣體的RIE進行。據此,形成該第一開口651的一側表面的該n-GaN層623的一側表面係成為一a-平面(11-20),該第一開口651係依循一m-軸<1-100>方向形成。
接著,如圖59C所繪示,形成了一抗蝕圖案672,該圖案係構形為在該第一開口651的一底表面形成一第二開口652。明確地說,一光阻係塗佈至該硬質遮罩671與對應於該第一開口651的該底表面的該AlGaN層722上,並進行藉由曝光設備之曝光與顯影,以形成該抗蝕圖案672。所形成的抗蝕圖案672具有帶有對應於稍後將說明的該第二開口652形狀的形狀的一開口672a。因此,該開口672a係形成在該硬質遮罩671的該開口671a內部,並以俾使成為該第一開口651的該底表面的該AlGaN層722上的一源極電極42側被覆蓋的方式形成。因此,該抗蝕圖案672的開口672a係小於該硬質遮罩671的開口671a。
接著,如圖60A所繪示,該抗蝕圖案672的開口672a內的該AlGaN層722被移除,以露出該i-GaN層21的一前表面,藉此形成該第二開口652。在本實施例中,該AlGaN層722的移除係藉由乾式蝕刻,例如使用氯基氣體的RIE進行。據此,形成該第二開口652的一側表面的該AlGaN層722的一側表面係成為一a-平面(11-20),形成該第二開口652的一底表面的該i-GaN層21的一前表面係成為一c-平面,該第二開口652係依循一m-軸<1-100>方向形成。隨後,該抗蝕 圖案672係藉由有機溶劑及相似物移除。
接著,如圖60B所繪示,濕式蝕刻係使用該硬質遮罩671作為遮罩來進行,以從角落側移除在該第二開口652內的一源極電極42側上的該AlGaN層722,藉此形成在該AlGaN層722的一側表面的該傾斜表面722a。此刻所進行的濕式蝕刻係藉由使用四甲基氫氧化銨(TMAH)或KOH來進行。據此,該傾斜表面722a係形成在該第二開口652內的該AlGaN層722在一源極電極42側上的該側表面上。據此,形成有該閘極電極41的一開口650係由該第二開口652-其中該傾斜表面722a係形成在該AlGaN層722的一源極電極42側上的該側表面上-以及該第一開口651構成。
接著,如圖60C所繪示,該硬質遮罩671係藉由濕式蝕刻及相似方法移除,以露出該n-GaN層626的一前表面。
接著,如圖61A所繪示,該絕緣層30係形成在該開口650的一底表面與一側表面上與該n-GaN層626上。該絕緣層30係由具有2nm至200nm,舉例來說,20nm膜厚度的Al2O3形成。形成該絕緣層30的方法例子包括ALD、濺鍍、電漿CVD、及相似方法。在本實施例中,該絕緣層30係藉由ALD形成。據此,該絕緣層30係形成在成為該開口650的一底表面的該i-GaN層21上、在成為該開口650的一側表面的該AlGaN層722、該n-GaN層623、該AlGaN層624、與n-GaN層626的側表面上、與在該n-GaN層626上。
接著,如圖61B所繪示,在形成有該源極電極42 與該汲極電極43的區域內的該絕緣層30與該n-GaN層626被移除,以露出該AlGaN層624,藉此形成開口30a與30b。明確地說,一光阻係塗佈至該絕緣層30的一前表面,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,在未形成有該抗蝕圖案的區域內的該絕緣層30與該n-GaN層626係藉由使用氟基氣體或氯基氣體的乾式蝕刻或濕式蝕刻移除,以露出該AlGaN層624的一前表面。據此,形成了開口30a與30b。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖61C所繪示,該源極電極42與該汲極電極43係形成在該絕緣層30的該開口30a與30b內,該AlGaN層624經由該開口30a與30b而被露出。明確地說,一光阻係塗佈至該n-GaN層626與該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,具有20nm膜厚度的Ti與具有200nm膜厚度的Al係藉由真空沉積及相似方法堆疊,以形成一膜,藉此形成一金屬堆疊膜(Ti/Al)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留的該金屬堆疊膜形成該源極電極42與該汲極電極43。隨後,熱處理係於400℃至1000℃溫度,舉例來說,於550℃溫度的氮氣氛中進行,以建立歐姆接觸。
接著,如圖62所繪示,該閘極電極41係形成在該 絕緣層30上形成有該開口650的一區域內。明確地說,一光阻係塗佈至該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成一抗蝕圖案(未顯示),其具有經過該絕緣層30的該開口650,亦即,在形成有該閘極電極41的區域內的一開口。隨後,具有30nm膜厚度的Ni與具有400nm膜厚度的Au係藉由真空沉積及相似方法堆疊,以形成一金屬堆疊膜(Ni/Au)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留在該開口650內的該金屬堆疊膜形成該閘極電極41。
根據上述製程,可製造本實施例的半導體裝置。
要注意到除上述內容以外的內容係和第十三實施例的內容相同。
第十五實施例
半導體裝置
接著,第十五實施例的半導體裝置將參照圖63說明。在本實施例的半導體裝置中,作為氮化物半導體層,一AlN層11、一i-GaN層21、一p-GaN層822、一i-GaN層823、與一n-AlGaN層824係形成在由半導體材料及相似物所形成的一基材10上。在本實施例中,該i-GaN層21、該p-GaN層822、該i-GaN層823、與該n-AlGaN層824可分別描述為一第一半導體層、一第二半導體層、一第三半導體層、與一第四半導體層。
一源極電極42與一汲極電極43係形成在該 n-AlGaN層824上,而在形成有一閘極電極41的區域內,該n-AlGaN層824、該i-GaN層823、與該p-GaN層822被移除。然而,在形成該閘極電極41的該區域內,該i-GaN層21可被局部地移除。
在本實施例中,在如上述般被移除的該區域內的一源極電極42側上的角落中,形成了一伸出部分822a,該伸出部分係露出該p-GaN層822的一上表面與一側表面的一部分。據此,關於受到經過一絕緣層30的該閘極電極41影響的該p-GaN層822的長度,相較於一汲極電極43側上的長度,一源極電極42側上的長度可進一步增加。因此,閘極臨界電壓可增加,於是開通電流可增加。在本實施例中,該伸出部分822a係形成為在該p-GaN層822的一上表面側上在連接該源極電極42與該汲極電極43的方向具有約0.1μm長度。
亦即,在該p-GaN層822的該伸出部分822a中,該p-GaN層822的該上表面與該側表面的一部分在該源極電極42側上伸出,於是受到經過該絕緣層30的該閘極電極41影響的該p-GaN層822的長度增加了。據此,在該p-GaN層822的膜厚度被製得大的情況中,有可能獲得相同效果,於是閘極臨界電壓可增加。另一方面,在一汲極電極43側上,一伸出部分並未形成在該p-GaN層822的一側表面上,於是受到經過該絕緣層30的該閘極電極41影響的該p-GaN層822的長度減少了,於是開通電流可增加。
半導體裝置製造方法
接著,說明本實施例的半導體裝置製造方法。
首先,如圖64A所繪示,該AlN層11、一第一半導體層i-GaN層21、一第二半導體層p-GaN層822、一第三半導體層i-GaN層823、與一第四半導體層n-AlGaN層824係形成在該基材10上。在本實施例中,該AlN層11、該i-GaN層21、p-GaN層822、該i-GaN層823、與該n-AlGaN層824係由氮化物半導體形成,並藉由金屬有機氣相磊晶術(MOVPE)由磊晶生長形成。
該基材10係由矽半導體基材及相似物構成,該AlN層11為緩衝層。該i-GaN層21具有3μm厚度。該p-GaN層822具有100nm厚度並摻雜有濃度1×1019cm-3的Mg作為p-型雜質元素。該i-GaN層823具有500nm厚度。該n-AlGaN層824具有30nm厚度並摻雜有濃度5×1018cm-3的Si作為n-型雜質元素。
隨後,儘管未顯示,可形成一元素隔離區。明確地說,一光阻係塗佈至該n-AlGaN層824上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該元素隔離區的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,進行使用氯基氣體的乾式蝕刻或Ar及相似物的離子植入,以形成該元素隔離區(未顯示)。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖64B所繪示,一抗蝕圖案871-其具有在形成有稍後將說明的一第一開口851的一區域內的一開口871a-係形成在該n-AlGaN層824上。明確地說,一光 阻係塗佈至該n-AlGaN層824上,並進行藉由曝光設備之曝光與顯影,以形成具有該開口871a的該抗蝕圖案871。
接著,如圖64C所繪示,在該抗蝕圖案871的該開口871a內的該n-AlGaN層824與該i-GaN層823係藉由乾式蝕刻移除,例如使用氯基氣體的RIE,以露出該p-GaN層822的一前表面。據此,形成了該第一開口851。
接著,如圖65A所繪示,該抗蝕圖案871係藉由有機溶劑及相似物移除。
接著,如圖65B所繪示,形成了一抗蝕圖案872,該圖案係構形為在該第一開口851的一底表面形成一第二開口852。明確地說,一光阻係塗佈至該n-AlGaN層824與對應於該第一開口851的該底表面的該p-GaN層822上,並進行藉由曝光設備之曝光與顯影,以形成該抗蝕圖案872。所形成的抗蝕圖案872具有帶有對應於稍後將說明的第二開口852形狀的形狀的一開口872a。因此,該開口872a係形成在該第一開口851內部,並以俾使成為該第一開口851的該底表面的該p-GaN層822上的一源極電極42側被覆蓋的方式形成。因此,該抗蝕圖案872的該開口872a係小於該第一開口851。
接著,如圖65C所繪示,在該抗蝕圖案872的該開口872a內的該p-GaN層822與一部分的該i-GaN層21係藉由乾式蝕刻移除,例如使用氯基氣體的RIE,以形成該第二開口852。據此,該伸出部分822a-其於相對於該第一開口851的該第二開口852伸出-係形成在該p-GaN層822在一源 極電極42側的一側表面上。在本實施例中,一開口850係由形成有該伸出部分822a的該第一開口851以及該第二開口852構成。
接著,如圖66A所繪示,該抗蝕圖案872係藉由有機溶劑及相似物移除。
接著,如圖66B所繪示,該絕緣層30係形成在該開口850的一底表面與一側表面上與該n-AlGaN層824上。該絕緣層30係由具有2nm至200nm,舉例來說,20nm膜厚度的Al2O3形成。形成該絕緣層30的方法例子包括ALD、濺鍍、電漿CVD、及相似方法。在本實施例中,該絕緣層30係藉由ALD形成。據此,該絕緣層30係形成在成為該開口850的一底表面的該i-GaN層21上、在該p-GaN層822的一側表面上與在該p-GaN層822上、在該i-GaN層823與該n-AlGaN層824的側表面上、與在該n-AlGaN層824上。
接著,如圖66C所繪示,在形成有該源極電極42與該汲極電極43的區域內的該絕緣層30被移除,以露出該n-AlGaN層824,藉此形成開口30a與30b。明確地說,一光阻係塗佈至該絕緣層30的一前表面,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,在未形成有該抗蝕圖案的區域內的該絕緣層30係藉由使用氟基氣體或氯基氣體的乾式蝕刻或濕式蝕刻移除,以露出該n-AlGaN層824的一前表面,藉此形成開口30a與30b。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖67A所繪示,該源極電極42與該汲極電極43係形成在該絕緣層30的該開口30a與30b內,該n-AlGaN層824經由該開口30a與30b而被露出。明確地說,一光阻係塗佈至該n-AlGaN層824與該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,具有20nm膜厚度的Ti與具有200nm膜厚度的Al係藉由真空沉積及相似方法堆疊,以形成一膜,藉此形成一金屬堆疊膜(Ti/Al)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留的該金屬堆疊膜形成該源極電極42與該汲極電極43。隨後,熱處理係於400℃至1000℃溫度,舉例來說,於550℃溫度的氮氣氛中進行,以建立歐姆接觸。
接著,如圖67B所繪示,該閘極電極41係形成在該絕緣層30上形成有該開口850的一區域內。明確地說,一光阻係塗佈至該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成一抗蝕圖案(未顯示),其具有經過該絕緣層30的該開口850,亦即,在形成有該閘極電極41的區域內的一開口。隨後,具有30nm膜厚度的Ni與具有400nm膜厚度的Au係藉由真空沉積及相似方法堆疊,以形成一金屬堆疊膜(Ni/Au)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留在該開口850內的該金屬堆疊膜形成該閘極電 極41。
據此,可製造本實施例的半導體裝置。
要注意到除上述內容以外的內容係和第一實施例的內容相同。
第十六實施例
半導體裝置
接著,第十六實施例的半導體裝置將參照圖68說明。在本實施例的半導體裝置中,作為氮化物半導體層,一AlN層11、一i-GaN層21、一p-GaN層822、一i-GaN層823、與一n-GaN層924係形成在由半導體材料及相似物所形成的一基材10上。在本實施例中,該i-GaN層21、該p-GaN層822、該i-GaN層823、與該n-GaN層924可分別描述為一第一半導體層、一第二半導體層、一第三半導體層、與一第四半導體層。
一源極電極42與一汲極電極43係形成在該n-GaN層924上,而在形成有一閘極電極41的區域內,該n-GaN層924、該i-GaN層823、與該p-GaN層822被移除。然而,在形成該閘極電極41的該區域內,該i-GaN層21可被局部地移除。
在本實施例中,在如上述般被移除的該區域內的一源極電極42側上的角落中,形成了一伸出部分822a,該伸出部分係露出該p-GaN層822的一上表面與一側表面的一部分。據此,關於受到經過一絕緣層30的該閘極電極41影響的該p-GaN層822的長度,相較於一汲極電極43側上的長 度,一源極電極42側上的長度可進一步增加。因此,閘極臨界電壓可增加,於是開通電流可增加。
亦即,在該p-GaN層822的該伸出部分822a中,該p-GaN層822的該上表面與該側表面的一部分在該源極電極42側上伸出於是受到經過該絕緣層30的該閘極電極41影響的該p-GaN層822的長度增加了。據此,在該p-GaN層822的膜厚度被製得大的情況中,有可能獲得相同效果,於是閘極臨界電壓可增加。另一方面,在一汲極電極43側上,一伸出部分並未形成在該p-GaN層822的一側表面上,於是受到經過該絕緣層30的該閘極電極41影響的該p-GaN層822的長度減少了,於是開通電流可增加。
半導體裝置製造方法
接著,說明本實施例的半導體裝置製造方法。
首先,如圖69A所繪示,該AlN層11、一第一半導體層i-GaN層21、一第二半導體層p-GaN層822、一第三半導體層i-GaN層823、與一第四半導體層n-GaN層924係形成在該基材10上。在本實施例中,該AlN層11、該i-GaN層21、p-GaN層822、該i-GaN層823、與該n-GaN層924係由氮化物半導體形成,並藉由金屬有機氣相磊晶術(MOVPE)由磊晶生長形成。
該基材10係由矽半導體基材及相似物構成,該AlN層11為緩衝層。該i-GaN層21具有3μm厚度。該p-GaN層822具有100nm厚度並摻雜有濃度1×1019cm-3的Mg作為p-型雜質元素。該i-GaN層823具有500nm厚度。該n-GaN層 924具有500nm厚度並摻雜有濃度1×1018cm-3的Si作為n-型雜質元素。
隨後,儘管未顯示,可形成一元素隔離區。明確地說,一光阻係塗佈至該n-GaN層924上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該元素隔離區的區域內具有一開口的一抗蝕圖案(未顯示)。隨後,進行使用氯基氣體的乾式蝕刻或Ar及相似物的離子植入,以形成該元素隔離區(未顯示)。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖69B所繪示,一抗蝕圖案871-其具有在形成有稍後將說明的一第一開口851的一區域內的一開口871a-係形成在該n-GaN層924上。明確地說,一光阻係塗佈至該n-GaN層924上,並進行藉由曝光設備之曝光與顯影,以形成具有該開口871a的該抗蝕圖案871。
接著,如圖69C所繪示,在該抗蝕圖案871的該開口871a內的該n-GaN層924與該i-GaN層823係藉由乾式蝕刻移除,例如使用氯基氣體的RIE,以露出該p-GaN層822的一前表面。據此,形成了該第一開口851。
接著,如圖70A所繪示,該抗蝕圖案871係藉由有機溶劑及相似物移除。
接著,如圖70B所繪示,形成了一抗蝕圖案872,該圖案係構形為在該第一開口851的一底表面形成一第二開口852。明確地說,一光阻係塗佈至該n-GaN層924與對應於該第一開口851的該底表面的該p-GaN層822上,並進行藉 由曝光設備之曝光與顯影,以形成該抗蝕圖案872。所形成的抗蝕圖案872具有帶有對應於稍後將說明的第二開口852形狀的形狀的一開口872a。因此,該開口872a係形成在該第一開口851內部,並以俾使成為該第一開口851的該底表面的該p-GaN層822上的一源極電極42側被覆蓋的方式形成。因此,該抗蝕圖案872的該開口872a係小於該第一開口851。
接著,如圖70C所繪示,在該抗蝕圖案872的該開口872a內的該p-GaN層822與一部分的該i-GaN層21係藉由乾式蝕刻移除,例如使用氯基氣體的RIE,以形成該第二開口852。據此,該伸出部分822a-其於相對於該第一開口851的該第二開口852伸出-係形成在該p-GaN層822在一源極電極42側的一側表面上。在本實施例中,一開口850係由形成有該伸出部分822a的該第一開口851以及該第二開口852構成。
接著,如圖71A所繪示,該抗蝕圖案872係藉由有機溶劑及相似物移除。
接著,如圖71B所繪示,該絕緣層30係形成在該開口850的一底表面與一側表面上與該n-GaN層924上。該絕緣層30係由具有2nm至200nm,舉例來說,20nm膜厚度的Al2O3形成。形成該絕緣層30的方法例子包括ALD、濺鍍、電漿CVD、及相似方法。在本實施例中,該絕緣層30係藉由ALD形成。據此,該絕緣層30係形成在成為該開口850的一底表面的該i-GaN層21上、在該p-GaN層822的一側表面上 與該p-GaN層822上、在該i-GaN層823與該n-GaN層924的側表面上、與在該n-GaN層924上。
接著,如圖71C所繪示,在形成有該源極電極42與該汲極電極43的區域內的該絕緣層30被移除,以露出該n-GaN層924,藉此形成開口30a與30b。明確地說,一光阻係塗佈至該絕緣層30的一前表面,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,在未形成該抗蝕圖案的區域內的該絕緣層30係藉由使用氟基氣體或氯基氣體的乾式蝕刻或濕式蝕刻移除,以露出該n-GaN層924的一前表面,藉此形成開口30a與30b。隨後,該抗蝕圖案(未顯示)係藉由有機溶劑及相似物移除。
接著,如圖72A所繪示,該源極電極42與該汲極電極43係形成在該絕緣層30的該開口30a與30b內,該n-GaN層924經由該開口30a與30b而被露出。明確地說,一光阻係塗佈至該n-GaN層924與該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成在形成有該源極電極42與該汲極電極43的區域內具有開口的一抗蝕圖案(未顯示)。隨後,具有20nm膜厚度的Ti與具有200nm膜厚度的Al係藉由真空沉積及相似方法堆疊,以形成一膜,藉此形成一金屬堆疊膜(Ti/Al)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留的該金屬堆疊膜形成該源極電極42與該汲極電極43。隨後,熱處理係於400℃至1000℃溫度,舉例來說, 於550℃溫度的氮氣氛中進行,以建立歐姆接觸。
接著,如圖72B所繪示,該閘極電極41係形成在該絕緣層30上形成有該開口850的一區域內。明確地說,一光阻係塗佈至該絕緣層30上,並進行藉由曝光設備之曝光與顯影,以形成一抗蝕圖案(未顯示),其具有經過該絕緣層30的該開口850,亦即,在形成有該閘極電極41的區域內的一開口。隨後,具有30nm膜厚度的Ni與具有400nm膜厚度的Au係藉由真空沉積及相似方法堆疊,以形成一金屬堆疊膜(Ni/Au)。隨後,形成在該抗蝕圖案上的該金屬堆疊膜係藉由浸在有機溶劑及相似物中而和該抗蝕圖案一起被移除,以藉由殘留在該開口850內的該金屬堆疊膜形成該閘極電極41。
據此,可製造本實施例的半導體裝置。
要注意到除上述內容以外的內容係和第十五實施例的內容相同。
本案上文已詳細說明實施例,但不限於特定實施例。各種修飾與變化可在隨附請求項的範圍內進行。
對於上述說明,揭示了下列附錄。
910‧‧‧基材
921‧‧‧n-GaN層
922‧‧‧p-GaN層
923‧‧‧n-GaN層
930‧‧‧絕緣層
941‧‧‧閘極電極
942‧‧‧源極電極
943‧‧‧汲極電極

Claims (20)

  1. 一種半導體裝置,其包含:一第一半導體層,其形成在一基材上方並由氮化物半導體形成;一第二半導體層,其形成在該第一半導體層上方並由氮化物半導體形成;一第三半導體層,其形成在該第二半導體層上方並由氮化物半導體形成;一源極電極與一汲極電極,其等形成在該第三半導體層上方;一開口,其形成在該第二半導體層與該第三半導體層中介於該源極電極與該汲極電極之間;一絕緣層,其形成在該開口的一側表面與一底表面上;以及一閘極電極,其形成在該開口內遍及該絕緣層。
  2. 如請求項1之半導體裝置,其中該第二半導體層係由一第一導電型半導體層構成,以及該第三半導體層係由一第二導電型半導體層構成。
  3. 如請求項1之半導體裝置,其中該第三半導體層係由一第一導電型半導體層構成,以及 該第二半導體層係由具有比該第一半導體層與該第三半導體層的帶隙更寬的帶隙之材料所形成。
  4. 如請求項1之半導體裝置,其中該閘極電極包括形成為在一源極電極側上與該絕緣層接觸的一第一閘極電極部分、以及形成為在一汲極電極側上與該絕緣層接觸的一第二閘極電極部分,該第一閘極電極部分與該第二閘極電極部分係形成在該開口內,以及該第一閘極電極部分與該第二閘極電極部分係由彼此互異的材料所形成。
  5. 如請求項4之半導體裝置,其中該第一閘極電極部分係由具有比該第二閘極電極部分的功函數更高的功函數的材料所形成。
  6. 如請求項4之半導體裝置,其中該第一閘極電極部分係由具有4.5eV或更高之功函數的材料所形成,以及該第二閘極電極部分係由具有小於4.5eV之功函數的材料所形成。
  7. 一種半導體裝置,其包含:一第一半導體層,其形成在一基材上方並由氮化物半導體形成;一第二半導體層,其形成在該第一半導體層上方並由氮化物半導體形成;一第三半導體層,其形成在該第二半導體層上方並 由氮化物半導體形成;一第四半導體層,其形成在該第三半導體層上方並由氮化物半導體形成;一源極電極與一汲極電極,其等形成在該第四半導體層上方;一開口,其形成在該第二半導體層、該第三半導體層、與該第四半導體層中介於該源極電極與該汲極電極之間;一絕緣層,其形成在該開口的一側表面與一底表面上;以及一閘極電極,其形成在該開口內遍及該絕緣層。
  8. 如請求項7之半導體裝置,其中該第二半導體層係由一第一導電型半導體層構成,以及該第四半導體層係由具有比該第三半導體層的帶隙更寬的帶隙之材料所形成。
  9. 如請求項8之半導體裝置,其中該第四半導體層係由具有比該第二半導體層與該第一半導體層的帶隙更寬的帶隙之材料所形成。
  10. 如請求項7之半導體裝置,其中該第二半導體層係由具有比該第一半導體層與該第三半導體層的帶隙更寬的帶隙之材料所形成,以及該第四半導體層係由具有比該第三半導體層的帶 隙更寬的帶隙之材料所形成。
  11. 如請求項7之半導體裝置,其中該閘極電極包括形成為在一源極電極側上與該絕緣層接觸的一第一閘極電極部分、以及形成為在一汲極電極側上與該絕緣層接觸的一第二閘極電極部分,該第一閘極電極部分與該第二閘極電極部分係形成在該開口內,以及該第一閘極電極部分與該第二閘極電極部分係由彼此互異的材料所形成。
  12. 如請求項11之半導體裝置,其中該第一閘極電極部分係由具有比該第二閘極電極部分的功函數更高的功函數的材料所形成。
  13. 如請求項11之半導體裝置,其中該第一閘極電極部分係由具有4.5eV或更高之功函數的材料所形成,以及該第二閘極電極部分係由具有小於4.5eV之功函數的材料所形成。
  14. 一種半導體裝置,其包含:一第一半導體層,其形成在一基材上方並由氮化物半導體形成;一第二半導體層,其形成在該第一半導體層上方並由氮化物半導體形成;一第三半導體層,其形成在該第二半導體層上方並由氮化物半導體形成; 一第四半導體層,其形成在該第三半導體層上方並由氮化物半導體形成;一第五半導體層,其形成在該第四半導體層上方並由氮化物半導體形成;一源極電極與一汲極電極,其等形成在該第五半導體層上方;一開口,其形成在該第三半導體層、該第四半導體層、與該第五半導體層中介於該源極電極與該汲極電極之間;一絕緣層,其形成在該開口的一側表面與一底表面上;以及一閘極電極,其形成在該開口內遍及該絕緣層。
  15. 如請求項14之半導體裝置,其中在該開口中,該第三半導體層的一源極電極側上的一側表面係形成為相對於一汲極電極側上的一側表面傾斜的一傾斜表面。
  16. 如請求項14之半導體裝置,其中在該開口中,該第三半導體層比該第四半導體層更加伸出的一伸出部分係形成在一源極電極側上的一側表面上。
  17. 如請求項1之半導體裝置,其中該第二半導體層係由含有GaN的材料形成。
  18. 如請求項1之半導體裝置,其中該第三半導體層係由含有GaN的材料形成。
  19. 如請求項2之半導體裝置,其中該第一導電型為p-型。
  20. 如請求項2之半導體裝置,其中該第二導電型為n-型。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9939020B2 (en) 2015-06-16 2018-04-10 Aktiebolaget Skf Bearing ring including retaining flange

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITUB20155536A1 (it) * 2015-11-12 2017-05-12 St Microelectronics Srl Transistore hemt di tipo normalmente spento includente una trincea contenente una regione di gate e formante almeno un gradino, e relativo procedimento di fabbricazione
ITUB20155862A1 (it) * 2015-11-24 2017-05-24 St Microelectronics Srl Transistore di tipo normalmente spento con ridotta resistenza in stato acceso e relativo metodo di fabbricazione
WO2019163075A1 (ja) * 2018-02-23 2019-08-29 三菱電機株式会社 半導体装置
JP7458199B2 (ja) * 2019-09-02 2024-03-29 株式会社東芝 半導体装置
JPWO2021070469A1 (zh) * 2019-10-09 2021-04-15
US11380677B2 (en) * 2020-04-28 2022-07-05 Globalfoundries Singapore Pte. Ltd. Transistor devices and methods of forming a transistor device
US11967619B2 (en) * 2020-09-16 2024-04-23 Teledyne Scientific & Imaging, Llc Laterally-gated transistors and lateral Schottky diodes with integrated lateral field plate structures
JP7470008B2 (ja) * 2020-10-19 2024-04-17 株式会社東芝 半導体装置
WO2023240529A1 (en) * 2022-06-16 2023-12-21 Innoscience (suzhou) Semiconductor Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0682837B2 (ja) * 1982-09-16 1994-10-19 財団法人半導体研究振興会 半導体集積回路
JPH03160761A (ja) * 1989-11-17 1991-07-10 Fujitsu Ltd 半導体装置
JP4495267B2 (ja) * 1998-10-28 2010-06-30 独立行政法人情報通信研究機構 半導体装置の製造方法
JP4663156B2 (ja) 2001-05-31 2011-03-30 富士通株式会社 化合物半導体装置
US20070200142A1 (en) * 2006-02-24 2007-08-30 Ching-Sung Lee High linear enhancement-mode heterostructure field-effect transistor
JP2008205414A (ja) 2007-01-26 2008-09-04 Rohm Co Ltd 窒化物半導体素子、窒化物半導体パッケージおよび窒化物半導体素子の製造方法
US20080203433A1 (en) * 2007-02-27 2008-08-28 Sanken Electric Co., Ltd. High electron mobility transistor and method of forming the same
JP2008210994A (ja) * 2007-02-27 2008-09-11 Nec Electronics Corp 横型mosfetおよびその製造方法
US20080308870A1 (en) * 2007-06-15 2008-12-18 Qimonda Ag Integrated circuit with a split function gate
JP5566618B2 (ja) * 2008-03-07 2014-08-06 古河電気工業株式会社 GaN系半導体素子
JP5337415B2 (ja) 2008-06-30 2013-11-06 シャープ株式会社 ヘテロ接合電界効果トランジスタおよびヘテロ接合電界効果トランジスタの製造方法
JP2010050347A (ja) * 2008-08-22 2010-03-04 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP4794656B2 (ja) 2009-06-11 2011-10-19 シャープ株式会社 半導体装置
JP2011009493A (ja) 2009-06-26 2011-01-13 Toshiba Corp 半導体装置およびその製造方法
JP5611653B2 (ja) * 2010-05-06 2014-10-22 株式会社東芝 窒化物半導体素子
IT1401747B1 (it) 2010-08-02 2013-08-02 Selex Sistemi Integrati Spa Fabbricazione di transistori ad alta mobilita' elettronica con elettrodo di controllo a lunghezza scalabile
JP2012054471A (ja) * 2010-09-02 2012-03-15 Fujitsu Ltd 半導体装置及びその製造方法、電源装置
JP2012094688A (ja) * 2010-10-27 2012-05-17 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP5685917B2 (ja) * 2010-12-10 2015-03-18 富士通株式会社 半導体装置及び半導体装置の製造方法
WO2012098635A1 (ja) 2011-01-17 2012-07-26 富士通株式会社 半導体装置及びその製造方法
JP5874173B2 (ja) 2011-02-25 2016-03-02 富士通株式会社 化合物半導体装置及びその製造方法
JP5866782B2 (ja) * 2011-03-24 2016-02-17 富士通株式会社 化合物半導体装置及びその製造方法
WO2012137309A1 (ja) * 2011-04-05 2012-10-11 住友電気工業株式会社 窒化物電子デバイスを作製する方法
CN102208448B (zh) * 2011-05-24 2013-04-24 西安电子科技大学 多晶Si1-xGex/金属并列覆盖双栅SSGOI nMOSFET器件结构
JP5878317B2 (ja) * 2011-08-08 2016-03-08 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5765147B2 (ja) 2011-09-01 2015-08-19 富士通株式会社 半導体装置
TWI462295B (zh) * 2011-11-15 2014-11-21 Anpec Electronics Corp 溝渠型功率電晶體元件及其製作方法
KR20180123740A (ko) * 2012-05-18 2018-11-19 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법
JP6214978B2 (ja) * 2013-09-17 2017-10-18 株式会社東芝 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9939020B2 (en) 2015-06-16 2018-04-10 Aktiebolaget Skf Bearing ring including retaining flange

Also Published As

Publication number Publication date
US20150194512A1 (en) 2015-07-09
CN104766882B (zh) 2019-01-08
TWI608605B (zh) 2017-12-11
CN104766882A (zh) 2015-07-08
JP2015130436A (ja) 2015-07-16
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US9553152B2 (en) 2017-01-24

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