KR20110058332A - 플로팅 게이트 구조를 이용한 인핸스먼트 질화물계 반도체 소자 - Google Patents
플로팅 게이트 구조를 이용한 인핸스먼트 질화물계 반도체 소자 Download PDFInfo
- Publication number
- KR20110058332A KR20110058332A KR1020090115082A KR20090115082A KR20110058332A KR 20110058332 A KR20110058332 A KR 20110058332A KR 1020090115082 A KR1020090115082 A KR 1020090115082A KR 20090115082 A KR20090115082 A KR 20090115082A KR 20110058332 A KR20110058332 A KR 20110058332A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- nitride
- based semiconductor
- floating gate
- forming
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 125
- 150000004767 nitrides Chemical class 0.000 title claims abstract description 116
- 230000004888 barrier function Effects 0.000 claims description 41
- 238000000034 method Methods 0.000 claims description 33
- 230000005533 two-dimensional electron gas Effects 0.000 claims description 30
- 229910002704 AlGaN Inorganic materials 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 23
- 239000013078 crystal Substances 0.000 claims description 21
- 230000006911 nucleation Effects 0.000 claims description 19
- 238000010899 nucleation Methods 0.000 claims description 19
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 8
- 229910004541 SiN Inorganic materials 0.000 claims description 8
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 8
- 229910052737 gold Inorganic materials 0.000 claims description 8
- 229910052759 nickel Inorganic materials 0.000 claims description 8
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 229910052741 iridium Inorganic materials 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 4
- 229910052763 palladium Inorganic materials 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 238000009413 insulation Methods 0.000 abstract 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 31
- 229910002601 GaN Inorganic materials 0.000 description 30
- 239000000463 material Substances 0.000 description 13
- 229910052751 metal Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 13
- 230000008569 process Effects 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 9
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 6
- KFZMGEQAYNKOFK-UHFFFAOYSA-N Isopropanol Chemical compound CC(C)O KFZMGEQAYNKOFK-UHFFFAOYSA-N 0.000 description 6
- OKKJLVBELUTLKV-UHFFFAOYSA-N Methanol Chemical compound OC OKKJLVBELUTLKV-UHFFFAOYSA-N 0.000 description 6
- 239000012212 insulator Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- 239000002904 solvent Substances 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000010894 electron beam technology Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910017855 NH 4 F Inorganic materials 0.000 description 2
- 239000003929 acidic solution Substances 0.000 description 2
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000001747 exhibiting effect Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N zinc oxide Inorganic materials [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
본 발명은 질화물계 반도체 층, 상기 질화물계 반도체 층 상면의 일 측에 형성된 소스 전극, 상기 질화물계 반도체 층 상면의 타 측에 상기 소스 전극과 이격 형성된 드레인 전극, 상기 질화물계 반도체 층 상면에 상기 소스 전극과 드레인 전극 사이에 형성된 제1절연층, 상기 제1절연층의 상면에 상기 소스 전극 및 드레인 전극과 이격되어 형성된 플로팅 게이트, 상기 플로팅 게이트가 외부와 전기적으로 절연되도록 상기 플로팅 게이트를 둘러싸는 제2절연층, 및 상기 제2절연층의 적어도 상면 및 측면에 형성되는 컨트롤 게이트를 포함하며, 상기 컨트롤 게이트에 제1전압을 인가하여 상기 질화물계 반도체 층으로부터 상기 플로팅 게이트로 이동한 음의 전하가 상기 플로팅 게이트에 축적되는 것을 특징으로 하는 인핸스먼트 질화물계 반도체 소자로서, 순방향 특성을 유지시키면서, 플로팅 게이트 구조를 이용하여 질화물계 반도체 소자의 2차원 전자 가스층에 영향을 주지 않으면서 소자의 문턱 전압을 양의 방향으로 이동시킬 수 있는 이점이 있다.
질화물계 반도체, 플로팅 게이트, 문턱 전압, 인핸스먼트, GaN, AlGaN,
Description
본 발명은 질화물계 반도체 소자에 관한 것으로, 특히 양의 문턱 전압을 갖는 인핸스먼트 반도체 소자에 관한 것이다.
와이드 밴드-갭(wide band-gap) 특성을 갖는 질화갈륨(GaN) 물질은 우수한 순방향 특성, 높은 항복 전계, 낮은 진성 캐리어 밀도 등 여타의 반도체 물질에 비해 우수한 물리적 특성을 지니고 있어서 전력용 스위치 등 고전력 전기 시스템의 차세대 반도체 소자로 많이 연구되고 있다.
GaN 물질 기반 반도체 소자로는 쇼트키 장벽 다이오드(Schottky Barrier Diode), 메탈 산화막 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor, MOSFET), 메탈 반도체 전계 효과 트랜지스터(Metal Semiconductor Field Effect Transistor, MSFET), 고전자 이동도 트랜지스터(High Electron Mobility Transistor, HEMT) 등이 있다.
한편, AlGaN/GaN 헤테로 구조는 AlGaN과 GaN 사이의 전도대역(conduction band)의 불연속성 및 압전효과(piezoelectric effect)에 의한 높은 2차원 전자가스(2-Dimensional Electron Gas, 2DEG) 농도를 갖는다. 이에 따라, 현재 활발히 연구되고 있는 고전자 이동도 트랜지스터(High Electron Mobility Transistor)는 AlGaN과 GaN 사이에 생성되는 2차원 전자 가스층을 채널로 사용한다. 고전자 이동도 트랜지스터는 이러한 2차원 전자 가스층을 채널로 사용하기 때문에 항상 채널이 열려있는 소자이다. 따라서, 소자를 오프(off) 상태로 동작시키기 위해서는 2차원 전자 가스층에 의한 채널을 닫아주어야 한다.
도 1은 종래의 질화물계 반도체 소자의 단면도이며, 도 2는 상기 종래의 질화물계 반도체 소자의 오프 상태의 동작을 나타낸 단면도이다.
도 1에 도시된 바와 같이, 2차원 전자 가스층(19)이 AlGaN으로 된 장벽층(24)과 GaN으로 된 버퍼층(23) 사이에 형성된다. 또한, 쇼트키 접합에 의해 게이트(27) 하단의 AlGaN 층에 공핍층(depletion layer, 28)이 형성된다. 소자를 오프 상태로 동작시키기 위해, 게이트 하단의 공핍층(28)을 이용하여 상기 2차원 전자 가스층(29)의 채널을 닫는 방법을 생각해 볼 수 있지만, 게이트 하단의 공핍층(28)은 상기 2차원 전자 가스층(29)으로 형성된 채널에 닿을 만큼 확장되지 않기 때문에 자연 상태로는 2차원 전자 가스층(29)에 의한 채널을 막을 수 없다. 따라서, 게이트에 음(-)의 전압을 인가하여 공핍층(28)을 확장시켜야만 상기 2차원 전자 가스층(29)으로 형성된 채널을 닫을 수 있다.
즉, 일반적인 GaN 고전자 이동도 트랜지스터는 게이트(27)에 전압이 인가되지 않아도 상기 2차원 전자 가스층(29)에 의한 채널이 형성되기 때문에, 온 상태로 동작하는 Depletion 특성을 갖는다. 따라서, 소자를 오프 상태로 동작시키기 위해서는 게이트(27)에 음의 전압을 인가해야만 한다.
그러나, 소자 안정성 및 회로 구성 측면에서, 문턱 전압(threshhold voltage)이 음(-)의 값을 갖는 디플리션(Depletion) 소자는 문턱 전압이 양(+)의 값을 갖는 인핸스먼트(Enhancement) 소자에 비해 불리하기 때문에, 인핸스먼트 GaN 소자에 대한 연구가 계속 진행되고 있다.
상기한 바와 같이, GaN 소자를 오프 상태로 동작시키기 위해서는 게이트(27) 하단의 공핍층(28)이 채널을 닫아야 한다. 일반적인 구조의 GaN 소자는 게이트(27)와 채널 간의 거리가 커서 소자의 오프 동작을 위해서는 추가로 게이트(27)에 음의 전압을 인가해야한다. 따라서 게이트-채널 거리를 감소시키기 위해 AlGaN 층(24)의 일부분을 식각하여 그 위에 게이트를 제작한 Recess 게이트 구조 및 게이트 메탈을 AlGaN 층 내부로 확산하여 게이트-채널 거리 감소시키는 방안이 제안되었다. 또한 AlGaN 층에 음(-)의 전하를 갖는 입자를 주입하여 채널에 음의 전압을 인가하는 방법, 게이트 하단만 MOS구조를 적용한 방안이 제안되었다.
하지만 Recess 게이트 구조는 AlGaN 층을 과도하게 식각하면 2차원 전자 가스층이 사라지기 때문에 AlGaN 층의 정확한 식각이 용이하지 않으며 플라즈마 손상 가능성 또한 존재한다. 또한, 게이트 메탈 확산 방법은 전체적인 소자의 균일성을 확보하기가 어려우며, AlGaN 층에 음(-)의 전하를 갖는 입자를 주입하는 방법은 반도체 소자의 표면 손상 가능성이 있다. 마지막으로 게이트 하단에 MOS 구조를 적용한 소자는 게이트 하단에 2차원 전자 가스층이 없으므로 소자의 순방향 특성이 저하되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 2차원 전자 가스층에 영향을 주지 않으면서, 질화물계 반도체 소자의 문턱 전압을 양의 방향으로 이동시킨 인핸스먼트 질화물계 반도체 소자를 제공함에 있다.
본 발명의 일 실시 예에 따른 인핸스먼트 질화물계 반도체 소자는, 질화물계 반도체 층, 상기 질화물계 반도체 층 상면의 일 측에 형성된 소스 전극, 상기 질화물계 반도체 층 상면의 타 측에 상기 소스 전극과 이격 형성된 드레인 전극, 상기 질화물계 반도체 층 상면에 상기 소스 전극과 드레인 전극 사이에 형성된 제1절연층, 상기 제1절연층의 상면에 상기 소스 전극 및 드레인 전극과 이격되어 형성된 플로팅 게이트, 상기 플로팅 게이트가 외부와 전기적으로 절연되도록 상기 플로팅 게이트를 둘러싸는 제2절연층, 및 상기 제2절연층의 적어도 상면 및 측면에 형성되는 컨트롤 게이트를 포함하며, 상기 컨트롤 게이트에 제1바이어스를 인가하면, 상기 질화물계 반도체 층으로부터 상기 플로팅 게이트로 이동한 음의 전하가 상기 플로팅 게이트에 축적되는 것을 특징으로 한다.
또한, 상기 질화물계 반도체 층은, 절연성의 기판, 상기 기판 상면에 형성되며 제1질화물계 반도체의 에피구조를 성장시키기 위해 형성되는 결정핵 생성층, 상기 결정핵 생성층 상면에 형성되며 제1질화물계 반도체인 버퍼층, 및 상기 버퍼층 상면에 형성되며 상기 버퍼층과의 사이에 2차원 전자 가스층을 형성하고 제2질화물계 반도체인 장벽층을 포함할 수 있다. 특히, 상기 결정핵 생성층은 AlN으로, 상기 버퍼층은 GaN으로, 상기 장벽층은 AlGaN으로 형성될 수 있다.
나아가, 상기 제1절연층 및 제2절연층은 Al2O3, SiO2 및 SiN 중 하나 이상으로 이루어질 수 있고, 상기 소스 전극 및 드레인 전극은 Ti, Al, Ni 및 Au 중 하나 이상으로 이루어질 수 있다.
본 발명의 일 실시 예에 따른 인핸스먼트 질화물계 반도체 소자 제조 방법은, 질화물계 반도체 층을 형성하는 단계, 상기 질화물계 반도체 층 상면의 일 측에 소스 전극을 형성하는 단계, 상기 질화물계 반도체 층 상면의 타 측에 상기 소스 전극과 이격된 드레인 전극을 형성하는 단계, 상기 질화물계 반도체 층 상면에 상기 소스 전극과 드레인 전극 사이에 제1절연층을 형성하는 단계, 상기 제1절연층의 상면에, 상기 소스 전극 및 드레인 전극과 이격된 플로팅 게이트를 형성하는 단계, 상기 플로팅 게이트가 외부와 전기적으로 절연되도록 상기 플로팅 게이트를 둘러싸는 제2절연층을 형성하는 단계, 상기 제2절연층의 적어도 상면 및 측면에 컨트롤 게이트를 형성하는 단계, 및 상기 컨트롤 게이트에 제1바이어스를 인가하여 상기 질화물계 반도체 층으로부터 상기 플로팅 게이트로 이동한 음의 전하를 상기 플로팅 게이트에 축적시키는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 질화물계 반도체 층을 형성하는 단계는, 절연성의 기판 상면에 제1질화물계 반도체의 에피구조를 성장시키기 위해 결정핵 생성층을 형성하는 단계, 상기 결정핵 생성층 상면에 제1질화물계 반도체인 버퍼층을 형성하는 단계, 및 상기 버퍼층 상면에 상기 버퍼층과의 사이에 2차원 전자 가스층을 형성하고 제2질화물계 반도체인 장벽층을 형성하는 단계를 포함할 수 있다. 특히, 상기 질화물계 반도체 층을 형성하는 단계는 상기 장벽층의 상면에 GaN 캡층을 형성하는 단계를 더 포함할 수 있으며, 상기 결정핵 생성층은 AlN으로, 상기 버퍼층은 GaN으로, 상기 장벽층은 AlGaN으로 형성될 수 있다.
나아가, 상기 제1절연층 및 제2절연층은 Al2O3, SiO2 및 SiN 중 하나 이상으로 이루어질 수 있고, 상기 소스 전극 및 드레인 전극은 Ti, Al, Ni 및 Au 중 하나 이상으로 이루어질 수 있다.
본 발명에 따르면, 질화물계 반도체 소자의 순방향 특성을 유지시키면서, 플로팅 게이트 구조를 이용하여 질화물계 반도체 소자의 2차원 전자 가스층에 영향을 주지 않으면서 소자의 문턱 전압을 양의 방향으로 이동시킬 수 있는 이점이 있다.
하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 3은 본 발명의 일 실시 예에 따른 인핸스먼트 질화물계 반도체 소자의 단면도이다.
본 발명의 일 실시 예에 따른 인핸스먼트 질화물계 반도체 소자는 질화물계 반도체 층(301), 상기 질화물계 반도체 층(301) 상면의 일 측에 형성된 소스 전극(35), 상기 질화물계 반도체 층(301) 상면의 타 측에 상기 소스 전극(35)과 이격 형성된 드레인 전극(36), 상기 질화물계 반도체 층(301) 상면에 상기 소스 전극(35)과 드레인 전극(36) 사이에 형성된 제1절연층(37-1), 상기 제1절연층(37-1)의 상면에 상기 소스 전극(35) 및 드레인 전극(36)과 이격되어 형성된 플로팅 게이트(38-1), 상기 플로팅 게이트(38-1)가 외부와 전기적으로 절연되도록 상기 플로팅 게이트(38-1)를 둘러싸는 제2절연층(37-2), 및 상기 제2절연층(37-2)의 적어도 상면 및 측면에 형성되는 컨트롤 게이트(38-2)를 포함한다.
도 3에 도시된 바와 같이, 상기 실시 예에 따른 질화물계 반도체에서 상기 질화물계 반도체 층(301)은 절연성의 기판(31), 상기 기판(31) 상면에 형성되며 제1질화물계 반도체의 에피구조를 성장시키기 위해 형성되는 결정핵 생성층(32), 상기 결정핵 생성층(32) 상면에 형성되며 제1질화물계 반도체인 버퍼층(33), 및 상기 버퍼층(33) 상면에 형성되며 상기 버퍼층(33)과의 사이에 2차원 전자 가스층(39)을 형성하고 제2질화물계 반도체인 장벽층(34)을 포함할 수 있다.
상기 기판(31)은 절연성의 기판이지만 고저항성을 갖거나 n형 또는 p형으로 도핑될 수 있다. 예를 들면, 상기 기판(31)을 이루는 재료로는 실리콘 카바이드(silicon carbide) 4H 반절연성(semi-insulating)일 수 있다. 또한, 상기 기판(31)의 재료로서, 실리콘, 사파이어, 알루미늄 질화물, 알루미늄 갈륨 질화물, 갈륨 질화물, GaAs, ZnO 또는 InP 등을 사용하여 형성될 수 있다.
상기 결정핵 생성층(32)은 상기 기판(31)으로 사용되는 실리콘 카바이드와 그 상면에 성장되는 질화물계 반도체 사이의 결정 격자 부정합으로 인한 결함을 최소화하기 위해 사용하는 것으로서, 사용되는 기판 및 반도체의 종류에 따라 적절한 결정핵 생성층이 적용될 수 있다. 본 발명의 일 실시 예에 따르면 상기 결정핵 생성층(32)은 AlN으로 이루어질 수 있다.
본 발명의 일 실시 예에 따르면, 상기 제1질화물계 반도체인 버퍼층(33) 및 제2질화물계 반도체인 장벽층(34)은 GaN/AlGaN 층의 헤테로 구조(hetero-structure)로 형성될 수 있다. 상기 버퍼층(33)은 GaN으로 이루어질 수 있으며, 상기 장벽층(34)은 AlGaN으로 이루어질 수 있다. 상기 GaN 버퍼층(33) 및 AlGaN 장벽층(34)은 다양한 증착 방법을 통해 형성될 수 있으며, 예를 들어 메탈 유기 화학 기상 증착(Metal Organic Chemical Vapor Deposition, MOCVD) 방법을 이용하여 형 성될 수 있다.
AlGaN은 GaN 보다 밴드갭(band-gap)이 더 크며, 상기 실시 예에 따른, GaN 버퍼층(33)과 AlGaN 장벽층(34) 사이에는 2차원 전자 가스 농도를 갖는 채널이 형성된다. 상기 2차원 전자 가스층(39)은 높은 전자 이동도(mobility)와 높은 캐리어 이동도를 갖고, 고주파수에서 매우 높은 상호 컨덕턴스를 제공한다. AlGaN/GaN 웨이퍼는 아세톤, 메탄올, 이소프로필 알코올로 용매세척될 수 있다. 용매세척 후, 사진 공정과 유도결합 플라즈마 식각 공정을 통하여, 상기 AlGaN/GaN 헤테로 구조 웨이퍼를 150nm정도 식각하여 메사구조(mesa)를 형성할 수 있으며, 이는 소자 사이를 분리하는 역할을 한다.
본 발명의 일 실시 예에 따르면, 상기 장벽층(34) 상면에 항복전압(breakdown voltage) 및 표면 누설전류 특성을 개선하기 위한 에피택셜층인 캡층을 형성할 수 있다. 항복전압 특성을 개선하기 위해 상기 캡층을 형성할 수 있지만, 상기 버퍼층(33) 및 장벽층(34)을 도핑하지 않음으로써 항복전압 특성을 개선할 수도 있다. 본 발명의 일 실시 예에 따라 상기 장벽층(34)의 상면에 상기 캡층을 형성할 수도 있지만, 상기 캡층은 소자 응용분야에 따라서 설계되지 않을 수도 있다.
상기 소스 전극(35) 및 드레인 전극(36)의 패턴(pattern)은 사진 공정을 이 용하여 형성할 수 있다. 상기 패턴 형성 후, NH4F 또는 HF와 같은 산성 용액을 이용하여 GaN 웨이퍼의 자연 산화막(native oxide)을 제거한다. 상기 패턴에 따라, 상기 장벽층(34) 또는 캡층의 자연 산화막이 제거되어 노출된 위치에 전자-빔 증착기(e-beam evaporator) 등을 이용하여 오믹 메탈(Ohmic-metal)인 Ti, Al, Ni 및 Au 중 하나 이상으로 각각 증착할 수 있다. 오믹 메탈을 증착 후, 리프트-오프(lift-off)를 이용하여 오믹 접합을 형성한다. 상기 오믹 접합 형성 후, RTA(Rapid Thermal Annealing)를 이용하여 고온의 질소 분위기에서 어닐링(annealing)함으로써, 상기 소스 전극(35) 및 드레인 전극(36)을 형성할 수 있다.
상기 제1절연층(37-1)은 상기 장벽층(34) 또는 상기 장벽층(34)의 상면에 상기 캡층이 형성된 경우 상기 캡층의 상면에 형성되고, 상기 제1절연층(37-1)의 상면에 형성될 상기 플로팅 게이트(38-1)가 상기 장벽층(34)으로부터 전기적으로 절연되도록 형성되어야 한다. 따라서, 상기 제1절연층(37-1)을 이루는 물질은 절연성이 뛰어난 절연체(insulator)이어야 하며, 예를 들어 Al2O3, SiO2 및 SiN 중 하나 이상으로 이루어질 수 있다. 상기 제1절연층(37-1)이 상기 소스 전극(35) 및 드레인 전극(36)과 접촉되도록 형성될 수 있지만, 접촉되는 경우에도 상기 제1절연층(37-1)은 상기 소스 전극(35) 및 드레인 전극(36)의 적어도 일부가 외부에 노출되어 전기적인 접촉이 가능하도록 형성되어야 한다.
상기 플로팅 게이트(38-1)는 상기 소스 전극(35) 및 드레인 전극(36)의 사이와 상기 제1절연층(37-1)의 상면에 형성된다. 상기 플로팅 게이트(38-1)는 상기 컨트롤 게이트(38-2)에 인가한 제1바이어스에 의해 상기 질화물계 반도체 층(301)로부터 상기 플로팅 게이트(38-1)로 주입된 음의 전하들을 축적하는 역할을 한다.
상기 플로팅 게이트(38-1)는 제1바이어스에 의해 가두어 둔 음의 전하를 상기 소자에 대해 요구되는 수명 동안 지속적으로 축적할 수 있어야 한다. 따라서, 상기 플로팅 게이트(38-1)는 금속, 반도체, 절연체 등 음의 전하들을 축적하여 지속적으로 가두어 둘 수 있는 다양한 재료로 이루어질 수 있다. 또한, 상기 플로팅 게이트(38-1)에 대해 주입된 전하들을 축적하여 지속적으로 가두어 둘 수 있도록 두께 또는 넓이 등을 소자 설계에 따라 최적화할 수 있다.
상기 제2절연층(37-2)은 상기 제1절연층(37-1)에 의해 절연되지 않은 상기 플로팅 게이트(38-1)의 나머지 부분이 외부와 전기적으로 절연되도록 상기 플로팅 게이트(38-1)를 둘러싸도록 형성된다. 상기 제2절연층(37-2)은 상기 제1절연층(37-1)과의 사이에 형성되는 상기 플로팅 게이트(38-1)에 주입된 전자가 외부로 유출될 수 없도록 상기 플로팅 게이트(38-1)를 절연시켜야 한다. 따라서, 상기 제2절연층(37-2)을 이루는 물질은 절연성이 뛰어난 절연체(insulator)이어야 하며, 예를 들어 Al2O3, SiO2 및 SiN 중 하나 이상으로 이루어질 수 있다. 상기 제1절연층(37-1) 및 제2절연층(37-2)은 일체로 구성될 수 있으며, 내부에 상기 플로팅 게이 트(38-1)를 포함하여 외부로부터 상기 플로팅 게이트(38-1)를 절연시킬 수 있도록 다양한 형태로 형성될 수 있다.
상기 컨트롤 게이트(38-2)는 제2절연층(37-2)의 적어도 상면 및 측면에 형성된다. 즉, 외부로부터 바이어스가 상기 컨트롤 게이트(38-2)에 인가될 때, 상기 컨트롤 게이트(38-2)는 상기 플로팅 게이트(38-1)에 축적된 음의 전하에 의한 공핍층에 대해 전기장을 형성시킬 수 있도록 다양한 형태로 형성될 수 있다.
상기 컨트롤 게이트(38-2)의 패턴은 리소그래피 공정 등을 이용하여 형성할 수 있다. 상기 패턴 형성 후, 예를 들어 Ni/Au/Ni와 같은 순서로 전자-빔 증착기에 의해 증착하여, 리프트-오프(lift-off) 공정에 의해 쇼트키 접합을 형성한다. 본 발명의 일 실시 예에 따르면, 상기 쇼트키 접합은 Ni 이외에 Pt, Ir, Pd, Mo 또는 Au 등 다른 금속으로도 구현될 수 있다. 쇼트키 접합 중 Pt는 높은 일 함수(work function)로 인해 높은 항복 전압 및 낮은 게이트 누설전류를 갖도록 하며, Mo은 높은 융점으로 인해 고온에서 안정된 동작이 가능하도록 하는 장점이 있다.
도 4는 본 발명의 일 실시 예에 따라, 상기 플로팅 게이트(38-1)에 음의 전하를 주입하는 상태를 도시한 도면이다.
도 4에 도시된 바와 같이, 상기 컨트롤 게이트(38-2)에 강한 순방향 바이어스(forward bias)인 제1바이어스를 인가했을 때, 상기 질화물계 반도체 층(301) 내에 존재하던 음의 전하가 인력을 받게 되고, 터널링(tunnelling)에 의해 상기 플로 팅 게이트(38-1)로 이동하게 된다.
도 5는 제로바이어스 상태에서 오프상태로 동작하는 인핸스먼트 질화물계 반도체 소자의 단면도이다.
도 5에 도시된 바와 같이, 상기 인핸스먼트 질화물계 반도체 소자는 상기 제1바이어스 인가 후 제거하여, 상기 컨트롤 게이트(38-2)에 대한 제로 바이어스(zero bias) 상태가 된 경우, 오프 상태를 유지한다. 즉, 상기 제1바이어스를 제거하면, 상기 플로팅 게이트(38-1)로 이동한 음의 전하들은 전기적으로 외부와 절연된 상기 플로팅 게이트(38-1) 내부에 가두어지게 된다. 가두어진 음의 전하들은 마치 상기 컨트롤 게이트(38-2)에 음의 바이어스를 인가한 것과 동일한 거동을 보이면서 공핍층을 확장시킨다. 상기 확장된 공핍층은 상기 2차원 전자 가스층(29)을 가로막아서 채널을 닫히게 하고, 이로써 본 발명에 따른 질화물계 반도체 소자는 오프 상태가 된다. 제로 바이어스 상태에서 오프 상태로 동작하는 상기 질화물계 반도체 소자를 온 상태로 동작하도록 하려면, 상기 컨트롤 게이트(38-2)에 양의 바이어스를 인가하여 확장되었던 상기 공핍층을 다시 축소시켜서 상기 2차원 전자 가스층(29)을 가로막지 않도록 해야 한다. 즉, 상기 2차원 전자 가스층(29)을 가로막지 않도록 하여 채널을 열어주는 양의 바이어스의 최소값이 곧 문턱 전압(threshold voltage)이 된다.
상기 제1바이어스의 최소 크기는 이렇게 확장된 공핍층이 상기 2차원 전자 가스층(39)을 가로막아서 채널을 닫을 수 있을 정도로 설정되어야 한다. 또한, 상 기 제1바이어스의 최대 크기는 본 발명에 따른 질화물계 반도체 소자가 실제 동작하는 동작 범위 내에서 바이어스 크기보다 큰 값이 되어야 하며, 상기 문턱 전압이 상기 소자의 실제 동작 범위 내에 위치할 수 있도록 설정되어야 한다.
본 발명의 인핸스먼트 질화물계 반도체 소자는 상기 장벽층(34)을 식각한다거나 표면을 손상시킬 염려가 없으므로, 2차원 전자 가스층(39)에 영향을 주지 않으면서 소자의 문턱 전압을 양(+)의 값으로 이동시킬 수 있다. 즉, 본 발명에 따르면, 인핸스먼트 질화물계 반도체 소자의 순방향 특성을 저하시키지 않으면서, 인핸스먼트 특성을 지닌 질화물계 반도체 소자를 제공한다. 따라서, 본 발명에 따른 인핸스먼트 질화물계 반도체 소자는 마이크로 증폭기나 전력용 스위치로 쓰이는 인핸스먼트 질화물계 반도체 소자에 유용하게 이용될 수 있다.
도 6은 본 발명의 일 실시 예에 따른 인핸스먼트 질화물계 반도체 소자 제조 방법의 각 단계를 도시한 순서도이다.
도 6에서 보는 바와 같이, 본 발명에 따른 인핸스먼트 질화물계 반도체 소자의 제조 방법은, 질화물계 반도체 층을 형성하는 단계(S61), 상기 질화물계 반도체 층 상면의 일 측에 소스 전극을 형성하는 단계(S62), 상기 질화물계 반도체 층 상면의 타 측에 상기 소스 전극과 이격된 드레인 전극을 형성하는 단계(S63), 상기 질화물계 반도체 층 상면에 상기 소스 전극과 드레인 전극 사이에 제1절연층을 형성하는 단계(S64), 상기 제1절연층의 상면에 상기 소스 전극 및 드레인 전극과 이 격된 플로팅 게이트를 형성하는 단계(S65), 상기 플로팅 게이트가 외부와 전기적으로 절연되도록 상기 플로팅 게이트를 둘러싸는 제2절연층을 형성하는 단계(S66), 상기 제2절연층의 적어도 상면 및 측면에 컨트롤 게이트를 형성하는 단계(S67), 및 상기 컨트롤 게이트에 제1바이어스를 인가하여, 상기 질화물계 반도체 층으로부터 상기 플로팅 게이트로 이동한 음의 전하를 상기 플로팅 게이트에 축적시키는 단계(S68)를 포함한다.
상기 질화물계 반도체 층을 형성하는 단계(S61)는 절연성의 기판을 형성하는 단계, 상기 기판 상면에 제1질화물계 반도체의 에피구조를 성장시키기 위한 결정핵 생성층을 형성하는 단계, 상기 결정핵 생성층 상면에 제1질화물계 반도체인 버퍼층을 형성하는 단계, 및 상기 버퍼층 상면에 상기 버퍼층과의 사이에 2차원 전자 가스층을 형성하고 제2질화물계 반도체인 장벽층을 형성하는 단계를 포함할 수 있다.
또한, 상기 장벽층을 형성하는 단계 이후 에피택셜층인 캡층을 형성하는 단계를 더 포함할 수 있다.
상기 절연성의 기판을 형성하는 단계에서, 상기 기판은 절연성의 기판이지만 고저항성을 갖거나 n형 또는 p형으로 도핑될 수 있다. 예를 들면, 상기 기판을 이루는 재료로는 실리콘 카바이드 4H 반절연성일 수 있다. 또한, 상기 기판의 재료로서, 실리콘, 사파이어, 알루미늄 질화물, 알루미늄 갈륨 질화물, 갈륨 질화물, GaAs, ZnO 또는 InP 등을 사용하여 형성될 수 있다.
상기 결정핵 생성층을 형성하는 단계에서, 상기 결정핵 생성층은 상기 기판 으로 사용되는 실리콘 카바이드와 그 상면에 성장되는 질화물계 반도체 사이의 결정 격자 부정합으로 인한 결함을 최소화하기 위해 사용하는 것으로서, 사용되는 기판 및 반도체의 종류에 따라 적절한 결정핵 생성층이 적용될 수 있다. 본 발명의 일 실시 예에 따르면 상기 결정핵 생성층은 AlN으로 이루어질 수 있다.
상기 제1질화물인 버퍼층을 형성하는 단계 및 제2질화물인 장벽층을 형성하는 단계에서, 상기 제1질화물계 반도체인 버퍼층 및 제2질화물계 반도체인 장벽층은 GaN/AlGaN 층의 헤테로 구조로 형성될 수 있다. 상기 버퍼층은 GaN으로 이루어질 수 있으며, 상기 장벽층은 AlGaN으로 이루어질 수 있다. 상기 GaN 버퍼층 및 AlGaN 장벽층은 다양한 증착 방법을 통해 형성될 수 있으며, 예를 들어 메탈 유기 화학 기상 증착 방법을 이용하여 형성될 수 있다.
AlGaN은 GaN 보다 밴드갭이 더 크며, 상기 실시 예에 따른, GaN 버퍼층과 AlGaN 장벽층 사이에는 2차원 전자 가스 농도를 갖는 채널이 형성된다. 상기 2차원 전자 가스층은 높은 전자 이동도와 높은 캐리어 이동도를 갖고, 고주파수에서 매우 높은 상호 컨덕턴스를 제공한다. AlGaN/GaN 웨이퍼는 아세톤, 메탄올, 이소프로필 알코올로 용매세척될 수 있다. 용매세척 후, 사진 공정과 유도결합 플라즈마 식각 공정을 통하여, 상기 AlGaN/GaN 헤테로 구조 웨이퍼를 150nm정도 식각하여 메사구조를 형성할 수 있으며, 이는 소자 사이를 분리하는 역할을 한다.
본 발명의 일 실시 예에 따르면, 상기 장벽층 상면에 항복전압 및 표면 누설전류 특성을 개선하기 위한 에피택셜층인 캡층을 형성할 수 있다. 항복전압 특성을 개선하기 위해 상기 캡층을 형성할 수 있지만, 상기 버퍼층 및 장벽층을 도핑하지 않음으로써 항복전압 특성을 개선할 수도 있다. 본 발명의 일 실시 예에 따라 상기 장벽층의 상면에 상기 캡층을 형성할 수도 있지만, 상기 캡층은 소자 응용분야에 따라서 설계되지 않을 수도 있다.
상기 질화물계 반도체 층 상면의 일 측에 소스 전극을 형성하는 단계(S62) 및 상기 질화물계 반도체 층 상면의 타 측에 상기 소스 전극과 이격된 드레인 전극을 형성하는 단계(S63)에서, 상기 소스 전극 및 드레인 전극의 패턴은 사진 공정을 이용하여 형성할 수 있다. 상기 패턴 형성 후, NH4F 또는 HF와 같은 산성 용액을 이용하여 GaN 웨이퍼의 자연 산화막을 제거한다. 상기 패턴에 따라, 상기 장벽층 또는 캡층의 자연 산화막이 제거되어 노출된 위치에 전자-빔 증착기 등을 이용하여 오믹 메탈인 Ti, Al, Ni 및 Au 중 하나 이상으로 각각 증착할 수 있다. 오믹 메탈을 증착 후, 리프트-오프를 이용하여 오믹 접합을 형성한다. 상기 오믹 접합 형성 후, RTA를 이용하여 고온의 질소 분위기에서 어닐링 함으로써, 상기 소스 전극 및 드레인 전극을 형성할 수 있다.
상기 질화물계 반도체 층 상면에 상기 소스 전극과 드레인 전극 사이에 제1절연층을 형성하는 단계(S64)에서, 상기 제1절연층은 상기 장벽층 또는 상기 장벽층의 상면에 상기 캡층이 형성된 경우 상기 캡층의 상면에 형성되고, 상기 제1절연층의 상면에 형성될 상기 플로팅 게이트가 상기 장벽층으로부터 전기적으로 절연되 도록 형성되어야 한다. 따라서, 상기 제1절연층을 이루는 물질은 절연성이 뛰어난 절연체이어야 하며, 예를 들어 Al2O3, SiO2 및 SiN 중 하나 이상으로 이루어질 수 있다. 상기 제1절연층이 상기 소스 전극 및 드레인 전극과 접촉되도록 형성될 수 있지만, 접촉되는 경우에도 상기 제1절연층은 상기 소스 전극 및 드레인 전극의 적어도 일부가 외부에 노출되어 전기적인 접촉이 가능하도록 형성되어야 한다.
상기 제1절연층의 상면에 상기 소스 전극 및 드레인 전극과 이격된 플로팅 게이트를 형성하는 단계(S65)에서, 상기 플로팅 게이트는 상기 소스 전극 및 드레인 전극의 사이와 상기 제1절연층의 상면에 형성된다. 상기 플로팅 게이트는 상기 컨트롤 게이트에 인가한 제1바이어스에 의해 상기 질화물계 반도체 층로부터 상기 플로팅 게이트로 주입된 음의 전하들을 축적하는 역할을 한다.
상기 플로팅 게이트는 제1바이어스에 의해 가두어 둔 음의 전하를 상기 소자에 대해 요구되는 수명 동안 지속적으로 축적할 수 있어야 한다. 따라서, 상기 플로팅 게이트는 금속, 반도체, 절연체 등 음의 전하들을 축적하여 지속적으로 가두어 둘 수 있는 다양한 재료로 이루어질 수 있다. 또한, 상기 플로팅 게이트에 대해 주입된 전하들을 축적하여 지속적으로 가두어 둘 수 있도록 두께 또는 넓이 등을 소자 설계에 따라 최적화할 수 있다.
상기 플로팅 게이트가 외부와 전기적으로 절연되도록 상기 플로팅 게이트를 둘러싸는 제2절연층을 형성하는 단계(S66)에서, 상기 제2절연층은 상기 제1절연층에 의해 절연되지 않은 상기 플로팅 게이트의 나머지 부분이 외부와 전기적으로 절연되도록 상기 플로팅 게이트를 둘러싸도록 형성된다. 상기 제2절연층은 상기 제1절연층과의 사이에 형성되는 상기 플로팅 게이트에 주입된 전자가 외부로 유출될 수 없도록 상기 플로팅 게이트를 절연시켜야 한다. 따라서, 상기 제2절연층을 이루는 물질은 절연성이 뛰어난 절연체이어야 하며, 예를 들어 Al2O3, SiO2 및 SiN 중 하나 이상으로 이루어질 수 있다. 상기 제1절연층 및 제2절연층은 일체로 구성될 수 있으며, 내부에 상기 플로팅 게이트를 포함하여 외부로부터 상기 플로팅 게이트를 절연시킬 수 있도록 다양한 형태로 형성될 수 있다.
상기 제2절연층의 적어도 상면 및 측면에 컨트롤 게이트를 형성하는 단계(S67)에서, 상기 컨트롤 게이트는 제2절연층의 적어도 상면 및 측면에 형성된다. 즉, 외부로부터 바이어스가 상기 컨트롤 게이트에 인가될 때, 상기 컨트롤 게이트는 상기 플로팅 게이트에 축적된 음의 전하에 의한 공핍층에 대해 전기장을 형성시킬 수 있도록 다양한 형태로 형성될 수 있다.
상기 컨트롤 게이트의 패턴은 리소그래피 공정 등을 이용하여 형성할 수 있다. 상기 패턴 형성 후, 예를 들어 Ni/Au/Ni와 같은 순서로 전자-빔 증착기에 의해 증착하여, 리프트-오프 공정에 의해 쇼트키 접합을 형성한다. 본 발명의 일 실시 예에 따르면, 상기 쇼트키 접합은 Ni 이외에 Pt, Ir, Pd, Mo 또는 Au 등 다른 금속 으로도 구현될 수 있다. 쇼트키 접합 중 Pt는 높은 일 함수로 인해 높은 항복 전압 및 낮은 게이트 누설전류를 갖도록 하며, Mo은 높은 융점으로 인해 고온에서 안정된 동작이 가능하도록 하는 장점이 있다.
상기 컨트롤 게이트에 제1바이어스를 인가하여, 상기 질화물계 반도체 층으로부터 상기 플로팅 게이트로 이동한 음의 전하를 상기 플로팅 게이트에 축적시키는 단계(S68)에서, 상기 컨트롤 게이트에 강한 순방향 바이어스인 제1바이어스를 인가했을 때, 상기 질화물계 반도체 층 내에 존재하던 음의 전하가 인력을 받게 되고, 터널링에 의해 상기 플로팅 게이트로 이동하게 된다.
상기 컨트롤 게이트에 상기 제1바이어스를 인가 후 제거하더라도, 상기 플로팅 게이트로 이동한 음의 전하들은 전기적으로 외부와 절연된 상기 플로팅 게이트 내부에 가두어지게 된다. 가두어진 음의 전하들은 마치 상기 컨트롤 게이트에 음의 바이어스를 인가한 것과 동일한 거동을 보이면서 공핍층을 확장시킨다. 상기 확장된 공핍층은 상기 2차원 전자 가스층을 가로막아서 채널을 닫히게 하고, 이로써 본 발명에 따른 질화물계 반도체 소자는 오프 상태가 된다. 제로 바이어스 상태에서 오프 상태로 동작하는 상기 질화물계 반도체 소자를 온 상태로 동작하도록 하려면, 상기 컨트롤 게이트에 양의 바이어스를 인가하여 확장되었던 상기 공핍층을 다시 축소시켜서 상기 2차원 전자 가스층을 가로막지 않도록 해야 한다. 즉, 상기 2차원 전자 가스층을 가로막지 않도록 하여 채널을 열어주는 양의 바이어스의 최소값이 곧 문턱 전압이 된다.
상기 제1바이어스의 최소 크기는 이렇게 확장된 공핍층이 상기 2차원 전자 가스층을 가로막아서 채널을 닫을 수 있을 정도로 설정되어야 한다. 또한, 상기 제1바이어스의 최대 크기는 본 발명에 따른 질화물계 반도체 소자가 실제 동작하는 동작 범위 내에서 바이어스 크기보다 큰 값이 되어야 하며, 상기 문턱 전압이 상기 소자의 실제 동작 범위 내에 위치할 수 있도록 설정되어야 한다.
본 발명의 인핸스먼트 질화물계 반도체 소자 제조 방법은 상기 장벽층을 식각한다거나 표면을 손상시킬 염려가 없으므로, 2차원 전자 가스층에 영향을 주지 않으면서 소자의 문턱 전압을 양(+)의 값으로 이동시킬 수 있다. 즉, 본 발명에 따르면, 인핸스먼트 질화물계 반도체 소자의 순방향 특성을 저하시키지 않으면서, 인핸스먼트 특성을 지닌 질화물계 반도체 소자를 제공한다. 따라서, 본 발명에 따른 인핸스먼트 질화물계 반도체 소자 제조 방법은 마이크로 증폭기나 전력용 스위치로 쓰이는 인핸스먼트 질화물계 반도체 소자의 제조 방법에 유용하게 이용될 수 있다.
한편 이상에서는 본 발명의 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되지 않으며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 종래의 질화물계 반도체 소자의 단면도;
도 2는 종래의 질화물계 반도체 소자의 채널 오프 상태 동작을 나타낸 단면도;
도 3은 본 발명의 일 실시 예에 따른 인핸스먼트 질화물계 반도체 소자의 단면도;
도 4는 플로팅 게이트에 음의 전하를 주입하는 상태를 도시한 도면; 및
도 5는 제로바이어스 상태에서 오프상태로 동작하는 인핸스먼트 질화물계 반도체 소자의 단면도;
도 6은 본 발명의 일 실시 예에 따른 인핸스먼트 질화물계 반도체 소자 제조 방법의 각 단계를 도시한 순서도.
Claims (12)
- 질화물계 반도체 층;상기 질화물계 반도체 층 상면의 일 측에 형성된 소스 전극;상기 질화물계 반도체 층 상면의 타 측에 상기 소스 전극과 이격 형성된 드레인 전극;상기 질화물계 반도체 층 상면에 상기 소스 전극과 드레인 전극 사이에 형성된 제1절연층;상기 제1절연층의 상면에 상기 소스 전극 및 드레인 전극과 이격되어 형성된 플로팅 게이트;상기 플로팅 게이트가 외부와 전기적으로 절연되도록 상기 플로팅 게이트를 둘러싸는 제2절연층; 및상기 제2절연층의 적어도 상면 및 측면에 형성되는 컨트롤 게이트를 포함하며,상기 컨트롤 게이트에 제1바이어스를 인가하면 상기 질화물계 반도체 층으로부터 상기 플로팅 게이트로 이동한 음의 전하가 상기 플로팅 게이트에 축적되는 것을 특징으로 하는 인핸스먼트 질화물계 반도체 소자.
- 제 1항에 있어서, 상기 질화물계 반도체 층은,절연성의 기판;상기 기판 상면에 형성되며 제1질화물계 반도체의 에피구조를 성장시키기 위해 형성되는 결정핵 생성층;상기 결정핵 생성층 상면에 형성되며 제1질화물계 반도체인 버퍼층; 및상기 버퍼층 상면에 형성되며 상기 버퍼층과의 사이에 2차원 전자 가스층을 형성하고 제2질화물계 반도체인 장벽층을 포함하는 것을 특징으로 하는 인핸스먼트 질화물계 반도체 소자.
- 제 1항에 있어서,상기 제1절연층 및 제2절연층은 Al2O3, SiO2 및 SiN 중 하나 이상으로 이루어지는 것을 특징으로 하는 인핸스먼트 질화물계 반도체 소자.
- 제 1항에 있어서,상기 소스 전극 및 드레인 전극은 Ti, Al, Ni 및 Au 중 하나 이상으로 이루어지며, 상기 게이트 전극은 Ni, Pt, Ir, Pd, Mo 및 Au 중 하나 이상으로 이루어지는 것을 특징으로 하는 인핸스먼트 질화물계 반도체 소자.
- 제 2항에 있어서,상기 결정핵 생성층은 AlN으로 형성되며,상기 버퍼층은 GaN으로 형성되며,상기 장벽층은 AlGaN으로 형성되는 것을 특징으로 하는 인핸스먼트 질화물계 반도체 소자.
- 제 2항에 있어서,상기 장벽층의 상면에 형성된 GaN 캡층을 더 포함하는 것을 특징으로 하는 인핸스먼트 질화물계 반도체 소자.
- 질화물계 반도체 층을 형성하는 단계;상기 질화물계 반도체 층 상면의 일 측에 소스 전극을 형성하는 단계;상기 질화물계 반도체 층 상면의 타 측에 상기 소스 전극과 이격된 드레인 전극을 형성하는 단계;상기 질화물계 반도체 층 상면에, 상기 소스 전극과 드레인 전극 사이에 제1절연층을 형성하는 단계;상기 제1절연층의 상면에, 상기 소스 전극 및 드레인 전극과 이격된 플로팅 게이트를 형성하는 단계;상기 플로팅 게이트가 외부와 전기적으로 절연되도록 상기 플로팅 게이트를 둘러싸는 제2절연층을 형성하는 단계;상기 제2절연층의 적어도 상면 및 측면에 컨트롤 게이트를 형성하는 단계; 및상기 컨트롤 게이트에 제1바이어스를 인가하여 상기 질화물계 반도체 층으로부터 상기 플로팅 게이트로 이동한 음의 전하를 상기 플로팅 게이트에 축적시키는 단계를 포함하는 것을 특징으로 하는 인핸스먼트 질화물계 반도체 소자 제조 방법.
- 제 7항에 있어서, 상기 질화물계 반도체 층을 형성하는 단계는,절연성의 기판 상면에 제1질화물계 반도체의 에피구조를 성장시키기 위해 결정핵 생성층을 형성하는 단계;상기 결정핵 생성층 상면에 제1질화물계 반도체인 버퍼층을 형성하는 단계; 및상기 버퍼층 상면에 상기 버퍼층과의 사이에 2차원 전자 가스층을 형성하고 제2질화물계 반도체인 장벽층을 형성하는 단계를 포함하는 것을 특징으로 하는 인핸스먼트 질화물계 반도체 소자 제조 방법.
- 제 7항에 있어서,상기 제1절연층 및 제2절연층은 Al2O3, SiO2 및 SiN 중 하나 이상으로 이루어지는 것을 특징으로 하는 인핸스먼트 질화물계 반도체 소자 제조 방법.
- 제 7항에 있어서,상기 소스 전극 및 드레인 전극은 Ti, Al, Ni 및 Au 중 하나 이상으로 이루어지며, 상기 게이트 전극은 Ni, Pt, Ir, Pd, Mo 및 Au 중 하나 이상으로 이루어지는 것을 특징으로 하는 인핸스먼트 질화물계 반도체 소자 제조 방법.
- 제 8항에 있어서,상기 결정핵 생성층은 AlN으로 형성하며,상기 버퍼층은 GaN으로 형성하며,상기 장벽층은 AlGaN으로 형성하는 것을 특징으로 하는 인핸스먼트 질화물계 반도체 소자 제조 방법.
- 제 8항에 있어서,상기 장벽층의 상면에 GaN 캡층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 인핸스먼트 질화물계 반도체 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090115082A KR20110058332A (ko) | 2009-11-26 | 2009-11-26 | 플로팅 게이트 구조를 이용한 인핸스먼트 질화물계 반도체 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090115082A KR20110058332A (ko) | 2009-11-26 | 2009-11-26 | 플로팅 게이트 구조를 이용한 인핸스먼트 질화물계 반도체 소자 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20110058332A true KR20110058332A (ko) | 2011-06-01 |
Family
ID=44393851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090115082A KR20110058332A (ko) | 2009-11-26 | 2009-11-26 | 플로팅 게이트 구조를 이용한 인핸스먼트 질화물계 반도체 소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20110058332A (ko) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8772834B2 (en) | 2012-10-11 | 2014-07-08 | Samsung Electronics Co., Ltd. | High electron mobility transistor and method of driving the same |
| CN104810388A (zh) * | 2014-01-28 | 2015-07-29 | 英飞凌科技奥地利有限公司 | 增强模式器件 |
| US9252255B2 (en) | 2013-05-01 | 2016-02-02 | Samsung Electronics Co., Ltd. | High electron mobility transistor and method of manufacturing the same |
| KR20180037167A (ko) * | 2016-01-15 | 2018-04-11 | 한양대학교 산학협력단 | 비휘발성 메모리 소자 및 이의 제조방법 |
| KR20220016140A (ko) * | 2019-11-29 | 2022-02-08 | 수 조우 오리엔탈 세미컨덕터 콤퍼니 리미티드 | 반도체 초접합 전력소자 |
-
2009
- 2009-11-26 KR KR1020090115082A patent/KR20110058332A/ko not_active Application Discontinuation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8772834B2 (en) | 2012-10-11 | 2014-07-08 | Samsung Electronics Co., Ltd. | High electron mobility transistor and method of driving the same |
| US9252255B2 (en) | 2013-05-01 | 2016-02-02 | Samsung Electronics Co., Ltd. | High electron mobility transistor and method of manufacturing the same |
| CN104810388A (zh) * | 2014-01-28 | 2015-07-29 | 英飞凌科技奥地利有限公司 | 增强模式器件 |
| KR20180037167A (ko) * | 2016-01-15 | 2018-04-11 | 한양대학교 산학협력단 | 비휘발성 메모리 소자 및 이의 제조방법 |
| KR20220016140A (ko) * | 2019-11-29 | 2022-02-08 | 수 조우 오리엔탈 세미컨덕터 콤퍼니 리미티드 | 반도체 초접합 전력소자 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9196614B2 (en) | Inverted III-nitride P-channel field effect transistor with hole carriers in the channel | |
| US11322599B2 (en) | Enhancement mode III-nitride devices having an Al1-xSixO gate insulator | |
| US8809987B2 (en) | Normally-off III-nitride metal-2DEG tunnel junction field-effect transistors | |
| US7956383B2 (en) | Field effect transistor | |
| JP5334149B2 (ja) | 窒化物半導体電界効果トランジスタ | |
| US7170111B2 (en) | Nitride heterojunction transistors having charge-transfer induced energy barriers and methods of fabricating the same | |
| US8835986B2 (en) | Method for fabrication of III-nitride device and the III-nitride device thereof | |
| US9130026B2 (en) | Crystalline layer for passivation of III-N surface | |
| JP5383652B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| US8618578B2 (en) | Field effect transistor | |
| Egawa et al. | Characterizations of recessed gate AlGaN/GaN HEMTs on sapphire | |
| JP5190923B2 (ja) | ＧａＮをチャネル層とする窒化物半導体トランジスタ及びその作製方法 | |
| US20140252371A1 (en) | Heterojunction transistor and method of fabricating the same | |
| US11705511B2 (en) | Metal-insulator-semiconductor transistors with gate-dielectric/semiconductor interfacial protection layer | |
| US20150228773A1 (en) | Switching element | |
| KR20110058332A (ko) | 플로팅 게이트 구조를 이용한 인핸스먼트 질화물계 반도체 소자 | |
| KR101103774B1 (ko) | 리세스 게이트 에지 구조의 질화물계 반도체 소자 및 그 제조 방법 | |
| US20210202728A1 (en) | Enhancement-mode high-electron-mobility transistor | |
| US20210210627A1 (en) | Enhancement mode mishemt with gan channel regrowth under a gate area | |
| KR101457390B1 (ko) | 질화물 반도체 소자의 제조방법 | |
| Han et al. | Characteristics of P-channel GaN MOSFET up to 300° C | |
| Cordier et al. | 11 Nitride-based electron devices for high-power/high-frequency applications | |
| 蒲涛飞 | Study on Normally-off AlGaN/GaN Heterostructure Field-Effect Transistors with P-GaN Cap Layer | |
| KR20140117840A (ko) | 혼합 접합 드레인을 구비하는 질화물 반도체 소자 및 그 제조 방법 | |
| JP2015204425A (ja) | 電界効果トランジスタおよびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |