JP4794656B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4794656B2
JP4794656B2 JP2009140271A JP2009140271A JP4794656B2 JP 4794656 B2 JP4794656 B2 JP 4794656B2 JP 2009140271 A JP2009140271 A JP 2009140271A JP 2009140271 A JP2009140271 A JP 2009140271A JP 4794656 B2 JP4794656 B2 JP 4794656B2
Authority
JP
Japan
Prior art keywords
compound semiconductor
layer
semiconductor layer
semiconductor device
base compound
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009140271A
Other languages
English (en)
Other versions
JP2010287725A (ja
Inventor
伸之 伊藤
トワイナム ジョン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2009140271A priority Critical patent/JP4794656B2/ja
Priority to US12/784,620 priority patent/US8288796B2/en
Priority to CN201010202798.XA priority patent/CN101924136B/zh
Publication of JP2010287725A publication Critical patent/JP2010287725A/ja
Application granted granted Critical
Publication of JP4794656B2 publication Critical patent/JP4794656B2/ja
Priority to US13/620,088 priority patent/US8723224B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、インパクトイオン化現象の発生位置を制御するインパクトイオン制御層を備える半導体装置に関する。
窒化物半導体を用いた半導体装置（窒化物半導体装置）は、絶縁破壊電界が大きく、耐熱性に優れており、また、電子の飽和ドリフト速度が速いことなどから、Ｓｉ系やＧａＡｓ系のデバイスに比較して、高温動作や大電力動作などの点で優れた電子デバイスを提供することができる。したがって、窒化物半導体を用いた半導体装置の開発が進められている。
例えば、電子デバイスの一種である半導体装置（具体的には電界効果トランジスタ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）を作製するには、化合物半導体（窒化物半導体）に対してショットキー特性を有する電極をゲート電極として用いることが必要となる。
窒化物半導体に対してショットキー特性を有する電極を直接接合させた場合、ショットキーリーク電流が発生しトランジスタ特性に悪影響を及ぼす場合がある。このような背景から、ショットキーリーク電流の低減を図るために、ＭＩＳ（金属−絶縁体−半導体）構造の電界効果トランジスタ（以下、ＭＩＳＦＥＴという）の研究開発が進められている（例えば、特許文献１参照。）。
しかし、従来のＭＩＳＦＥＴはゲート電極に対応するチャネルでインパクトイオン化現象（電界によって加速された電子が、結晶格子と衝突して電子、正孔を発生させる現象）を生じることがあった。
インパクトイオン化現象によって生じた正孔は、ゲート絶縁膜の存在によってゲート電極による吸収は困難であった。また、ドレイン電極、ソース電極に対してはインパクトイオン化現象が生じた位置との距離によって迅速な吸収は困難であった。つまり、ゲート電極に対応するチャネルに正孔が蓄積した状態となり、チャネルを流れる電流は正孔による影響を受けて正常に動作しなくなるという問題があった。
特開平１０−１７３２０３号公報
本発明はこのような状況に鑑みてなされたものであり、下地化合物半導体層の積層範囲内に積層されてインパクトイオン化現象の発生位置を制御するインパクトイオン制御層を備える。つまり、本発明は、インパクトイオン化現象の発生位置を容易かつ高精度に制御し、発生した電子・正孔を効率よく吸収することが可能で正常な動作特性と高い信頼性を実現する半導体装置を提供することを目的とする。すなわち、従来の半導体装置のゲート電極に対応するチャネルで発生するインパクトイオン化現象による正孔に起因する不安定動作に係る問題点を解決することを目的としている。
本発明に係る半導体装置は、基板と、該基板に積層されて下地を構成する下地化合物半導体層と、該下地化合物半導体層に積層されてチャネルを画定するチャネル画定化合物半導体層とを備える半導体装置であって、前記チャネル画定化合物半導体層に対応して形成されたゲート電極と、前記チャネル画定化合物半導体層に形成されたソース領域およびドレイン領域とを備え、前記下地化合物半導体層の積層範囲内に積層されて前記ゲート電極に対応する前記チャネルでの電界を緩和し、前記ゲート電極に対応する前記チャネルでインパクトイオン化現象が発生する前に前記ドレイン領域の近傍でインパクトイオン化現象を発生させ、発生した電子が前記ドレイン領域に吸収され、発生した正孔が前記ソース領域に吸収されるようにインパクトイオン化現象の発生位置を制御するインパクトイオン制御層を備え、前記下地化合物半導体層は、第１化合物半導体で形成され、前記チャネル画定化合物半導体層は、第２化合物半導体で形成され、前記インパクトイオン制御層は、前記第１化合物半導体のバンドギャップより小さいバンドギャップを有する第３化合物半導体で形成されていることを特徴とする。
したがって、本発明に係る半導体装置は、インパクトイオン化現象の発生位置を容易かつ高精度に制御し、発生した電子・正孔を効率よく吸収することが可能となるので、インパクトイオン化現象の影響を抑制して正常な動作特性と高い信頼性を実現することができる。
また、本発明に係る半導体装置では、前記インパクトイオン制御層は、前記下地化合物半導体層の積層範囲内に複数形成されていることを特徴とする。
したがって、本発明に係る半導体装置は、インパクトイオン制御層をより高精度に制御することが可能となるので、インパクトイオン化現象の発生を容易かつ高精度に制御することができる。
また、本発明に係る半導体装置では、前記ソース領域に接合されたソース電極と、前記ドレイン領域に接合されたドレイン電極とを備えることを特徴とする。
したがって、本発明に係る半導体装置は、横型の電界効果トランジスタとして動作するとき、インパクトイオン化現象の発生位置を制御し、ゲート電極に対応するチャネルでインパクトイオン化現象が発生する前にドレイン領域の近傍でインパクトイオン化現象を発生させることが可能となる。したがって、半導体装置は、ドレイン領域の近傍で発生させた電子／正孔をドレイン／ソースで吸収することが可能となるので、インパクトイオン化現象によるチャネルでの正孔の蓄積を防止して正常な動作特性を実現することができる。
また、本発明に係る半導体装置では、前記インパクトイオン制御層は、前記下地化合物半導体層の積層範囲の中間より前記チャネル画定化合物半導体層の側に配置されていることを特徴とする。
したがって、本発明に係る半導体装置は、例えば電界効果トランジスタとして動作するとき、チャネル画定化合物半導体層の側に配置された下地化合物半導体層での電界強度の低下を抑制し、ドレイン領域の近傍でインパクトイオン化現象を確実に発生させるので、正常な動作特性を容易に実現することができる。
また、本発明に係る半導体装置では、前記基板と前記下地化合物半導体層との間に配置され結晶格子の整合性を取るバッファ層を備え、前記基板は非絶縁性基板であり、前記下地化合物半導体層の積層範囲の厚さは、前記バッファ層の厚さの半分より大きくしてあることを特徴とする。
したがって、本発明に係る半導体装置は、下地化合物半導体層に必要な膜厚を確保し、バッファ層を介して基板（非絶縁性基板）から下地化合物半導体層に及ぼされる電界の影響を抑制してインパクトイオン化現象の発生を確実に制御することができる。
また、本発明に係る半導体装置では、前記第１化合物半導体、前記第２化合物半導体、および前記第３化合物半導体は、窒化物半導体で構成されていることを特徴とする。
したがって、本発明に係る半導体装置は、窒化物半導体の優れた特性（高周波特性、大電力特性、高耐圧特性、高温特性）を反映させることが可能となるので、優れた特性（高周波特性、大電力特性、高耐圧特性、高温特性）を実現することができる。
また、本発明に係る半導体装置では、前記第１化合物半導体は、ＡｌＧａＮであり、前記第３化合物半導体は、ＩｎＧａＮ、ＧａＮ、または前記第１化合物半導体のＡｌＧａＮと比べてＡｌ混晶比の小さいＡｌＧａＮのいずれか一つであることを特徴とする。
したがって、本発明に係る半導体装置は、下地化合物半導体層およびインパクトイオン制御層を容易かつ高精度に形成することが可能となる。
また、本発明に係る半導体装置では、前記第１化合物半導体は、ＧａＮであり、前記第３化合物半導体は、ＩｎＧａＮであることを特徴とする。
したがって、本発明に係る半導体装置は、下地化合物半導体層およびインパクトイオン制御層を容易かつ高精度に形成することが可能となる。
また、本発明に係る半導体装置では、前記チャネル画定化合物半導体層は、２次元電子ガス層が形成されるチャネル層と、前記チャネル層に積層され前記２次元電子ガス層に対して障壁となる障壁層とを備えることを特徴とする。
したがって、本発明に係る半導体装置は、高密度の２次元電子ガス層を容易に形成することが可能となり、高周波大電力で動作することができる。
また、本発明に係る半導体装置では、前記チャネル層は、前記下地化合物半導体層に積層されたＧａＮ層であり、前記障壁層は、ＡｌＧａＮ層であることを特徴とする。
したがって、本発明に係る半導体装置は、チャネル画定化合物半導体層に含まれるＧａＮ層にチャネルとしての２次元電子ガス層を容易に形成することが可能となる。
また、本発明に係る半導体装置では、前記チャネル画定化合物半導体層は、前記下地化合物半導体層に形成された２次元電子ガス層に対して障壁となる障壁層であることを特徴とする。
したがって、本発明に係る半導体装置は、高密度の２次元電子ガス層を容易に形成することが可能となり、高周波大電力で動作することができる。
また、本発明に係る半導体装置では、前記下地化合物半導体層は、ＡｌＧａＮで形成され、前記障壁層は、前記下地化合物半導体層を形成するＡｌＧａＮと比べてＡｌ混晶比の大きいＡｌＧａＮで形成されていることを特徴とする。
したがって、本発明に係る半導体装置は、下地化合物半導体層を構成するＡｌＧａＮ層にチャネルとしての２次元電子ガス層を容易に形成することが可能となる。
また、本発明に係る半導体装置では、前記下地化合物半導体層は、ＧａＮで形成され、前記障壁層は、ＡｌＧａＮで形成されていることを特徴とする。
したがって、本発明に係る半導体装置は、下地化合物半導体層を構成するＧａＮ層にチャネルとしての２次元電子ガス層を容易に形成することが可能となる。
また、本発明に係る半導体装置では、前記インパクトイオン制御層と前記２次元電子ガス層との間隔は、０．２μｍから１．０μｍまでの範囲であることを特徴とする。
したがって、本発明に係る半導体装置は、インパクトイオン制御層に起因するリーク電流の発生を抑制してインパクトイオン化現象による電子・正孔を効果的に吸収することが可能となるので、安定した動作特性を実現することができる。
また、本発明に係る半導体装置では、表面から前記２次元電子ガス層に達する溝で構成されたリセス部を備えることを特徴とする。
したがって、本発明に係る半導体装置は、高精度に制御されたノーマリオフ動作の電界効果トランジスタとなる。
本発明に係る半導体装置は、基板と、基板に積層されて下地を構成する下地化合物半導体層と、下地化合物半導体層に積層されてチャネルを画定するチャネル画定化合物半導体層とを備える半導体装置であって、下地化合物半導体層の積層範囲内に積層されてインパクトイオン化現象の発生位置を制御するインパクトイオン制御層を備え、下地化合物半導体層は、第１化合物半導体で形成され、チャネル画定化合物半導体層は、第２化合物半導体で形成され、インパクトイオン制御層は、第１化合物半導体のバンドギャップより小さいバンドギャップを有する第３化合物半導体で形成されていることを特徴とする。
したがって、本発明に係る半導体装置は、インパクトイオン化現象の発生位置を容易かつ高精度に制御し、発生した電子・正孔を効率よく吸収することが可能となるので、インパクトイオン化現象の影響を抑制して正常な動作特性と高い信頼性を実現することができるという効果を奏する。
本発明の実施の形態１に係る半導体装置の概略構成を模式的に示す模式断面図である。 図１に示した半導体装置の基板上に化合物半導体層を積層し、イオン注入領域を形成した工程での状態を模式的に示す模式断面図である。 図２に示した工程の後、ソース電極およびドレイン電極を形成した工程での状態を模式的に示す模式断面図である。 図３に示した工程の後、ソース電極およびドレイン電極の間に表面保護膜を形成した工程での状態を模式的に示す模式断面図である。 図４に示した工程の後、表面保護膜を階段状に加工した工程での状態を模式的に示す模式断面図である。 図５に示した工程の後、リセス部を形成した工程での状態を模式的に示す模式断面図である。 図６に示した工程の後、リセス部に酸化膜を形成した工程での状態を模式的に示す模式断面図である。 図７に示した工程の後、ゲート電極、ドレインフィールド電極を形成した工程での状態を模式的に示す模式断面図である。 本発明の実施の形態１に係る半導体装置でのインパクトイオン化現象の発生状況をシミュレーションした結果を示す模式図である。 インパクトイオン制御層のない従来の半導体装置（比較半導体装置）でのインパクトイオン化現象の発生状況をシミュレーションした結果を示す模式図である。 本発明の実施の形態２に係る半導体装置の概略構成を模式的に示す模式断面図である。 本発明の実施の形態３に係る半導体装置の概略構成を模式的に示す模式断面図である。 本発明の実施の形態４に係る半導体装置の概略構成を模式的に示す模式断面図である。 本発明の実施の形態５に係る半導体装置の概略構成を模式的に示す模式断面図である。 本発明の実施の形態６に係る半導体装置の概略構成を模式的に示す模式断面図である。
以下、本発明の実施の形態を図面に基づいて説明する。
＜実施の形態１＞
図１ないし図１０に基づいて、本実施の形態に係る半導体装置およびその製造方法について説明する。
図１は、本発明の実施の形態１に係る半導体装置の概略構成を模式的に示す模式断面図である。なお、断面に対するハッチングは図面の見やすさを考慮して省略してある（以下の図でも同様とする）。
本実施の形態に係る半導体装置２０は、一例として例えば化合物半導体ＭＯＳ構造とした電界効果トランジスタ（ＭＯＳＦＥＴ）である。
半導体装置２０は、基板２１に対して順次積層されたバッファ層２２、下地化合物半導体層２３ｆ（下地化合物半導体層２３）、インパクトイオン制御層２４、下地化合物半導体層２３ｓ（下地化合物半導体層２３）、チャネル画定化合物半導体層２６ｆ（チャネル画定化合物半導体層２６）、中間層２７、チャネル画定化合物半導体層２６ｓ（チャネル画定化合物半導体層２６）、キャップ層２９を備えている。
以下では、下地化合物半導体層２３ｆと下地化合物半導体層２３ｓとを特に区別する必要がないときは、単に下地化合物半導体層２３とすることがある。また、チャネル画定化合物半導体層２６ｆおよびチャネル画定化合物半導体層２６ｓを併せてチャネル画定化合物半導体層２６と記載することがある。
チャネル画定化合物半導体層２６ｆには、チャネル画定化合物半導体層２６ｓの自発分極とピエゾ分極の作用によって２次元電子ガス層２ＤＥＧが形成される。つまり、チャネル画定化合物半導体層２６ｆは、チャネル層（チャネル）として機能し、チャネル画定化合物半導体層２６ｓは、２次元電子ガス層２ＤＥＧに対する障壁層として機能する。
また、チャネル画定化合物半導体層２６ｆとチャネル画定化合物半導体層２６ｓの間に形成された中間層２７は、チャネル画定化合物半導体層２６ｓによる２次元電子ガス層２ＤＥＧに対する合金散乱の影響を緩和する。
基板２１は、結晶面方位（１１１）の高濃度ｐ形Ｓｉ基板であり、バッファ層２２は、膜厚２．８μｍのＧａＮ／ＡｌＮ（窒化ガリウム／窒化アルミニウム）超格子バッファ層であり、下地化合物半導体層２３ｆは、膜厚１．９５μｍのＡｌ0.05Ｇａ0.95Ｎ（窒化アルミニウムガリウム：ＡｌＧａＮ）層であり、インパクトイオン制御層２４は、膜厚５０ｎｍのＩｎ0.1Ｇａ0.9Ｎ（窒化インジウムガリウム）層であり、下地化合物半導体層２３ｓは、膜厚４２５ｎｍのＡｌ0.05Ｇａ0.95Ｎ層であり、チャネル画定化合物半導体層２６ｆは、膜厚５０ｎｍのＧａＮ層であり、中間層２７は、膜厚１ｎｍのＡｌＮ層であり、チャネル画定化合物半導体層２６ｓは、膜厚２３ｎｍのＡｌ0.25Ｇａ0.75Ｎ（ＡｌＧａＮ）層であり、キャップ層２９は、膜厚１ｎｍのＧａＮ層である。
つまり、本実施の形態に係る半導体装置２０は、基板２１と、基板２１に積層されて下地を構成する下地化合物半導体層２３（下地化合物半導体層２３ｆおよび下地化合物半導体層２３ｓ）と、下地化合物半導体層２３に積層されてチャネルを画定するチャネル画定化合物半導体層２６（チャネル画定化合物半導体層２６ｆおよびチャネル画定化合物半導体層２６ｓ）とを備える。なお、中間層２７は、２次元電子ガス層２ＤＥＧの形成自体にはほとんど寄与しないことからチャネル画定化合物半導体層２６には含めない。
また、半導体装置２０は、下地化合物半導体層２３の積層範囲（積層範囲の厚さＴｓｔ）内に積層されてインパクトイオン化現象の発生位置を制御するインパクトイオン制御層２４を備える。下地化合物半導体層２３は、第１化合物半導体（ＡｌＧａＮ、例えばＡｌ0.05Ｇａ0.95Ｎ）で形成され、チャネル画定化合物半導体層２６は、第２化合物半導体（ＧａＮ、ＡｌＧａＮ例えばＡｌ0.25Ｇａ0.75Ｎ）で形成され、インパクトイオン制御層２４は、第１化合物半導体のバンドギャップより小さいバンドギャップを有する第３化合物半導体（ＩｎＧａＮ、例えばＩｎ0.1Ｇａ0.9Ｎ）で形成されている。
したがって、半導体装置２０は、インパクトイオン化現象の発生位置を容易かつ高精度に制御し、発生した電子・正孔を効率よく吸収することが可能となる。すなわち、ドレイン電極３２の近傍でインパクトイオン化現象によって発生した正孔は、バッファ層２２と下地化合物半導体層２３ｆとの界面に沿ってソース電極３１側へ走行し、ソース電極３１に吸収される。また、インパクトイオン化現象によって発生した電子は、ドレイン電極３２へ吸収される。
つまり、インパクトイオン化現象によって発生した電子・正孔のキャリア信号に対する影響を抑制して正常な動作特性と高い信頼性を実現することができる。なお、インパクトイオン制御層２４の作用については、シミュレーションによって確認することが可能であり、シミュレーション結果の詳細については、図９、図１０で説明する。
なお、インパクトイオン制御層２４の自発分極が大きい場合、自発分極による電界は大きくなることから、インパクトイオン化現象が発生しやすくなり、また、パラレルコンダクションによるリーク電流は大きくなる。他方、インパクトイオン制御層２４の自発分極が小さい場合、自発分極が大きいインパクトイオン制御層に比べてインパクトイオン化現象は発生しにくくなり、また、パラレルコンダクションによるリーク電流は小さくなる。したがって、インパクトイオン制御層２４の自発分極は、動作特性を安定化させるためには小さい方が望ましい。
チャネル画定化合物半導体層２６ｆ、中間層２７、チャネル画定化合物半導体層２６ｓ、キャップ層２９には、表面からのイオン注入によって形成されたイオン注入領域３０がソース領域３０ｓ、ドレイン領域３０ｄとして形成されている。イオン注入領域３０には、高濃度のｎ型不純物が導入されている。以下では、ソース領域３０ｓおよびドレイン領域３０ｄを特に区別する必要がないときは、単にイオン注入領域３０とすることがある。
キャップ層２９にはソース領域３０ｓに接合（オーミックコンタクト）されたソース電極３１、ドレイン領域３０ｄに接合（オーミックコンタクト）されたドレイン電極３２が形成されている。また、ドレイン電極３２には、さらにドレインフィールド電極３５が接続され、ドレイン領域３０ｄでの電界強度の抑制を図っている。
ソース領域３０ｓとドレイン領域３０ｄとの間には、溝状に形成されたリセス部３３が配置され、リセス部３３の表面（底面、側面）にはゲート絶縁膜３３ｇが形成され、ゲート絶縁膜３３ｇには、ゲート電極３４が重ねて形成されている。ゲート絶縁膜３３ｇは、ＳｉＯ2で形成され、ＭＯＳ型とされている。つまり、半導体装置２０は、横型のＭＯＳ（金属−酸化物−半導体）電界効果トランジスタ（ＭＯＳＦＥＴ）としてある。
なお、ゲート絶縁膜を酸化膜以外のもので構成したＭＩＳ（金属−絶縁物−半導体）電界効果トランジスタ（ＭＩＳＦＥＴ）とすることも可能である。また、絶縁膜の構造は、他の構造であっても良い。例えば、複数の絶縁膜を積層した場合、高誘電体絶縁膜を適用した場合など、種々の形態とすることができる。
ソース電極３１、ドレイン電極３２、ゲート電極３４の間には、キャップ層２９（半導体装置２０）を被覆して保護する表面保護膜３６が形成されている。
基板２１としては、Ｓｉの他に、結晶性金属酸化物（例えばＡｌ2Ｏ3、ＺｎＯ、ＭｇＯなど）、ＩＶ族の２元混晶（例えばＳｉＣ）の単結晶、ＩＩＩ−Ｖ族化合物（例えばＧａＡｓ、ＩｎＡｓなど）の単結晶、ＩＩ−ＶＩ族化合物（ＺｎＳｅなど）の単結晶、ガラス（例えば石英ガラス、ＭＥＳＡガラスなど）などを適用することが可能である。また、バッファ層２２としては、アモルファス状の物質（例えばＡｌＮ、ＧａＮ、Ｓｉ、ＳｉＣなど）、あるいは単結晶物質（例えばＡｌＮ、ＺｎＯ、ＳｉＣ）を適用することができる。
上述したとおり、半導体装置２０は、チャネル画定化合物半導体層２６（チャネル画定化合物半導体層２６ｆおよびチャネル画定化合物半導体層２６ｓ）に対応して形成されたゲート絶縁膜３３ｇと、ゲート絶縁膜３３ｇに対応して形成されたゲート電極３４と、ゲート電極３４の一方に配置されたソース電極３１と、ゲート電極３４の他方にソース電極３１に対応して配置されたドレイン電極３２とを備える。
この構成により、半導体装置２０（電界効果トランジスタ）は、横型の電界効果トランジスタでのインパクトイオン化現象の発生位置を制御し、チャネルでゲート電極３４に対応してインパクトイオン化現象が発生する前にドレイン領域の近傍でインパクトイオン化現象を発生させることが可能となる。したがって、半導体装置２０は、ドレイン領域の近傍で発生させた電子／正孔をドレイン／ソースで吸収することが可能となるので、インパクトイオン化現象によるチャネルでの正孔の蓄積を防止して正常な動作特性を実現することができる。
下地化合物半導体層２３ｆの膜厚に比較して下地化合物半導体層２３ｓの膜厚が厚いと、下地化合物半導体層２３ｓで電界が広がって電界強度が低下し、ドレイン領域３０ｄの近傍でのインパクトイオン化現象が発生しにくくなる。
したがって、インパクトイオン制御層２４は、下地化合物半導体層２３ｆと下地化合物半導体層２３ｓとの中間よりチャネル画定化合物半導体層２６ｆ（チャネル画定化合物半導体層２６）の側に配置することが望ましい。
本実施の形態では、下地化合物半導体層２３ｆの膜厚は、１．９５μｍであり、下地化合物半導体層２３ｓの膜厚は、４２５ｎｍであり、膜厚５０ｎｍのインパクトイオン制御層２４は、下地化合物半導体層２３ｆと下地化合物半導体層２３ｓとに挟まれた構成としてある。
つまり、インパクトイオン制御層２４は、下地化合物半導体層２３の積層範囲（積層範囲の厚さＴｓｔ＝１．９５μｍ＋４２５ｎｍ＋５０ｎｍ＝２．４２５μｍ）の中間（積層範囲で端から約１．２μｍの位置）よりチャネル画定化合物半導体層２６ｆの側に配置されていることが望ましい。
この構成により、チャネル画定化合物半導体層２６ｆの側に配置された下地化合物半導体層２３ｓでの電界強度の低下を抑制して例えば電界効果トランジスタのドレイン領域３０ｄの近傍でインパクトイオン化現象を確実に発生させることが可能となる（図９参照）ので、正常な動作特性を有する半導体装置２０を容易に実現することができる。
下地化合物半導体層２３ｆの膜厚と下地化合物半導体層２３ｓの膜厚とを足した厚さ（２．３７５μｍ）は、必要な電界強度を発生させるのに必要な厚さとなるように形成される。下地化合物半導体層２３の厚さが必要な厚さに対して不十分であると、インパクトイオン化現象によって発生した正孔がゲート絶縁膜３３ｇに衝突してソース領域３０ｓに届かなくなり、インパクトイオン制御層２４による作用を発生させることが困難となる。
また、基板２１が非絶縁性基板（例えばＳｉ基板）であるとき、下地化合物半導体層２３の電界は、基板２１からの電界の影響を受けて変動する。つまり、インパクトイオン制御層２４を安定して作用させるためには、基板２１からの下地化合物半導体層２３に対する電界の影響を抑制することが必要である。
したがって、下地化合物半導体層２３ｆの膜厚および下地化合物半導体層２３ｓの膜厚の和をバッファ層２２の膜厚の半分より大きくすることによって、下地化合物半導体層２３に必要な厚さを確保して電界強度を確保し、また、基板２１からの下地化合物半導体層２３に対する電界の影響を抑制して下地化合物半導体層２３の電界を安定化することが望ましい。
半導体装置２０は、基板２１と下地化合物半導体層２３との間に配置され結晶格子の整合性を取るバッファ層２２を備え、基板２１が非絶縁性基板であるとき、下地化合物半導体層２３の積層範囲の厚さＴｓｔ（２．４２５μｍ）は、バッファ層２２の厚さの半分（２．８μｍ／２＝１．４μｍ）より大きくしてある。
この構成により、下地化合物半導体層２３に必要な膜厚を確保し、バッファ層２２を介して基板２１（非絶縁性基板）から下地化合物半導体層２３に及ぼされる電界の影響を抑制してインパクトイオン化現象の発生を確実に制御することが可能となる。
半導体装置２０では、第１化合物半導体（下地化合物半導体層２３）は、ＡｌＧａＮ（例えばＡｌ0.05Ｇａ0.95Ｎ）である。したがって、ＡｌＧａＮ（Ａｌ0.05Ｇａ0.95Ｎ）のバンドギャップより小さいバンドギャップを有する第３化合物半導体（ＩｎＧａＮ、ＧａＮ（実施の形態３参照）、または第１化合物半導体のＡｌＧａＮと比べてＡｌ混晶比の小さいＡｌＧａＮ（実施の形態４参照））は、インパクトイオン制御層２４として適用することができる。
つまり、半導体装置２０では、第１化合物半導体（下地化合物半導体層２３ｆ、下地化合物半導体層２３ｓ）は、ＡｌＧａＮであり、インパクトイオン制御層２４を構成する第３化合物半導体は、ＩｎＧａＮ、ＧａＮ、または第１化合物半導体のＡｌＧａＮと比べてＡｌ混晶比の小さいＡｌＧａＮのいずれか一つである。この構成により、下地化合物半導体層２３およびインパクトイオン制御層２４を容易かつ高精度に形成することが可能となる。
なお、ＡｌＧａＮにおいて、Ａｌの混晶比とバンドギャップの大きさとは相関関係を有することから、ＡｌＧａＮを適用する場合、バンドギャップ大きさに必要な条件を満たすようにＡｌの混晶比を選択することが可能である。
チャネル画定化合物半導体層２６ｆは、積層された中間層２７（およびチャネル画定化合物半導体層２６ｓ）に対してヘテロ接合ＨＪを構成する。つまり、チャネル画定化合物半導体層２６は、２次元電子ガス層２ＤＥＧが形成されるチャネル層（チャネル画定化合物半導体層２６ｆ）と、チャネル層（チャネル画定化合物半導体層２６ｆ）に積層され２次元電子ガス層２ＤＥＧに対して障壁となる障壁層（チャネル画定化合物半導体層２６ｓ）とを備える。この構成により、高密度の２次元電子ガス層２ＤＥＧを容易に形成することが可能となり、高周波大電力で動作する半導体装置２０とすることができる。
上述したとおり、中間層２７、チャネル画定化合物半導体層２６ｓは、チャネル画定化合物半導体層２６ｆに対してヘテロ接合ＨＪを構成する。チャネル画定化合物半導体層２６ｆは、ＧａＮで形成され、中間層２７は、ＡｌＮで形成され、チャネル画定化合物半導体層２６ｓは、ＡｌＧａＮで形成されている。ＧａＮ（チャネル画定化合物半導体層２６ｆ：チャネル層）のバンドギャップは、ＡｌＮ（中間層２７）およびＡｌＧａＮ（チャネル画定化合物半導体層２６ｓ：障壁層）のバンドギャップより小さい。したがって、チャネル画定化合物半導体層２６ｓ（ＡｌＧａＮ層）は、チャネル画定化合物半導体層２６ｆに２次元電子ガス層２ＤＥＧが形成されたときの障壁となる障壁層として機能する。
なお、２次元電子ガス層２ＤＥＧは、チャネル画定化合物半導体層２６ｆにおいて中間層２７との境界側に形成される。つまり、チャネル画定化合物半導体層２６ｆ（チャネル層）を構成するＧａＮ層にチャネルとしての２次元電子ガス層２ＤＥＧを容易に形成することが可能となる。
チャネル画定化合物半導体層２６ｆに対してヘテロ接合ＨＪを構成する中間層２７にチャネル画定化合物半導体層２６ｓ（障壁層）を積層することによって、自発分極とピエゾ分極に基づく電界を発生させることが可能となり、チャネル画定化合物半導体層２６ｆにおいて中間層２７（チャネル画定化合物半導体層２６ｓ）との境界側に２次元電子ガス層２ＤＥＧを形成することができる。また、キャップ層２９の積層により表面状態を制御することができる。
なお、インパクトイオン制御層２４とヘテロ接合ＨＪ（２次元電子ガス層２ＤＥＧ）との間隔は、０．２μｍから１．０μｍまでの範囲であることが望ましい。この構成により、インパクトイオン制御層２４に起因するリーク電流の発生を抑制してインパクトイオン化現象による電子・正孔を効果的に吸収することが可能となるので、安定した動作特性を有する半導体装置２０とすることができる。
インパクトイオン制御層２４と２次元電子ガス層２ＤＥＧとの間隔が０．２μｍより小さい場合は、インパクトイオン制御層２４とドレイン領域３０ｄ（ドレイン電極３２）とが近接しすぎてインパクトイオン制御層２４が電流のリーク源となる恐れが生じる。また、インパクトイオン制御層２４と２次元電子ガス層２ＤＥＧとの間隔が１．０μｍより大きい場合は、インパクトイオン制御層２４とドレイン領域３０ｄ（ドレイン電極３２）とが離れすぎてインパクトイオン制御層２４が十分に作用しなくなる恐れが生じる。
半導体装置２０は、表面からヘ２次元電子ガス層２ＤＥＧに達する溝で構成されたリセス部３３を備える。ゲート電極３４に電圧を印加しない状態では２次元電子ガス層２ＤＥＧは、リセス部３３で遮断され、オフ状態となる。したがって、高精度に制御されたノーマリオフ動作の電界効果トランジスタ（半導体装置２０）とすることができる。なお、オン動作は、ゲート絶縁膜３３ｇに正の電圧を印加してチャネル（チャネル層）となるチャネル画定化合物半導体層２６ｆに反転チャネルを発生させて実現する。
上述したとおり、本実施の形態に係る半導体装置２０では、第１化合物半導体、第２化合物半導体、第３化合物半導体は、窒化物半導体で構成されていることが望ましい。この構成により、窒化物半導体の優れた特性（高周波特性、大電力特性、高耐圧特性、高温特性）を反映させて、優れた特性（高周波特性、大電力特性、高耐圧特性、高温特性）を有する半導体装置とすることが可能となる。なお、第１化合物半導体、第２化合物半導体、第３化合物半導体は、窒化物半導体に限るものではなく、窒化物半導体以外の化合物半導体を適用することが可能である。
図２ないし図８に基づいて、本実施の形態に係る半導体装置２０の製造方法（製造工程）について説明する。
図２は、図１に示した半導体装置の基板上に化合物半導体層を積層し、イオン注入領域を形成した工程での状態を模式的に示す模式断面図である。
基板２１に対してバッファ層２２、下地化合物半導体層２３ｆ（下地化合物半導体層２３）、インパクトイオン制御層２４、下地化合物半導体層２３ｓ（下地化合物半導体層２３）、チャネル画定化合物半導体層２６ｆ、中間層２７、チャネル画定化合物半導体層２６ｓ、キャップ層２９が積層されている。
なお、これらの各層は、分子線エピタキシ（ＭＢＥ）法、あるいは、有機金属器層成長法（ＭＯＣＶＤ）法などを適用して形成することができる。
キャップ層２９の上に、イオン注入保護膜として例えば膜厚２５ｎｍのＳｉＮｘ（窒化シリコン）を堆積し、さらにレジストを塗布する。塗布したレジストに対してパターニングを施し、ソース領域３０ｓ、ドレイン領域３０ｄに対応する開口を形成する。パターニングしたレジストをマスクとし、５０ｋｅＶのエネルギーで１×１０14／ｃｍ2〜１×１０16／ｃｍ2のシリコン同位体28Ｓｉをイオン注入する。
レジスト、イオン注入保護膜を剥離した後、活性化保護膜として例えば膜厚５０ｎｍのＳｉＮｘを堆積し、１１００〜１３００℃にて活性化アニールを行なうことで、活性化させたイオン注入領域３０（ソース領域３０ｓ、ドレイン領域３０ｄ）を形成する。なお、イオン注入領域３０に注入されるターゲットとして、シリコン同位体28Ｓｉの他に、シリコン同位体29Ｓｉ、30Ｓｉ、酸素同位体16Ｏ、17Ｏ、18Ｏなどのｎ形ドーパントを用いることができる。
図３は、図２に示した工程の後、ソース電極およびドレイン電極を形成した工程での状態を模式的に示す模式断面図である。
キャップ層２９の表面にＴｉ（チタン）を膜厚３０ｎｍ、Ａｌ（アルミニウム）を膜厚１００ｎｍ、およびＡｕ（金）を膜厚２００ｎｍとして順次蒸着する。蒸着したＴｉ／Ａｌ／Ａｕをリフトオフ法若しくはエッチングによりパターニングしてソース電極３１およびドレイン電極３２を形成する。その後、窒素雰囲気中にて５００℃〜９００℃のアニールを行なうことで優れたオーミック特性を得る。
図４は、図３に示した工程の後、ソース電極およびドレイン電極の間に表面保護膜を形成した工程での状態を模式的に示す模式断面図である。
ソース電極３１およびドレイン電極３２を形成した後、ソース電極３１とドレイン電極３２との間のキャップ層２９の表面（化合物半導体層の表面）に、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を適用してＳｉＮｘを膜厚３００ｎｍ堆積し、例えば屈折率が２．０である表面保護膜３６を形成する。
図５は、図４に示した工程の後、表面保護膜を階段状に加工した工程での状態を模式的に示す模式断面図である。
表面保護膜３６をパターニングし、リセス部３３（図６参照）を形成する領域に対応させて表面開口部３６ｗを形成する。また、表面開口部３６ｗのドレイン側に段差部３６ｓｇ、ドレイン電極３２のゲート側に段差部３６ｓｄを形成する。段差部３６ｓｇ、段差部３６ｓｄは、表面保護膜３６を横方向に０．５μｍ〜２μｍ程度、積層方向に１５０ｎｍ程度エッチングすることによって形成される。
図６は、図５に示した工程の後、リセス部を形成した工程での状態を模式的に示す模式断面図である。
表面開口部３６ｗの中央部で化合物半導体層をドライエッチングによって除去し、表面からの深さ５０ｎｍの溝で形成されたリセス部３３を形成する。つまり、膜厚１ｎｍのキャップ層２９、膜厚２３ｎｍのチャネル画定化合物半導体層２６ｓ、膜厚１ｎｍの中間層２７を貫通して、チャネル画定化合物半導体層２６ｆの中央部に至る溝を形成する。
図７は、図６に示した工程の後、リセス部に酸化膜を形成した工程での状態を模式的に示す模式断面図である。
リセス部３３の表面（底面、側面）を被覆し、表面開口部３６ｗの底面を被覆するゲート絶縁膜３３ｇを形成する。ゲート絶縁膜３３ｇは、スパッタによりＳｉＯ2を膜厚２５ｎｍ堆積した後、適宜のパターニングを施して形成される。
図８は、図７に示した工程の後、ゲート電極、ドレインフィールド電極を形成した工程での状態を模式的に示す模式断面図である。
ＷＮ（窒化タングステン）、Ａｕをそれぞれ５０ｎｍずつ蒸着し、リフトオフ法若しくはエッチングによりゲート電極３４およびドレインフィールド電極３５を形成する。なお、ゲート電極３４は、段差部３６ｓｇを超えてドレイン領域３０ｄの側の表面保護膜３６を被覆するように形成され、ドレインフィールド電極３５は、段差部３６ｓｄを超えてゲート電極３４の側の表面保護膜３６を被覆するように形成される。
図９および図１０に基づいて、インパクトイオン制御層２４の作用に対するシミュレーション結果を説明する。
図９は、本発明の実施の形態１に係る半導体装置でのインパクトイオン化現象の発生状況をシミュレーションした結果を示す模式図である。なお、実際の寸法を考慮するとチャネル画定化合物半導体層２６ｆ、中間層２７、チャネル画定化合物半導体層２６ｓ、キャップ層２９は、図示が困難であるので２次元電子ガス層２ＤＥＧのみを代表的に記載している。
図１０は、インパクトイオン制御層のない従来の半導体装置（比較半導体装置）でのインパクトイオン化現象の発生状況をシミュレーションした結果を示す模式図である。
なお、図９、図１０は、いずれもソース・ドレイン間に電圧１２５０Ｖを印加したときのシミュレーション結果である。つまり、電界の状態（等電位線）と、インパクトイオン化現象によって発生した電子、正孔の移動状況を示す。また、電子、正孔の移動状況を表すために、積層方向の寸法を横方向の寸法に比べて拡大してある。
本実施の形態に係る半導体装置２０（図９）は、インパクトイオン制御層２４を備える。したがって、ゲート電極３４に対応する領域のチャネルでインパクトイオンが発生する前にドレイン領域３０ｄの近傍（インパクトイオン発生位置Ｐｉｉ）でインパクトイオン化現象を発生させることができる。
つまり、半導体装置２０は、従来のインパクトイオン化現象が発生する位置であるゲート電極３４に対応する領域のチャネルでの電界を緩和させることから、インパクトイオン化現象は、ドレイン電極３２（ドレイン領域３０ｄ）の近傍で発生しやすくなり、インパクトイオン発生位置Ｐｉｉは、従来の場合に比較してドレイン領域３０ｄの近傍に移動する。なお、半導体装置２０のインパクトイオン発生位置Ｐｉｉでは、電界強度は、５．１ＭＶ／ｃｍであり、ソース・ドレイン間での最高電界強度を示していた。
インパクトイオン発生位置Ｐｉｉで発生した電子は、ドレイン領域３０ｄ（ドレイン電極３２の電位）に起因する電界によって吸引されることから電子流Ｆｉｅとなってドレイン領域３０ｄに流入し、インパクトイオン発生位置Ｐｉｉで発生した正孔は、ドレイン領域３０ｄ（ドレイン電極３２の電位）に起因する電界に対して反発することから正孔流Ｆｉｈとなって下地化合物半導体層２３ｆとバッファ層２２との境界に達し、この境界を介してドレイン領域３０ｄの側からソース領域３０ｓの側へ移動し、ソース領域３０ｓ（ソース電極３１）へ吸収される。
つまり、インパクトイオン化現象によって発生した電子は、ドレイン領域３０ｄ（ドレイン電極３２）へ吸収され、インパクトイオン化現象によって発生した正孔は、ソース領域３０ｓ（ソース電極３１）へ吸収される。したがって、正孔がゲート電極３４（ゲート絶縁膜３３ｇ）に対応する領域に蓄積されることが無いことから、半導体装置２０（電界効果トランジスタ）の閾値Ｖｔｈの変動を抑制し、動作特性を安定化させて信頼性を向上させることができる。
本実施の形態に係る半導体装置２０に対して、従来の比較半導体装置３２０（図１０）は、インパクトイオン制御層を持たないので、インパクトイオン化現象は、ゲート電極３３４（ゲート絶縁膜３３３ｇ）に対応する領域（インパクトイオン発生位置Ｐｉｉ）で発生する。つまり、インパクトイオン発生位置Ｐｉｉは、ゲート電極３３４（ゲート絶縁膜３３３ｇ）に対応する領域に存在する。なお、比較半導体装置３２０のインパクトイオン発生位置Ｐｉｉでは、電界強度は、４．１ＭＶ／ｃｍであり、ソース・ドレイン間での最高電界強度を示していた。
インパクトイオン発生位置Ｐｉｉで発生した電子は、電子流Ｆｉｅとなって表面を流れドレイン領域３０ｄに流入する。他方、インパクトイオン発生位置Ｐｉｉで発生した正孔は、ゲート電極３３４に対応するチャネルに溜まるがゲート絶縁膜３３３ｇがあることからゲート電極３３４に吸収されることはない。つまり、インパクトイオン発生位置Ｐｉｉで発生した正孔は、ゲート電極３３４に対応するチャネルに溜まることとなるので、閾値Ｖｔｈを変動させ、動作特性を不安定にし、信頼性を低下させることになる。
本実施の形態の構成要素は、他の実施の形態と適合できる範囲で適宜組み合わせることが可能である。
本実施の形態では、半導体装置２０は、横型のＭＯＳＦＥＴである場合を例示した。本発明は、これに限らず、電界効果トランジスタ（ＦＥＴ）以外の横型の半導体装置に適用した場合でも、インパクトイオン化現象の発生位置を制御することが可能である。つまり、従来のインパクトイオン化現象が発生する位置の電界を緩和することが可能である。
＜実施の形態２＞
図１１に基づいて、本実施の形態に係る半導体装置について説明する。なお、インパクトイオン化現象の発生、作用は、実施の形態１で説明したとおりであり、基本的な構成は半導体装置２０と同様であるので、主に異なる事項について説明する。
図１１は、本発明の実施の形態２に係る半導体装置の概略構成を模式的に示す模式断面図である。
本実施の形態に係る半導体装置４０は、一例として例えば化合物半導体ＭＯＳ構造とした電界効果トランジスタである。
半導体装置４０は、基板４１に対して順次積層されたバッファ層４２、下地化合物半導体層４３ｆ（下地化合物半導体層４３）、インパクトイオン制御層４４、下地化合物半導体層４３ｓ（下地化合物半導体層４３）、中間層４５、チャネル画定化合物半導体層４６、キャップ層４９を備えている。
以下では、下地化合物半導体層４３ｆと下地化合物半導体層４３ｓとを特に区別する必要がないときは、単に下地化合物半導体層４３とすることがある。
基板４１は、結晶面方位（０００１）のサファイア基板であり、バッファ層４２は、膜厚２０ｎｍのＧａＮバッファ層であり、下地化合物半導体層４３ｆは、膜厚３μｍのＧａＮ層であり、インパクトイオン制御層４４は、膜厚５０ｎｍのＩｎ0.1Ｇａ0.9Ｎ（ＩｎＧａＮ）層であり、下地化合物半導体層４３ｓは、膜厚１μｍのＧａＮ層であり、中間層４５は、膜厚１ｎｍのＡｌＮ層であり、チャネル画定化合物半導体層４６は、膜厚２０ｎｍのＡｌ0.2Ｇａ0.8Ｎ（ＡｌＧａＮ）層であり、キャップ層４９は、膜厚１ｎｍのＧａＮ層である。
なお、中間層４５、キャップ層４９のそれぞれの機能は実施の形態での中間層２７、キャップ層２９に準じたものとなる。また、実施の形態１に係るチャネル画定化合物半導体層２６は、チャネル層と障壁層とを備えた形態としたが、本実施の形態に係るチャネル画定化合物半導体層４６は、下地化合物半導体層４３にチャネル層を形成する形態としてある点で異なる。実施の形態１との関係は、以下の実施の形態でも同様であり、適宜説明を省略することがある。
つまり、本実施の形態に係る半導体装置４０は、基板４１と、基板４１に積層されて下地を構成する下地化合物半導体層４３（下地化合物半導体層４３ｆおよび下地化合物半導体層４３ｓ）と、下地化合物半導体層４３に積層されてチャネルを画定するチャネル画定化合物半導体層４６とを備える。
また、半導体装置４０は、地化合物半導体層４３の積層範囲（積層範囲の厚さＴｓｔ）内に積層されてインパクトイオン化現象の発生位置を制御するインパクトイオン制御層４４を備える。下地化合物半導体層４３は、第１化合物半導体（ＧａＮ）で形成され、チャネル画定化合物半導体層４６は、第２化合物半導体（ＡｌＧａＮ）で形成され、インパクトイオン制御層４４は、第１化合物半導体のバンドギャップより小さいバンドギャップを有する第３化合物半導体（ＩｎＧａＮ、例えばＩｎ0.1Ｇａ0.9Ｎ）で形成されている。
したがって、半導体装置４０は、インパクトイオン化現象の発生位置を容易かつ高精度に制御し、発生した電子・正孔を効率よく吸収することが可能となる。すなわち、ドレイン電極５２の近傍でインパクトイオン化現象によって発生した正孔は、バッファ層４２と下地化合物半導体層４３ｆとの界面に沿ってソース電極５１側へ走行し、ソース電極５１に吸収される。また、インパクトイオン化現象によって発生した電子は、ドレイン電極５２へ吸収される。
つまり、インパクトイオン化現象によって発生した電子・正孔のキャリア信号に対する影響を抑制して正常な動作特性と高い信頼性を実現することができる。
半導体装置４０には、キャップ層４９に接合（オーミックコンタクト）されたソース電極５１、ドレイン電極５２が形成されている。したがって、ソース電極５１、ドレイン電極５２に対応する中間層４５、チャネル画定化合物半導体層４６、キャップ層４９には、ソース領域、ドレイン領域が構成される。ソース電極５１とドレイン電極５２との間には、キャップ層４９にゲート絶縁膜５３ｇが積層して形成され、ゲート絶縁膜５３ｇには、ゲート電極５４が重ねて形成されている。
ゲート絶縁膜５３ｇは、膜厚２０ｎｍのＳｉＯ2で形成され、ゲート電極５４は、膜厚５０ｎｍのＮｉに膜厚５０ｎｍのＡｕを重ねて形成され、ＭＯＳ型とされている。つまり、半導体装置４０は、横型のＭＯＳ電界効果トランジスタとしてある。
ソース電極５１、ドレイン電極５２、ゲート電極５４の間には、キャップ層４９（半導体装置４０）を被覆して保護する表面保護膜５６が形成されている。表面保護膜５６は、プラズマＣＶＤを用いて堆積したＳｉＮｘであり、例えば屈折率は２．０である。
ソース電極５１、ドレイン電極５２、ゲート絶縁膜５３ｇ、ゲート電極５４、表面保護膜５６などは、実施の形態１と同様に形成することが可能であり、詳細な説明は省略する。
上述したとおり、半導体装置４０は、チャネル画定化合物半導体層４６に対応して形成されたゲート絶縁膜５３ｇと、ゲート絶縁膜５３ｇに対応して形成されたゲート電極５４と、ゲート電極５４の一方に配置されたソース電極５１と、ゲート電極５４の他方にソース電極５１に対応して配置されたドレイン電極５２とを備える。
この構成により、半導体装置４０（電界効果トランジスタ）は、横型の電界効果トランジスタでのインパクトイオン化現象の発生位置を制御し、チャネルでゲート電極５４に対応してインパクトイオン化現象が発生する前にドレイン領域の近傍でインパクトイオン化現象を発生させることが可能となる。したがって、半導体装置４０は、ドレイン領域の近傍で発生させた電子／正孔をドレイン／ソースで吸収することが可能となるので、インパクトイオン化現象によるチャネルでの正孔の蓄積を防止して正常な動作特性を実現することができる。
下地化合物半導体層４３ｆの膜厚に比較して下地化合物半導体層４３ｓの膜厚が厚いと、下地化合物半導体層４３ｓで電界が広がって電界強度が低下し、ドレイン領域の近傍でのインパクトイオン化現象が発生しにくくなる。
したがって、インパクトイオン制御層４４は、下地化合物半導体層４３ｆと下地化合物半導体層４３ｓとの中間よりチャネル画定化合物半導体層４６の側に配置することが望ましい。
本実施の形態では、下地化合物半導体層４３ｆの膜厚は、３μｍであり、下地化合物半導体層４３ｓの膜厚は、１μｍであり、膜厚５０ｎｍのインパクトイオン制御層４４は、下地化合物半導体層２３ｆと下地化合物半導体層２３ｓとに挟まれた構成としてある。
つまり、インパクトイオン制御層４４は、下地化合物半導体層４３の積層範囲（積層範囲の厚さＴｓｔ＝３μｍ＋５０ｎｍ＋１μｍ＝４．０５μｍ）の中間（積層範囲で端から約２μｍの位置）よりチャネル画定化合物半導体層４６の側に配置されていることが望ましい。
この構成により、チャネル画定化合物半導体層４６の側に配置された下地化合物半導体層４３ｓでの電界強度の低下を抑制して例えば電界効果トランジスタのドレイン領域の近傍でインパクトイオン化現象を確実に発生させることが可能となるので、正常な動作特性を有する半導体装置４０を容易に実現することができる。
下地化合物半導体層４３ｆの膜厚と下地化合物半導体層４３ｓの膜厚とを足した厚さ（４μｍ）は、必要な電界強度を発生させるのに必要な厚さとなるように形成される。下地化合物半導体層４３の厚さが必要な厚さに対して不十分であると、インパクトイオン化現象によって発生した正孔がゲート絶縁膜５３ｇに衝突してソース領域に届かなくなり、インパクトイオン制御層４４による作用を発生させることが困難となる。
半導体装置４０では、第１化合物半導体（下地窒化物半導体層４３）は、ＧａＮである。したがって、ＧａＮのバンドギャップより小さいバンドギャップを有する第３化合物半導体（ＩｎＧａＮ、例えばＩｎ0.1Ｇａ0.9Ｎ）は、インパクトイオン制御層４４として適用することができる。
つまり、半導体装置４０では、第１化合物半導体（下地化合物半導体層４３ｆ、下地化合物半導体層４３ｓ）は、ＧａＮであり、インパクトイオン制御層４４を構成する第３化合物半導体は、ＩｎＧａＮである。この構成により、下地化合物半導体層４３およびインパクトイオン制御層４４を容易かつ高精度に形成することが可能となる。
中間層４５（およびチャネル画定化合物半導体層４６）は、下地化合物半導体層４３（下地化合物半導体層４３ｓ）に対してヘテロ接合ＨＪを構成する。つまり、チャネル画定化合物半導体層４６は、下地化合物半導体層４３（下地化合物半導体層４３ｓ）に形成された２次元電子ガス層２ＤＥＧに対して障壁となる障壁層である。この構成により、高密度の２次元電子ガス層２ＤＥＧを容易に形成することが可能となり、高周波大電力で動作する半導体装置４０を形成することができる。
下地化合物半導体層４３（下地化合物半導体層４３ｓ）は、ＧａＮで形成され、中間層４５は、ＡｌＮで形成され、チャネル画定化合物半導体層４６は、ＡｌＧａＮ（Ａｌ0.2Ｇａ0.8Ｎ）で形成されている。ＧａＮ（下地化合物半導体層４３）のバンドギャップは、ＡｌＮ（中間層４６）およびＡｌＧａＮ（チャネル画定化合物半導体層４６）のバンドギャップより小さい。したがって、チャネル画定化合物半導体層４６は、下地化合物半導体層４３ｓに２次元電子ガス層２ＤＥＧが形成されたときの障壁となる障壁層として機能する。
なお、２次元電子ガス層２ＤＥＧは、下地化合物半導体層４３ｓにおいて中間層４５（チャネル画定化合物半導体層４６）との境界側に形成される。つまり、下地化合物半導体層４３（下地化合物半導体層４３ｓ）を構成するＧａＮ層にチャネルとしての２次元電子ガス層２ＤＥＧを容易に形成することが可能となる。
下地化合物半導体層４３に対してヘテロ接合ＨＪを構成する中間層４５にチャネル画定化合物半導体層４６（障壁層）を積層することによって、自発分極とピエゾ分極に基づく電界が生じ、下地化合物半導体層４３ｓ（下地化合物半導体層４３）においてチャネル画定化合物半導体層４６との境界側に２次元電子ガス層２ＤＥＧが形成される。また、キャップ層４９の積層により表面状態と閾値を制御することができる。
インパクトイオン制御層４４とヘテロ接合ＨＪ（２次元電子ガス層２ＤＥＧ）との間隔は、０．２μｍから１．０μｍまでの範囲であることが望ましい。この構成により、インパクトイオン制御層４４に起因するリーク電流の発生を抑制してインパクトイオン化現象による電子・正孔を効果的に吸収することが可能となるので、安定した動作特性を有する半導体装置４０とすることができる。
インパクトイオン制御層４４とヘテロ接合ＨＪとの間隔が０．２μｍより小さい場合は、インパクトイオン制御層４４とドレイン領域（ドレイン電極５２）とが近接しすぎてインパクトイオン制御層２４が電流のリーク源となる恐れが生じる。また、インパクトイオン制御層４４とヘテロ接合ＨＪとの間隔が１．０μｍより大きい場合は、インパクトイオン制御層４４とドレイン領域（ドレイン電極５２）とが離れすぎてインパクトイオン制御層４４が十分に作用しなくなる恐れが生じる。
上述したとおり、本実施の形態に係る半導体装置４０では、第１化合物半導体、第２化合物半導体、第３化合物半導体は、窒化物半導体で構成されていることが望ましい。この構成により、窒化物半導体の優れた特性を反映させて、優れた特性を有する半導体装置とすることが可能となる。なお、第１化合物半導体、第２化合物半導体、第３化合物半導体は、窒化物半導体に限るものではなく、窒化物半導体以外の化合物半導体を適用することが可能である。
本実施の形態の構成要素は、他の実施の形態と適合できる範囲で適宜組み合わせることが可能である。
＜実施の形態３＞
図１２に基づいて、本実施の形態に係る半導体装置について説明する。なお、インパクトイオン化現象の発生、作用は、実施の形態１、実施の形態２で説明したとおりであり、基本的な構成は半導体装置２０、半導体装置４０と同様であるので、主に異なる事項について説明する。
図１２は、本発明の実施の形態３に係る半導体装置の概略構成を模式的に示す模式断面図である。
本実施の形態に係る半導体装置６０は、一例として例えば化合物半導体ＭＯＳ構造とした電界効果トランジスタである。
本実施の形態に係る半導体装置６０は、基板６１に対して順次積層されたバッファ層６２、下地化合物半導体層６３ｆ（下地化合物半導体層６３）、インパクトイオン制御層６４、下地化合物半導体層６３ｓ（下地化合物半導体層６３）、チャネル画定化合物半導体層６６を備えている。
以下では、下地化合物半導体層６３ｆと下地化合物半導体層６３ｓとを特に区別する必要がないときは、単に下地化合物半導体層６３とすることがある。
基板６１は、結晶面方位（１１１）の高濃度ｐ形Ｓｉ基板であり、バッファ層６２は、膜厚２μｍのＧａＮ／ＡｌＮ超格子バッファ層であり、下地化合物半導体層６３ｆは、膜厚３μｍのＡｌ0.05Ｇａ0.95Ｎ層であり、インパクトイオン制御層６４は、膜厚５０ｎｍのＧａＮ層であり、下地化合物半導体層６３ｓは、膜厚１μｍのＡｌ0.05Ｇａ0.95Ｎ層であり、チャネル画定化合物半導体層６６は、膜厚２０ｎｍのＡｌ0.2Ｇａ0.8Ｎ層である。
つまり、本実施の形態に係る半導体装置６０は、基板６１と、基板６１に積層されて下地を構成する下地化合物半導体層６３（下地化合物半導体層６３ｆおよび下地化合物半導体層６３ｓ）と、下地化合物半導体層６３に積層されてチャネルを画定するチャネル画定化合物半導体層６６とを備える。
また、半導体装置６０は、下地化合物半導体層６３の積層範囲（積層範囲の厚さＴｓｔ）内に積層されてインパクトイオン化現象の発生位置を制御するインパクトイオン制御層６４を備える。下地化合物半導体層６３は、第１化合物半導体（ＡｌＧａＮ、例えばＡｌ0.05Ｇａ0.95Ｎ）で形成され、チャネル画定化合物半導体層６６は、第２化合物半導体（ＡｌＧａＮ、例えばＡｌ0.2Ｇａ0.8Ｎ）で形成され、インパクトイオン制御層６４は、第１化合物半導体のバンドギャップより小さいバンドギャップを有する第３化合物半導体（ＧａＮ）で形成されている。
したがって、半導体装置６０は、インパクトイオン化現象の発生位置を容易かつ高精度に制御し、発生した電子・正孔を効率よく吸収することが可能となる。すなわち、ドレイン電極７２の近傍でインパクトイオン化現象によって発生した正孔は、バッファ層６２と下地化合物半導体層６３ｆとの界面に沿ってソース電極７１側へ走行し、ソース電極７１に吸収される。また、インパクトイオン化現象によって発生した電子は、ドレイン電極７２へ吸収される。
つまり、インパクトイオン化現象によって発生した電子・正孔のキャリア信号に対する影響を抑制して正常な動作特性と高い信頼性を実現することができる。
半導体装置６０には、チャネル画定化合物半導体層６６に接合（オーミックコンタクト）されたソース電極７１、ドレイン電極７２が形成されている。したがって、ソース電極７１、ドレイン電極７２に対応するチャネル画定化合物半導体層６６には、ソース領域、ドレイン領域が構成される。ソース電極７１とドレイン電極７２との間には、チャネル画定化合物半導体層６６にゲート絶縁膜７３ｇが積層して形成され、ゲート絶縁膜７３ｇには、ゲート電極７４が重ねて形成されている。
ゲート絶縁膜７３ｇは、膜厚２０ｎｍのＳｉＯ2で形成され、ゲート電極７４は、膜厚５０ｎｍのＮｉに膜厚５０ｎｍのＡｕを重ねて形成され、ＭＯＳ型とされている。つまり、半導体装置６０は、横型のＭＯＳ電界効果トランジスタとしてある。
ソース電極７１、ドレイン電極７２、ゲート電極７４の間には、チャネル画定化合物半導体層６６（半導体装置６０）を被覆して保護する表面保護膜７６が形成されている。表面保護膜７６は、プラズマＣＶＤを用いて堆積したＳｉＮｘであり、例えば屈折率は２．０である。
ソース電極７１、ドレイン電極７２、ゲート絶縁膜７３ｇ、ゲート電極７４、表面保護膜７６などは、実施の形態１、実施の形態２と同様に形成することが可能であり、詳細な説明は省略する。
上述したとおり、半導体装置６０は、チャネル画定化合物半導体層６６に対応して形成されたゲート絶縁膜７３ｇと、ゲート絶縁膜７３ｇに対応して形成されたゲート電極７４と、ゲート電極７４の一方に配置されたソース電極７１と、ゲート電極７４の他方にソース電極７１に対応して配置されたドレイン電極７２とを備える。
この構成により、半導体装置６０（電界効果トランジスタ）は、横型の電界効果トランジスタでのインパクトイオン化現象の発生位置を制御し、チャネルでゲート電極７４に対応してインパクトイオン化現象が発生する前にドレイン領域の近傍でインパクトイオン化現象を発生させることが可能となる。したがって、半導体装置６０は、ドレイン領域の近傍で発生させた電子／正孔をドレイン／ソースで吸収することが可能となるので、インパクトイオン化現象によるチャネルでの正孔の蓄積を防止して正常な動作特性を実現することができる。
下地化合物半導体層６３ｆの膜厚に比較して下地化合物半導体層６３ｓの膜厚が厚いと、下地化合物半導体層６３ｓで電界が広がって電界強度が低下し、ドレイン領域の近傍でのインパクトイオン化現象が発生しにくくなる。
したがって、インパクトイオン制御層６４は、下地化合物半導体層６３ｆと下地化合物半導体層６３ｓとの中間よりチャネル画定化合物半導体層６６の側に配置することが望ましい。
本実施の形態では、下地化合物半導体層６３ｆの膜厚は、３μｍであり、下地化合物半導体層６３ｓの膜厚は、１μｍであり、膜厚５０ｎｍのインパクトイオン制御層６４は、下地化合物半導体層６３ｆと下地化合物半導体層６３ｓとに挟まれた構成としてある。
つまり、インパクトイオン制御層６４は、下地化合物半導体層６３の積層範囲（積層範囲の厚さＴｓｔ＝３μｍ＋５０ｎｍ＋１μｍ＝４．０５μｍ）の中間（積層範囲で端から約２μｍの位置）よりチャネル画定化合物半導体層６６の側に配置されていることが望ましい。
この構成により、チャネル画定化合物半導体層６６の側に配置された下地化合物半導体層６３ｓでの電界強度の低下を抑制して例えば電界効果トランジスタのドレイン領域の近傍でインパクトイオン化現象を確実に発生させることが可能となるので、正常な動作特性を有する半導体装置６０を容易に実現することができる。
下地化合物半導体層６３ｆの膜厚と下地化合物半導体層６３ｓの膜厚とを足した厚さ（４μｍ）は、必要な電界強度を発生させるのに必要な厚さとなるように形成される。下地化合物半導体層６３の厚さが必要な厚さに対して不十分であると、インパクトイオン化現象によって発生した正孔がゲート絶縁膜７３ｇに衝突してソース領域に届かなくなり、インパクトイオン制御層６４による作用を発生させることが困難となる。
また、基板６１が非絶縁性基板（例えばＳｉ基板）であるとき、下地化合物半導体層６３の電界は、基板６１からの電界の影響を受けて変動する。つまり、インパクトイオン制御層６４を安定して作用させるためには、基板６１からの下地化合物半導体層６３に対する電界の影響を抑制することが必要である。
したがって、下地化合物半導体層６３ｆの膜厚および下地化合物半導体層６３ｓの膜厚の和をバッファ層６２の膜厚の半分より大きくすることによって、下地化合物半導体層６３に必要な厚さを確保して電界強度を確保し、また、基板６１からの下地化合物半導体層６３に対する電界の影響を抑制して下地化合物半導体層６３の電界を安定化することが望ましい。
半導体装置６０は、基板６１と下地化合物半導体層６３との間に配置され結晶格子の整合性を取るバッファ層６２を備え、基板６１が非絶縁性基板であるとき、下地化合物半導体層６３の積層範囲の厚さＴｓｔ（４．２５μｍ）は、バッファ層６２の厚さの半分（２μｍ／２＝１μｍ）より大きくしてある。
この構成により、下地化合物半導体層６３に必要な膜厚を確保し、バッファ層６２を介して基板６１（非絶縁性基板）から下地化合物半導体層６３に及ぼされる電界の影響を抑制してインパクトイオン化現象の発生を確実に制御することが可能となる。
半導体装置６０では、第１化合物半導体（下地化合物半導体層６３）は、ＡｌＧａＮ（例えばＡｌ0.05Ｇａ0.95Ｎ）である。したがって、ＡｌＧａＮ（Ａｌ0.05Ｇａ0.95Ｎ）のバンドギャップより小さいバンドギャップを有する第３化合物半導体（ＩｎＧａＮ、ＧａＮ、または第１化合物半導体のＡｌＧａＮと比べてＡｌ混晶比の小さいＡｌＧａＮ（実施の形態４参照））は、インパクトイオン制御層６４として適用することができる。
つまり、半導体装置６０では、第１化合物半導体（下地化合物半導体層６３ｆ、下地化合物半導体層６３ｓ）は、ＡｌＧａＮであり、インパクトイオン制御層６４を構成する第３化合物半導体は、ＩｎＧａＮ、ＧａＮ、または第１化合物半導体のＡｌＧａＮと比べてＡｌ混晶比の小さいＡｌＧａＮのいずれか一つである。この構成により、下地化合物半導体層６３およびインパクトイオン制御層６４を容易かつ高精度に形成することが可能となる。
チャネル画定化合物半導体層６６は、下地化合物半導体層６３（下地化合物半導体層６３ｓ）に対してヘテロ接合ＨＪを構成する。つまり、チャネル画定化合物半導体層６６は、下地化合物半導体層６３（下地化合物半導体層６３ｓ）に形成された２次元電子ガス層２ＤＥＧに対して障壁となる障壁層である。この構成により、高密度の２次元電子ガス層２ＤＥＧを容易に形成することが可能となり、高周波大電力で動作する半導体装置６０を形成することができる。
下地化合物半導体層６３（下地化合物半導体層６３ｓ）は、ＡｌＧａＮ（例えばＡｌ0.05Ｇａ0.95Ｎ）で形成され、チャネル画定化合物半導体層６６は、下地化合物半導体層６３を形成するＡｌＧａＮと比べてＡｌ混晶比の大きいＡｌＧａＮ（例えばＡｌ0.2Ｇａ0.8Ｎ）で形成されている。Ａｌ0.05Ｇａ0.95Ｎ（下地化合物半導体層６３）のバンドギャップは、Ａｌ0.2Ｇａ0.8Ｎ（チャネル画定化合物半導体層６６）のバンドギャップより小さい。したがって、チャネル画定化合物半導体層６６は、下地化合物半導体層６３に２次元電子ガス層２ＤＥＧが形成されたときの障壁層として機能する。
なお、２次元電子ガス層２ＤＥＧは、下地化合物半導体層６３ｓにおいてチャネル画定化合物半導体層６６との境界側に形成される。つまり、下地化合物半導体層６３（下地化合物半導体層６３ｓ）を構成するＡｌＧａＮ層にチャネルとしての２次元電子ガス層２ＤＥＧを容易に形成することが可能となる。
インパクトイオン制御層６４とヘテロ接合ＨＪ（２次元電子ガス層２ＤＥＧ）との間隔は、０．２μｍから１．０μｍまでの範囲であることが望ましい。この構成により、インパクトイオン制御層６４に起因するリーク電流の発生を抑制してインパクトイオン化現象による電子・正孔を効果的に吸収することが可能となるので、安定した動作特性を有する半導体装置６０とすることができる。
インパクトイオン制御層６４とヘテロ接合ＨＪとの間隔が０．２μｍより小さい場合は、インパクトイオン制御層６４とドレイン領域（ドレイン電極７２）とが近接しすぎてインパクトイオン制御層６４が電流のリーク源となる恐れが生じる。また、インパクトイオン制御層６４とヘテロ接合ＨＪとの間隔が１．０μｍより大きい場合は、インパクトイオン制御層６４とドレイン領域（ドレイン電極７２）とが離れすぎてインパクトイオン制御層６４が十分に作用しなくなる恐れが生じる。
上述したとおり、本実施の形態に係る半導体装置６０では、第１化合物半導体、第２化合物半導体、第３化合物半導体は、窒化物半導体で構成されていることが望ましい。この構成により、窒化物半導体の優れた特性を反映させて、優れた特性を有する半導体装置とすることが可能となる。なお、第１化合物半導体、第２化合物半導体、第３化合物半導体は、窒化物半導体に限るものではなく、窒化物半導体以外の化合物半導体を適用することが可能である。
本実施の形態の構成要素は、他の実施の形態と適合できる範囲で適宜組み合わせることが可能である。
＜実施の形態４＞
図１３に基づいて、本実施の形態に係る半導体装置について説明する。なお、インパクトイオン化現象の発生、作用は、実施の形態１ないし実施の形態３で説明したとおりであり、基本的な構成は半導体装置２０、半導体装置４０、半導体装置６０と同様であるので、主に異なる事項について説明する。
図１３は、本発明の実施の形態４に係る半導体装置の概略構成を模式的に示す模式断面図である。
本実施の形態に係る半導体装置８０は、一例として例えば化合物半導体ＭＯＳ構造とした電界効果トランジスタである。
本実施の形態に係る半導体装置８０は、基板８１に対して順次積層されたバッファ層８２、下地化合物半導体層８３ｆ（下地化合物半導体層８３）、インパクトイオン制御層８４、下地化合物半導体層８３ｓ（下地化合物半導体層８３）、中間層８５、チャネル画定化合物半導体層８６、キャップ層８９を備えている。
以下では、下地化合物半導体層８３ｆと下地化合物半導体層８３ｓとを特に区別する必要がないときは、単に下地化合物半導体層８３とすることがある。
基板８１は、結晶面方位（１１１）の高濃度ｐ形Ｓｉ基板であり、バッファ層８２は、膜厚２μｍのＧａＮ／ＡｌＮ超格子バッファ層であり、下地化合物半導体層８３ｆは、膜厚３μｍのＡｌ0.1Ｇａ0.9Ｎ層であり、インパクトイオン制御層８４は、膜厚５０ｎｍのＡｌ0.05Ｇａ0.95Ｎ層であり、下地化合物半導体層８３ｓは、膜厚１μｍのＡｌ0.1Ｇａ0.9Ｎ層であり、中間層８５は、膜厚１ｎｍのＡｌＮ層であり、チャネル画定化合物半導体層８６は、膜厚２０ｎｍのＡｌ0.4Ｇａ0.6Ｎ層であり、キャップ層８９は、膜厚１ｎｍのＧａＮ層である。
つまり、本実施の形態に係る半導体装置８０は、基板８１と、基板８１に積層されて下地を構成する下地化合物半導体層８３（下地化合物半導体層８３ｆおよび下地化合物半導体層８３ｓ）と、下地化合物半導体層８３に積層されてチャネルを画定するチャネル画定化合物半導体層８６とを備える。
なお、チャネル画定化合物半導体層８６は、Ａｌの混晶比が０．４であり、０．３を越えている。一般的にＡｌの混晶比が０．３を越えると酸素の影響を受けやすいと言われていることから、酸素の影響を抑制するためにチャネル画定化合物半導体層８６の表面にキャップ層８９を積層した。
また、半導体装置８０は、下地化合物半導体層８３の積層範囲（積層範囲の厚さＴｓｔ）内に積層されてインパクトイオン化現象の発生位置を制御するインパクトイオン制御層８４を備える。下地化合物半導体層８３は、第１化合物半導体（ＡｌＧａＮ、例えばＡｌ0.1Ｇａ0.9Ｎ）で形成され、チャネル画定化合物半導体層８６は、第２化合物半導体（ＡｌＧａＮ）で形成され、インパクトイオン制御層８４は、第１化合物半導体のバンドギャップより小さいバンドギャップを有する第３化合物半導体（ＡｌＧａＮ、例えばＡｌ0.05Ｇａ0.95Ｎ）で形成されている。
したがって、半導体装置８０は、インパクトイオン化現象の発生位置を容易かつ高精度に制御し、発生した電子・正孔を効率よく吸収することが可能となる。すなわち、ドレイン電極９２の近傍でインパクトイオン化現象によって発生した正孔は、バッファ層８２と下地化合物半導体層８３ｆとの界面に沿ってソース電極９１側へ走行し、ソース電極９１に吸収される。また、インパクトイオン化現象によって発生した電子は、ドレイン電極９２へ吸収される。
つまり、インパクトイオン化現象によって発生した電子・正孔のキャリア信号に対する影響を抑制して正常な動作特性と高い信頼性を実現することができる。
半導体装置８０には、キャップ層８９に接合（オーミックコンタクト）されたソース電極９１、ドレイン電極９２が形成されている。したがって、ソース電極９１、ドレイン電極９２に対応する中間層８５、チャネル画定化合物半導体層８６、キャップ層８９には、ソース領域、ドレイン領域が構成される。ソース電極９１とドレイン電極９２との間には、キャップ層８９にゲート絶縁膜９３ｇが積層して形成され、ゲート絶縁膜９３ｇには、ゲート電極９４が重ねて形成されている。
ゲート絶縁膜９３ｇは、膜厚２０ｎｍのＳｉＯ2で形成され、ゲート電極９４は、膜厚５０ｎｍのＮｉに膜厚５０ｎｍのＡｕを重ねて形成され、ＭＯＳ型とされている。つまり、半導体装置８０は、横型のＭＯＳ電界効果トランジスタとしてある。
ソース電極９１、ドレイン電極９２、ゲート電極９４の間には、キャップ層８９（半導体装置４０）を被覆して保護する表面保護膜９６が形成されている。表面保護膜９６は、プラズマＣＶＤを用いて堆積したＳｉＮｘであり、例えば屈折率は２．０である。
ソース電極９１、ドレイン電極９２、ゲート絶縁膜９３ｇ、ゲート電極９４、表面保護膜９６などは、実施の形態１ないし実施の形態３と同様に形成することが可能であり、詳細な説明は省略する。
上述したとおり、半導体装置８０は、チャネル画定化合物半導体層８６に対応して形成されたゲート絶縁膜９３ｇと、ゲート絶縁膜９３ｇに対応して形成されたゲート電極９４と、ゲート電極９４の一方に配置されたソース電極９１と、ゲート電極９４の他方にソース電極９１に対応して配置されたドレイン電極９２とを備える。
この構成により、半導体装置８０（電界効果トランジスタ）は、横型の電界効果トランジスタでのインパクトイオン化現象の発生位置を制御し、チャネルでゲート電極９４に対応してインパクトイオン化現象が発生する前にドレイン領域の近傍でインパクトイオン化現象を発生させることが可能となる。したがって、半導体装置８０は、ドレイン領域の近傍で発生させた電子／正孔をドレイン／ソースで吸収することが可能となるので、インパクトイオン化現象によるチャネルでの正孔の蓄積を防止して正常な動作特性を実現することができる。
下地化合物半導体層８３ｆの膜厚に比較して下地化合物半導体層８３ｓの膜厚が厚いと、下地化合物半導体層８３ｓで電界が広がって電界強度が低下し、ドレイン領域の近傍でのインパクトイオン化現象が発生しにくくなる。
したがって、インパクトイオン制御層８４は、下地化合物半導体層８３ｆと下地化合物半導体層８３ｓとの中間よりチャネル画定化合物半導体層８６の側に配置することが望ましい。
本実施の形態では、下地化合物半導体層８３ｆの膜厚は、３μｍであり、下地化合物半導体層８３ｓの膜厚は、１μｍであり、膜厚５０ｎｍのインパクトイオン制御層８４は、下地化合物半導体層８３ｆと下地化合物半導体層８３ｓとに挟まれた構成としてある。
つまり、インパクトイオン制御層８４は、下地化合物半導体層８３の積層範囲（積層範囲の厚さＴｓｔ＝３μｍ＋５０ｎｍ＋１μｍ＝４．０５μｍ）の中間（積層範囲で端から約２μｍの位置）よりチャネル画定化合物半導体層８６の側に配置されていることが望ましい。
この構成により、チャネル画定化合物半導体層８６の側に配置された下地化合物半導体層８３ｓでの電界強度の低下を抑制して例えば電界効果トランジスタのドレイン領域の近傍でインパクトイオン化現象を確実に発生させることが可能となるので、正常な動作特性を有する半導体装置８０を容易に実現することができる。
下地化合物半導体層８３ｆの膜厚と下地化合物半導体層８３ｓの膜厚とを足した厚さ（４μｍ）は、必要な電界強度を発生させるのに必要な厚さとなるように形成される。下地化合物半導体層８３の厚さが必要な厚さに対して不十分であると、インパクトイオン化現象によって発生した正孔がゲート絶縁膜８３ｇに衝突してソース領域に届かなくなり、インパクトイオン制御層８４による作用を発生させることが困難となる。
また、基板８１が非絶縁性基板（例えばＳｉ基板）であるとき、下地化合物半導体層８３の電界は、基板８１からの電界の影響を受けて変動する。つまり、インパクトイオン制御層８４を安定して作用させるためには、基板８１からの下地化合物半導体層８３に対する電界の影響を抑制することが必要である。
したがって、下地化合物半導体層８３ｆの膜厚および下地化合物半導体層８３ｓの膜厚の和をバッファ層８２の膜厚の半分より大きくすることによって、下地化合物半導体層８３に必要な厚さを確保して電界強度を確保し、また、基板８１からの下地化合物半導体層８３に対する電界の影響を抑制して下地化合物半導体層８３の電界を安定化することが望ましい。
半導体装置８０は、基板８１と下地化合物半導体層８３との間に配置され結晶格子の整合性を取るバッファ層８２を備え、基板８１が非絶縁性基板であるときの下地化合物半導体層８３の積層範囲の厚さＴｓｔ（４．０５μｍ）は、バッファ層８２の厚さの半分（２μｍ／２＝１μｍ）より大きくしてある。
この構成により、下地化合物半導体層８３に必要な膜厚を確保し、バッファ層８２を介して基板８１（非絶縁性基板）から下地化合物半導体層８３に及ぼされる電界の影響を抑制してインパクトイオン化現象の発生を確実に制御することが可能となる。
半導体装置８０では、第１化合物半導体（下地化合物半導体層８３）は、ＡｌＧａＮ（例えばＡｌ0.1Ｇａ0.9Ｎ）である。したがって、ＡｌＧａＮ（Ａｌ0.1Ｇａ0.9Ｎ）のバンドギャップより小さいバンドギャップを有する第３化合物半導体（ＩｎＧａＮ、ＧａＮ、または第１化合物半導体のＡｌＧａＮと比べてＡｌ混晶比の小さいＡｌＧａＮ（例えばＡｌ0.05Ｇａ0.95Ｎ））は、インパクトイオン制御層８４として適用することができる。
つまり、半導体装置８０では、第１化合物半導体（下地化合物半導体層８３ｆ、下地化合物半導体層８３ｓ）は、ＡｌＧａＮであり、インパクトイオン制御層８４を構成する第３化合物半導体は、ＩｎＧａＮ、ＧａＮ、または第１化合物半導体のＡｌＧａＮと比べてＡｌ混晶比の小さいＡｌＧａＮのいずれか一つである。この構成により、下地化合物半導体層８３およびインパクトイオン制御層８４を容易かつ高精度に形成することが可能となる。
中間層８５およびチャネル画定化合物半導体層８６は、下地化合物半導体層８３（下地化合物半導体層８３ｓ）に対してヘテロ接合ＨＪを構成する。つまり、チャネル画定化合物半導体層８６は、下地化合物半導体層８３（下地化合物半導体層８３ｓ）に形成された２次元電子ガス層２ＤＥＧに対して障壁となる障壁層である。この構成により、高密度の２次元電子ガス層２ＤＥＧを容易に形成することが可能となり、高周波大電力で動作する半導体装置８０を形成することができる。
下地化合物半導体層８３（下地化合物半導体層８３ｓ）は、ＡｌＧａＮ（例えばＡｌ0.1Ｇａ0.9Ｎ）で形成され、中間層８５は、ＡｌＮで形成され、チャネル画定化合物半導体層８６は、下地化合物半導体層８３を形成するＡｌＧａＮと比べてＡｌ混晶比の大きいＡｌＧａＮ（例えばＡｌ0.4Ｇａ0.6Ｎ層）で形成されている。Ａｌ0.1Ｇａ0.9Ｎ（下地化合物半導体層８３）のバンドギャップは、ＡｌＮ（中間層８５）およびＡｌ0.4Ｇａ0.6Ｎ（チャネル画定化合物半導体層８６）より小さい。したがって、チャネル画定化合物半導体層８６は、下地化合物半導体層８３に２次元電子ガス層２ＤＥＧが形成されたときの障壁層として機能する。
なお、２次元電子ガス層２ＤＥＧは、下地化合物半導体層８３ｓにおいて中間層８５（チャネル画定化合物半導体層８６）との境界側に形成される。つまり、下地化合物半導体層８３（下地化合物半導体層８３ｓ）を構成するＡｌＧａＮ層にチャネルとしての２次元電子ガス層２ＤＥＧを容易に形成することが可能となる。
下地化合物半導体層８３に対してヘテロ接合ＨＪを構成する中間層８５にチャネル画定化合物半導体層８６（障壁層）を積層することによって、自発分極とピエゾ分極に基づく電界が生じ、下地化合物半導体層８３ｓ（下地化合物半導体層８３）においてチャネル画定化合物半導体層８６との境界側に２次元電子ガス層２ＤＥＧが形成される。また、キャップ層８９の積層により表面状態と閾値を制御することができる。
インパクトイオン制御層８４とヘテロ接合ＨＪ（２次元電子ガス層２ＤＥＧ）との間隔は、０．２μｍから１．０μｍまでの範囲であることが望ましい。この構成により、インパクトイオン制御層８４に起因するリーク電流の発生を抑制してインパクトイオン化現象による電子・正孔を効果的に吸収することが可能となるので、安定した動作特性を有する半導体装置８０とすることができる。
インパクトイオン制御層８４とヘテロ接合ＨＪとの間隔が０．２μｍより小さい場合は、インパクトイオン制御層８４とドレイン領域（ドレイン電極９２）とが近接しすぎてインパクトイオン制御層８４が電流のリーク源となる恐れが生じる。また、インパクトイオン制御層８４とヘテロ接合ＨＪとの間隔が１．０μｍより大きい場合は、インパクトイオン制御層８４とドレイン領域（ドレイン電極９２）とが離れすぎてインパクトイオン制御層８４が十分に作用しなくなる恐れが生じる。
上述したとおり、本実施の形態に係る半導体装置８０では、第１化合物半導体、第２化合物半導体、第３化合物半導体は、窒化物半導体で構成されていることが望ましい。この構成により、窒化物半導体の優れた特性を反映させて、優れた特性を有する半導体装置とすることが可能となる。なお、第１化合物半導体、第２化合物半導体、第３化合物半導体は、窒化物半導体に限るものではなく、窒化物半導体以外の化合物半導体を適用することが可能である。
本実施の形態の構成要素は、他の実施の形態と適合できる範囲で適宜組み合わせることが可能である。
＜実施の形態５＞
図１４に基づいて、本実施の形態に係る半導体装置について説明する。なお、インパクトイオン化現象の発生、作用は、実施の形態１ないし実施の形態４で説明したとおりであり、基本的な構成は半導体装置２０、半導体装置４０、半導体装置６０と同様であるので、主に異なる事項について説明する。
図１４は、本発明の実施の形態５に係る半導体装置の概略構成を模式的に示す模式断面図である。
本実施の形態に係る半導体装置１００は、一例として例えば化合物半導体ＭＯＳ構造とした電界効果トランジスタである。
なお、以下に説明する通り、本実施の形態に係る半導体装置１００は、実施の形態２の半導体装置４０の変形例でもあり、下地化合物半導体層４３の領域内に形成したインパクトイオン制御層４４の層数を複数としたものである。つまり、本実施の形態に係る半導体装置１００は、下地化合物半導体層１０３に例えば２層のインパクトイオン制御層１０４（インパクトイオン制御層１０４ｆ、インパクトイオン制御層１０４ｓ）を備える。したがって、下地化合物半導体層１０３は、３層構造（下地化合物半導体層１０３ｆ、下地化合物半導体層１０３ｓ、下地化合物半導体層１０３ｔ）となっている。
半導体装置１００は、基板１０１に対して順次積層されたバッファ層１０２、下地化合物半導体層１０３ｆ（下地化合物半導体層１０３）、インパクトイオン制御層１０４ｆ（インパクトイオン制御層１０４）、下地化合物半導体層１０３ｓ（下地化合物半導体層１０３）、インパクトイオン制御層１０４ｓ（インパクトイオン制御層１０４）、下地化合物半導体層１０３ｔ（下地化合物半導体層１０３）、中間層１０５、チャネル画定化合物半導体層１０６、キャップ層１０９を備えている。
以下では、下地化合物半導体層１０３ｆ、下地化合物半導体層１０３ｓ、下地化合物半導体層１０３ｔを特に区別する必要がないときは、単に下地化合物半導体層１０３とすることがある。また、インパクトイオン制御層１０４ｆとインパクトイオン制御層１０４ｓとを特に区別する必要がないときは、単にインパクトイオン制御層１０４とすることがある。
基板１０１は、結晶面方位（０００１）のサファイア基板であり、バッファ層１０２は、膜厚２０ｎｍのＧａＮバッファ層であり、下地化合物半導体層１０３ｆは、膜厚３μｍのＧａＮ層であり、インパクトイオン制御層１０４ｆは、膜厚５０ｎｍのＩｎ0.1Ｇａ0.9Ｎ層であり、下地化合物半導体層１０３ｓは、膜厚５０ｎｍのＧａＮ層であり、インパクトイオン制御層１０４ｓは、膜厚５０ｎｍのＩｎ0.1Ｇａ0.9Ｎ層であり、下地化合物半導体層１０３ｔは、膜厚１μｍのＧａＮ層であり、中間層１０５は、膜厚１ｎｍのＡｌＮ層であり、チャネル画定化合物半導体層１０６は、膜厚２０ｎｍのＡｌ0.2Ｇａ0.8Ｎ（ＡｌＧａＮ）層であり、キャップ層１０９は、膜厚１ｎｍのＧａＮ層である。
つまり、本実施の形態に係る半導体装置１００は、基板１０１と、基板１０１に積層されて下地を構成する下地化合物半導体層１０３（下地化合物半導体層１０３ｆ、下地化合物半導体層１０３ｓ、および下地化合物半導体層１０３ｔ）と、下地化合物半導体層１０３に積層されチャネルを画定するチャネル画定化合物半導体層１０６とを備える。
また、半導体装置１００は、下地化合物半導体層１０３の積層範囲（積層範囲の厚さＴｓｔ）内に積層されてインパクトイオン化現象の発生位置を制御するインパクトイオン制御層１０４を備える。下地化合物半導体層１０３は、第１化合物半導体（ＧａＮ）で形成され、チャネル画定化合物半導体層１０６は、第２化合物半導体（ＡｌＧａＮ）で形成され、インパクトイオン制御層１０４は、第１化合物半導体（ＧａＮ）のバンドギャップより小さいバンドギャップを有する第３化合物半導体（ＩｎＧａＮ、例えばＩｎ0.1Ｇａ0.9Ｎ）で形成されている。
したがって、半導体装置１００は、インパクトイオン化現象の発生位置を容易かつ高精度に制御し、発生した電子・正孔を効率よく吸収することが可能となる。すなわち、ドレイン電極１１２の近傍でインパクトイオン化現象によって発生した正孔は、バッファ層１０２と下地化合物半導体層１０３ｆとの界面に沿ってソース電極１１１側へ走行し、ソース電極１１１に吸収される。また、インパクトイオン化現象によって発生した電子は、ドレイン電極１１２へ吸収される。
つまり、インパクトイオン化現象によって発生した電子・正孔のキャリア信号に対する影響を抑制して正常な動作特性と高い信頼性を実現することができる。
半導体装置１００には、キャップ層１０９に接合（オーミックコンタクト）されたソース電極１１１、ドレイン電極１１２が形成されている。したがって、ソース電極１１１、ドレイン電極１１２に対応する中間層１０５、チャネル画定化合物半導体層１０６、キャップ層１０９には、ソース領域、ドレイン領域が構成される。ソース電極１１１とドレイン電極１１２との間には、キャップ層１０９にゲート絶縁膜１１３ｇが積層して形成され、ゲート絶縁膜１１３ｇには、ゲート電極１１４が重ねて形成されている。
ゲート絶縁膜１１３ｇは、膜厚２０ｎｍのＳｉＯ2で形成され、ゲート電極１１４は、膜厚５０ｎｍのＮｉに膜厚５０ｎｍのＡｕを重ねて形成され、ＭＯＳ型とされている。つまり、半導体装置１００は、横型のＭＯＳ電界効果トランジスタとしてある。
ソース電極１１１、ドレイン電極１１２、ゲート電極１１４の間には、キャップ層１０９（半導体装置１００）を被覆して保護する表面保護膜１１６が形成されている。表面保護膜１１６は、プラズマＣＶＤを用いて堆積したＳｉＮｘであり、例えば屈折率は２．０である。
ソース電極１１１、ドレイン電極１１２、ゲート絶縁膜１１３ｇ、ゲート電極１１４、表面保護膜１１６などは、実施の形態１ないし実施の形態４と同様に形成することが可能であり、詳細な説明は省略する。
なお、本実施の形態に係る半導体装置１００では、インパクトイオン制御層１０４は、下地化合物半導体層１０３の積層方向の領域内に複数形成されている。すなわち、下地化合物半導体層１０３として、下地化合物半導体層１０３ｆ、下地化合物半導体層１０３ｓ、下地化合物半導体層１０３ｔが形成され、インパクトイオン制御層１０４として、インパクトイオン制御層１０４ｆ、インパクトイオン制御層１０４ｓが形成されている。つまり、インパクトイオン制御層１０４ｆは、下地化合物半導体層１０３ｆと下地化合物半導体層１０３ｓとの間に形成され、インパクトイオン制御層１０４ｓは、下地化合物半導体層１０３ｓと下地化合物半導体層１０３ｔとの間に形成されている。
この構成により、インパクトイオン制御層１０４をより高精度に制御することが可能となるので、インパクトイオン化現象の発生を容易かつ高精度に制御することができる。なお、インパクトイオン制御層１０４ｆ、下地化合物半導体層１０３ｓ、インパクトイオン制御層１０４ｓの各膜厚は、電界制御性、製膜制御性の観点から、等しくすることが望ましい。
上述したとおり、半導体装置１００は、チャネル画定化合物半導体層１０６に対応して形成されたゲート絶縁膜１１３ｇと、ゲート絶縁膜１１３ｇに対応して形成されたゲート電極１１４と、ゲート電極１１４の一方に配置されたソース電極１１１と、ゲート電極１１４の他方にソース電極１１１に対応して配置されたドレイン電極１１２とを備える。
この構成により、半導体装置１００（電界効果トランジスタ）は、横型の電界効果トランジスタでのインパクトイオン化現象の発生位置を制御し、チャネルでゲート電極１１４に対応してインパクトイオン化現象が発生する前にドレイン領域の近傍でインパクトイオン化現象を発生させることが可能となる。したがって、半導体装置１００は、ドレイン領域の近傍で発生させた電子／正孔をドレイン／ソースで吸収することが可能となるので、インパクトイオン化現象によるチャネルでの正孔の蓄積を防止して正常な動作特性を実現することができる。
下地化合物半導体層１０３ｆの膜厚に比較して下地化合物半導体層１０３ｔの膜厚が厚いと、下地化合物半導体層１０３ｔで電界が広がって電界強度が低下し、ドレイン領域の近傍でのインパクトイオン化現象が発生しにくくなる。
したがって、インパクトイオン制御層１０４（インパクトイオン制御層１０４ｆ、インパクトイオン制御層１０４ｓ）は、下地化合物半導体層１０３ｆと下地化合物半導体層１０３ｔとの中間よりチャネル画定化合物半導体層１０６の側に配置することが望ましい。
本実施の形態では、下地化合物半導体層１０３ｆの膜厚は、３μｍであり、下地化合物半導体層１０３ｔの膜厚は、１μｍであり、インパクトイオン制御層１０４ｆ、下地化合物半導体層１０３ｓ、インパクトイオン制御層１０４ｓは、それぞれ膜厚５０ｎｍとされている。また、インパクトイオン制御層１０４ｆは、下地化合物半導体層１０３ｆと下地化合物半導体層１０３ｓとに挟まれ、インパクトイオン制御層１０４ｓは、下地化合物半導体層１０３ｓと下地化合物半導体層１０３ｔとに挟まれた構成としてある。
つまり、インパクトイオン制御層１０４は、下地化合物半導体層１０３の積層範囲（積層範囲の厚さＴｓｔ＝３μｍ＋５０ｎｍ＋５０ｎｍ＋５０ｎｍ＋１μｍ＝４．１５μｍ）の中間（積層範囲で端から約２μｍの位置）よりチャネル画定化合物半導体層１０６の側に配置されていることが望ましい。
この構成により、チャネル画定化合物半導体層１０６の側に配置された下地化合物半導体層１０３ｔでの電界強度の低下を抑制して例えば電界効果トランジスタのドレイン領域の近傍でインパクトイオン化現象を確実に発生させることが可能となるので、正常な動作特性を有する半導体装置１００を容易に実現することができる。
下地化合物半導体層１０３ｆの膜厚と下地化合物半導体層１０３ｓの膜厚と下地化合物半導体層１０３ｔの膜厚とを足した厚さ（約４μｍ）は、必要な電界強度を発生させるのに必要な厚さとなるように形成される。下地化合物半導体層１０３の厚さが必要な厚さに対して不十分であると、インパクトイオン化現象によって発生した正孔がゲート絶縁膜１１３ｇに衝突してソース領域に届かなくなり、インパクトイオン制御層１０４（インパクトイオン制御層１０４ｆ、インパクトイオン制御層１０４ｓ）による作用を発生させることが困難となる。
半導体装置１００では、第１化合物半導体（下地窒化物半導体層１０３）は、ＧａＮである。したがって、ＧａＮのバンドギャップより小さいバンドギャップを有する第３化合物半導体（ＩｎＧａＮ、例えばＩｎ0.1Ｇａ0.9Ｎ）は、インパクトイオン制御層１０４として適用することができる。
つまり、半導体装置１００では、第１化合物半導体（下地化合物半導体層１０３ｆ、下地化合物半導体層１０３ｓ、下地化合物半導体層１０３ｔ）は、ＧａＮであり、インパクトイオン制御層１０４（インパクトイオン制御層１０４ｆ、インパクトイオン制御層１０４ｓ）を構成する第３化合物半導体は、ＩｎＧａＮである。この構成により、下地化合物半導体層１０３およびインパクトイオン制御層１０４を容易かつ高精度に形成することが可能となる。
中間層１０５およびチャネル画定化合物半導体層１０６は、下地化合物半導体層１０３（下地化合物半導体層１０３ｔ）に対してヘテロ接合ＨＪを構成する。つまり、チャネル画定化合物半導体層１０６は、下地化合物半導体層１０３（下地化合物半導体層１０３ｔ）に形成された２次元電子ガス層２ＤＥＧに対して障壁となる障壁層である。この構成により、高密度の２次元電子ガス層２ＤＥＧを容易に形成することが可能となり、高周波大電力で動作する半導体装置４０を形成することができる。
下地化合物半導体層１０３（下地化合物半導体層１０３ｔ）は、ＧａＮで形成され、中間層１０５は、ＡｌＮで形成され、チャネル画定化合物半導体層１０６は、ＡｌＧａＮ（Ａｌ0.2Ｇａ0.8Ｎ）で形成されている。ＧａＮ（下地化合物半導体層１０３）のバンドギャップは、ＡｌＮ（中間層１０５）およびＡｌＧａＮ（チャネル画定化合物半導体層１０６）のバンドギャップより小さい。したがって、チャネル画定化合物半導体層１０６は、下地化合物半導体層１０３ｔに２次元電子ガス層２ＤＥＧが形成されたときの障壁となる障壁層として機能する。
なお、２次元電子ガス層２ＤＥＧは、下地化合物半導体層１０３ｔにおいて中間層１０５（チャネル画定化合物半導体層１０６）との境界側に形成される。つまり、下地化合物半導体層１０３（下地化合物半導体層１０３ｔ）を構成するＧａＮ層にチャネルとしての２次元電子ガス層２ＤＥＧを容易に形成することが可能となる。
下地化合物半導体層１０３ｔに対してヘテロ接合ＨＪを構成する中間層１０５にチャネル画定化合物半導体層１０６（障壁層）を積層することによって、自発分極とピエゾ分極に基づく電界が生じ、下地化合物半導体層１０３ｔにおいてチャネル画定化合物半導体層１０６との境界側に２次元電子ガス層２ＤＥＧが形成される。また、キャップ層１０９の積層により表面状態と閾値を制御することができる。
インパクトイオン制御層１０４とヘテロ接合ＨＪ（２次元電子ガス層２ＤＥＧ）との間隔は、０．２μｍから１．０μｍまでの範囲であることが望ましい。この構成により、インパクトイオン制御層１０４に起因するリーク電流の発生を抑制してインパクトイオン化現象による電子・正孔を効果的に吸収することが可能となるので、安定した動作特性を有する半導体装置１００とすることができる。
インパクトイオン制御層１０４とヘテロ接合ＨＪとの間隔が０．２μｍより小さい場合は、インパクトイオン制御層１０４とドレイン領域（ドレイン電極１１２）とが近接しすぎてインパクトイオン制御層１０４が電流のリーク源となる恐れが生じる。また、インパクトイオン制御層１０４とヘテロ接合ＨＪとの間隔が１．０μｍより大きい場合は、インパクトイオン制御層１０４とドレイン領域（ドレイン電極１１２）とが離れすぎてインパクトイオン制御層１０４が十分に作用しなくなる恐れが生じる。
上述したとおり、本実施の形態に係る半導体装置１００では、第１化合物半導体、第２化合物半導体、第３化合物半導体は、窒化物半導体で構成されていることが望ましい。この構成により、窒化物半導体の優れた特性を反映させて、優れた特性を有する半導体装置とすることが可能となる。なお、第１化合物半導体、第２化合物半導体、第３化合物半導体は、窒化物半導体に限るものではなく、窒化物半導体以外の化合物半導体を適用することが可能である。
本実施の形態の構成要素は、他の実施の形態と適合できる範囲で適宜組み合わせることが可能である。
＜実施の形態６＞
図１５に基づいて、本実施の形態に係る半導体装置について説明する。なお、インパクトイオン化現象の発生、作用は、実施の形態１ないし実施の形態５で説明したとおりであり、基本的な構成は半導体装置２０、半導体装置４０、半導体装置６０、半導体装置１００と同様であるので、主に異なる事項について説明する。
図１５は、本発明の実施の形態６に係る半導体装置の概略構成を模式的に示す模式断面図である。
本実施の形態に係る半導体装置１２０は、一例として例えば化合物半導体ＭＯＳ構造とした電界効果トランジスタである。
なお、以下に説明する通り、本実施の形態に係る半導体装置１２０は、実施の形態２に係る半導体装置４０の変形例でもある。半導体装置４０では、下地化合物半導体層４３（下地化合物半導体層４３ｓ）としてＧａＮ層、中間層４５としてＡｌＮ層を備え、中間層４５にチャネル画定化合物半導体層４６（ＡｌＧａＮ層）、キャップ層４９（ＧａＮ層）を積層してある。これに対して、本実施の形態に係る半導体装置１２０では、下地化合物半導体層１２３（下地化合物半導体層１２３ｓ）としてＧａＮ層を備え、チャネル画定化合物半導体層１２６（ＡｌＧａＮ層）、キャップ層１２９（ＧａＮ層）を積層してある。つまり、中間層４５を除外した形態としてある。
半導体装置１２０は、基板１２１に対して順次積層されたバッファ層１２２、下地化合物半導体層１２３ｆ（下地化合物半導体層１２３）、インパクトイオン制御層１２４、下地化合物半導体層１２３ｓ（下地化合物半導体層１２３）、チャネル画定化合物半導体層１２６、キャップ層１２９を備えている。
以下では、下地化合物半導体層１２３ｆと下地化合物半導体層１２３ｓとを特に区別する必要がないときは、単に下地化合物半導体層１２３とすることがある。
基板１２１は、結晶面方位（０００１）のサファイア基板であり、バッファ層１２２は、膜厚２０ｎｍのＧａＮバッファ層であり、下地化合物半導体層１２３ｆは、膜厚３μｍのＧａＮ層であり、インパクトイオン制御層１２４は、膜厚５０ｎｍのＩｎ0.1Ｇａ0.9Ｎ層であり、下地化合物半導体層１２３ｓは、膜厚１μｍのＧａＮ層であり、チャネル画定化合物半導体層１２６は、膜厚２０ｎｍのＡｌ0.2Ｇａ0.8Ｎ層であり、キャップ層１２９は、膜厚１ｎｍのＧａＮ層である。
つまり、本実施の形態に係る半導体装置１２０は、基板１２１と、基板１２１に積層されて下地を構成する下地化合物半導体層１２３（下地化合物半導体層１２３ｆおよび下地化合物半導体層１２３ｓ）と、下地化合物半導体層１２３に積層されチャネルを画定するチャネル画定化合物半導体層１２６とを備える。
また、半導体装置１２０は、下地化合物半導体層１２３の積層範囲（積層範囲の厚さＴｓｔ）内に積層されてインパクトイオン化現象の発生位置を制御するインパクトイオン制御層１２４を備える。下地化合物半導体層１２３は、第１化合物半導体（ＧａＮ）で形成され、チャネル画定化合物半導体層１２６は、第２化合物半導体（ＡｌＧａＮ）で形成され、インパクトイオン制御層１２４は、第１化合物半導体（ＧａＮ）のバンドギャップより小さいバンドギャップを有する第３化合物半導体（ＩｎＧａＮ、例えばＩｎ0.1Ｇａ0.9Ｎ）で形成されている。
したがって、半導体装置１２０は、インパクトイオン化現象の発生位置を容易かつ高精度に制御し、発生した電子・正孔を効率よく吸収することが可能となる。すなわち、ドレイン電極１３２の近傍でインパクトイオン化現象によって発生した正孔は、バッファ層１２２と下地化合物半導体層１２３ｆとの界面に沿ってソース電極１３１側へ走行し、ソース電極１３１に吸収される。また、インパクトイオン化現象によって発生した電子は、ドレイン電極１３２へ吸収される。
つまり、インパクトイオン化現象によって発生した電子・正孔のキャリア信号に対する影響を抑制して正常な動作特性と高い信頼性を実現することができる。
半導体装置１２０には、キャップ層１２９に接合（オーミックコンタクト）されたソース電極１３１、ドレイン電極１３２が形成されている。したがって、ソース電極１３１、ドレイン電極１３２に対応するチャネル画定化合物半導体層１２６、キャップ層１２９には、ソース領域、ドレイン領域が構成される。ソース電極１３１とドレイン電極１３２との間には、キャップ層１２９にゲート絶縁膜１３３ｇが積層して形成され、ゲート絶縁膜１３３ｇには、ゲート電極１３４が重ねて形成されている。
ゲート絶縁膜１３３ｇは、膜厚２０ｎｍのＳｉＯ2で形成され、ゲート電極１３４は、膜厚５０ｎｍのＮｉに膜厚５０ｎｍのＡｕを重ねて形成され、ＭＯＳ型とされている。つまり、半導体装置１２０は、横型のＭＯＳ電界効果トランジスタとしてある。
ソース電極１３１、ドレイン電極１３２、ゲート電極１３４の間には、キャップ層１２９（半導体装置１２０）を被覆して保護する表面保護膜１３６が形成されている。表面保護膜１３６は、プラズマＣＶＤを用いて堆積したＳｉＮｘであり、例えば屈折率は２．０である。
ソース電極１３１、ドレイン電極１３２、ゲート絶縁膜１３３ｇ、ゲート電極１３４、表面保護膜１２６などは、実施の形態１ないし実施の形態５と同様に形成することが可能であり、詳細な説明は省略する。
上述したとおり、半導体装置１２０は、チャネル画定化合物半導体層１２６に対応して形成されたゲート絶縁膜１３３ｇと、ゲート絶縁膜１３３ｇに対応して形成されたゲート電極１３４と、ゲート電極１３４の一方に配置されたソース電極１３１と、ゲート電極１３４の他方にソース電極１３１に対応して配置されたドレイン電極１３２とを備える。
この構成により、半導体装置１２０（電界効果トランジスタ）は、横型の電界効果トランジスタでのインパクトイオン化現象の発生位置を制御し、チャネルでゲート電極１３４に対応してインパクトイオン化現象が発生する前にドレイン領域の近傍でインパクトイオン化現象を発生させることが可能となる。したがって、半導体装置１２０は、ドレイン領域の近傍で発生させた電子／正孔をドレイン／ソースで吸収することが可能となるので、インパクトイオン化現象によるチャネルでの正孔の蓄積を防止して正常な動作特性を実現することができる。
下地化合物半導体層１２３ｆの膜厚に比較して下地化合物半導体層１２３ｓの膜厚が厚いと、下地化合物半導体層１２３ｓで電界が広がって電界強度が低下し、ドレイン領域の近傍でのインパクトイオン化現象が発生しにくくなる。
したがって、インパクトイオン制御層１２４は、下地化合物半導体層１２３ｆと下地化合物半導体層１２３ｓとの中間よりチャネル画定化合物半導体層１２６の側に配置することが望ましい。
本実施の形態では、下地化合物半導体層１２３ｆの膜厚は、３μｍであり、下地化合物半導体層１２３ｓの膜厚は、１μｍであり、膜厚５０ｎｍのインパクトイオン制御層１２４は、下地化合物半導体層１２３ｆと下地化合物半導体層１２３ｓとに挟まれた構成としてある。
つまり、インパクトイオン制御層１２４は、下地化合物半導体層１２３の積層範囲（積層範囲の厚さＴｓｔ＝３μｍ＋５０ｎｍ＋１μｍ＝４．０５μｍ）の中間（積層範囲で端から約２μｍの位置）よりチャネル画定化合物半導体層１２６の側に配置されていることが望ましい。
この構成により、チャネル画定化合物半導体層１２６の側に配置された下地化合物半導体層１２３ｓでの電界強度の低下を抑制して例えば電界効果トランジスタのドレイン領域の近傍でインパクトイオン化現象を確実に発生させることが可能となるので、正常な動作特性を有する半導体装置１２０を容易に実現することができる。
下地化合物半導体層１２３ｆの膜厚と下地化合物半導体層１２３ｓの膜厚とを足した厚さ（４μｍ）は、必要な電界強度を発生させるのに必要な厚さとなるように形成される。下地化合物半導体層１２３の厚さが必要な厚さに対して不十分であると、インパクトイオン化現象によって発生した正孔がゲート絶縁膜１３３ｇに衝突してソース領域に届かなくなり、インパクトイオン制御層１２４による作用を発生させることが困難となる。
半導体装置１２０では、第１化合物半導体（下地窒化物半導体層１２３）は、ＧａＮである。したがって、ＧａＮのバンドギャップより小さいバンドギャップを有する第３化合物半導体（ＩｎＧａＮ。例えばＩｎ0.1Ｇａ0.9Ｎ）は、インパクトイオン制御層１２４として適用することができる。
つまり、半導体装置１２０では、第１化合物半導体（下地化合物半導体層１２３ｆ、下地化合物半導体層１２３ｓ）は、ＧａＮであり、インパクトイオン制御層１２４を構成する第３化合物半導体は、ＩｎＧａＮである。この構成により、下地化合物半導体層１２３およびインパクトイオン制御層１２４を容易かつ高精度に形成することが可能となる。
チャネル画定化合物半導体層１２６は、下地化合物半導体層１２３（下地化合物半導体層１２３ｓ）に対してヘテロ接合ＨＪを構成する。つまり、チャネル画定化合物半導体層１２６は、下地化合物半導体層１２３（下地化合物半導体層１２３ｓ）に形成された２次元電子ガス層２ＤＥＧに対して障壁となる障壁層である。この構成により、高密度の２次元電子ガス層２ＤＥＧを容易に形成することが可能となり、高周波大電力で動作する半導体装置１２０を形成することができる。
下地化合物半導体層１２３（下地化合物半導体層１２３ｓ）は、ＧａＮで形成され、チャネル画定化合物半導体層１２６は、ＡｌＧａＮで形成されている。ＧａＮ（下地化合物半導体層１２３）のバンドギャップは、ＡｌＧａＮ（チャネル画定化合物半導体層１２６）のバンドギャップより小さい。したがって、チャネル画定化合物半導体層１２６は、下地化合物半導体層１２３ｓに２次元電子ガス層２ＤＥＧが形成されたときの障壁となる障壁層として機能する。
なお、２次元電子ガス層２ＤＥＧは、下地化合物半導体層１２３ｓにおいてチャネル画定化合物半導体層１２６との境界側に形成される。つまり、下地化合物半導体層１２３（下地化合物半導体層１２３ｓ）を構成するＧａＮ層にチャネルとしての２次元電子ガス層２ＤＥＧを容易に形成することが可能となる。
下地化合物半導体層１２３ｓに対してヘテロ接合ＨＪを構成するチャネル画定化合物半導体層１２６（障壁層）を積層することによって、自発分極とピエゾ分極に基づく電界が生じ、下地化合物半導体層１２３ｓ（下地化合物半導体層１２３）においてチャネル画定化合物半導体層１２６との境界側に２次元電子ガス層２ＤＥＧが形成される。また、キャップ層１２９の積層により表面状態と閾値を制御することができる。
インパクトイオン制御層１２４とヘテロ接合ＨＪとの間隔は、０．２μｍから１．０μｍまでの範囲であることが望ましい。この構成により、インパクトイオン制御層１２４に起因するリーク電流の発生を抑制してインパクトイオン化現象による電子・正孔を効果的に吸収することが可能となるので、安定した動作特性を有する半導体装置１２０とすることができる。
インパクトイオン制御層１２４とヘテロ接合ＨＪとの間隔が０．２μｍより小さい場合は、インパクトイオン制御層１２４とドレイン領域（ドレイン電極１３２）とが近接しすぎてインパクトイオン制御層１２４が電流のリーク源となる恐れが生じる。また、インパクトイオン制御層１２４とヘテロ接合ＨＪとの間隔が１．０μｍより大きい場合は、インパクトイオン制御層１２４とドレイン領域（ドレイン電極１３２）とが離れすぎてインパクトイオン制御層１２４が十分に作用しなくなる恐れが生じる。
上述したとおり、本実施の形態に係る半導体装置１２０では、第１化合物半導体、第２化合物半導体、第３化合物半導体は、窒化物半導体で構成されていることが望ましい。この構成により、窒化物半導体の優れた特性を反映させて、優れた特性を有する半導体装置とすることが可能となる。なお、第１化合物半導体、第２化合物半導体、第３化合物半導体は、窒化物半導体に限るものではなく、窒化物半導体以外の化合物半導体を適用することが可能である。
本実施の形態の構成要素は、他の実施の形態と適合できる範囲で適宜組み合わせることが可能である。
以上、図面を参照して本発明に係る実施の形態１ないし実施の形態６について説明したが、本発明は、以上の例示および説明の内容によって何ら限定されるものではない。
２０ 半導体装置
２１ 基板
２２ バッファ層
２３、２３ｆ、２３ｓ 下地化合物半導体層
２４ インパクトイオン制御層
２６ チャネル画定化合物半導体層
２６ｆ チャネル画定化合物半導体層（チャネル層／チャネル）
２６ｓ チャネル画定化合物半導体層（障壁層）
２７ 中間層
２９ キャップ層
３０ｓ ソース領域
３０ｄ ドレイン領域
３１ ソース電極
３２ ドレイン電極
３３ リセス部
３３ｇ ゲート絶縁膜
３４ ゲート電極
４０ 半導体装置
４１ 基板
４２ バッファ層
４３、４３ｆ、４３ｓ 下地化合物半導体層
４４ インパクトイオン制御層
４５ 中間層
４６ チャネル画定化合物半導体層（障壁層）
４９ キャップ層
５１ ソース電極
５２ ドレイン電極
５３ｇ ゲート絶縁膜
５４ ゲート電極
６０ 半導体装置
６１ 基板
６２ バッファ層
６３、６３ｆ、６３ｓ 下地化合物半導体層
６４ インパクトイオン制御層
６６ チャネル画定化合物半導体層（障壁層）
７１ ソース電極
７２ ドレイン電極
７３ｇ ゲート絶縁膜
７４ ゲート電極
８０ 半導体装置
８１ 基板
８２ バッファ層
８３、８３ｆ、８３ｓ 下地化合物半導体層
８４ インパクトイオン制御層
８５ 中間層
８６ チャネル画定化合物半導体層（障壁層）
８９ キャップ層
９１ ソース電極
９２ ドレイン電極
９３ｇ ゲート絶縁膜
９４ ゲート電極
１００ 半導体装置
１０１ 基板
１０２ バッファ層
１０３、１０３ｆ、１０３ｓ、１０３ｔ 下地化合物半導体層
１０４、１０４ｆ、１０４ｓ インパクトイオン制御層
１０５ 中間層
１０６ チャネル画定化合物半導体層（障壁層）
１０９ キャップ層
１１１ ソース電極
１１２ ドレイン電極
１１３ｇ ゲート絶縁膜
１１４ ゲート電極
１２０ 半導体装置
１２１ 基板
１２２ バッファ層
１２３、１２３ｆ、１２３ｓ 下地化合物半導体層
１２４ インパクトイオン制御層
１２６ チャネル画定化合物半導体層（障壁層）
１２９ キャップ層
１３１ ソース電極
１３２ ドレイン電極
１３３ｇ ゲート絶縁膜
１３４ ゲート電極
２ＤＥＧ ２次元電子ガス層（チャネル）
ＨＪ ヘテロ接合
Ｔｓｔ 積層範囲の厚さ

Claims (15)

  1. 基板と、該基板に積層されて下地を構成する下地化合物半導体層と、該下地化合物半導体層に積層されてチャネルを画定するチャネル画定化合物半導体層とを備える半導体装置であって、
    前記チャネル画定化合物半導体層に対応して形成されたゲート電極と、前記チャネル画定化合物半導体層に形成されたソース領域およびドレイン領域とを備え、
    前記下地化合物半導体層の積層範囲内に積層されて前記ゲート電極に対応する前記チャネルでの電界を緩和し、前記ゲート電極に対応する前記チャネルでインパクトイオン化現象が発生する前に前記ドレイン領域の近傍でインパクトイオン化現象を発生させ、発生した電子が前記ドレイン領域に吸収され、発生した正孔が前記ソース領域に吸収されるようにインパクトイオン化現象の発生位置を制御するインパクトイオン制御層を備え、
    前記下地化合物半導体層は、第１化合物半導体で形成され、前記チャネル画定化合物半導体層は、第２化合物半導体で形成され、前記インパクトイオン制御層は、前記第１化合物半導体のバンドギャップより小さいバンドギャップを有する第３化合物半導体で形成されていること
    を特徴とする半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記インパクトイオン制御層は、前記下地化合物半導体層の積層範囲内に複数形成されていること
    を特徴とする半導体装置。
  3. 請求項１または請求項２に記載の半導体装置であって、
    前記ソース領域に接合されたソース電極と、前記ドレイン領域に接合されたドレイン電極とを備えること
    を特徴とする半導体装置。
  4. 請求項１から請求項３までのいずれか一つに記載の半導体装置であって、
    前記インパクトイオン制御層は、前記下地化合物半導体層の積層範囲の中間より前記チャネル画定化合物半導体層の側に配置されていること
    を特徴とする半導体装置。
  5. 請求項１から請求項４までのいずれか一つに記載の半導体装置であって、
    前記基板と前記下地化合物半導体層との間に配置され結晶格子の整合性を取るバッファ層を備え、
    前記基板は非絶縁性基板であり、前記下地化合物半導体層の積層範囲の厚さは、前記バッファ層の厚さの半分より大きくしてあること
    を特徴とする半導体装置。
  6. 請求項１から請求項５までのいずれか一つに記載の半導体装置であって、
    前記第１化合物半導体、前記第２化合物半導体、および前記第３化合物半導体は、窒化物半導体で構成されていること
    を特徴とする半導体装置。
  7. 請求項６に記載の半導体装置であって、
    前記第１化合物半導体は、ＡｌＧａＮであり、前記第３化合物半導体は、ＩｎＧａＮ、ＧａＮ、または前記第１化合物半導体のＡｌＧａＮと比べてＡｌ混晶比の小さいＡｌＧａＮのいずれか一つであること
    を特徴とする半導体装置。
  8. 請求項６に記載の半導体装置であって、
    前記第１化合物半導体は、ＧａＮであり、前記第３化合物半導体は、ＩｎＧａＮであること
    を特徴とする半導体装置。
  9. 請求項６に記載の半導体装置であって、
    前記チャネル画定化合物半導体層は、２次元電子ガス層が形成されるチャネル層と、前記チャネル層に積層され前記２次元電子ガス層に対して障壁となる障壁層とを備えること
    を特徴とする半導体装置。
  10. 請求項９に記載の半導体装置であって、
    前記チャネル層は、前記下地化合物半導体層に積層されたＧａＮ層であり、前記障壁層は、ＡｌＧａＮ層であること
    を特徴とする半導体装置。
  11. 請求項６に記載の半導体装置であって、
    前記チャネル画定化合物半導体層は、前記下地化合物半導体層に形成された２次元電子ガス層に対して障壁となる障壁層であること
    を特徴とする半導体装置。
  12. 請求項１１に記載の半導体装置であって、
    前記下地化合物半導体層は、ＡｌＧａＮで形成され、前記障壁層は、前記下地化合物半導体層を形成するＡｌＧａＮと比べてＡｌ混晶比の大きいＡｌＧａＮで形成されていること
    を特徴とする半導体装置。
  13. 請求項１１に記載の半導体装置であって、
    前記下地化合物半導体層は、ＧａＮで形成され、前記障壁層は、ＡｌＧａＮで形成されていること
    を特徴とする半導体装置。
  14. 請求項９から請求項１３までのいずれか一つに記載の半導体装置であって、
    前記インパクトイオン制御層と前記２次元電子ガス層との間隔は、０．２μｍから１．０μｍまでの範囲であること
    を特徴とする半導体装置。
  15. 請求項１４に記載の半導体装置であって、
    表面から前記２次元電子ガス層に達する溝で構成されたリセス部を備えること
    を特徴とする半導体装置。
JP2009140271A 2009-06-11 2009-06-11 半導体装置 Expired - Fee Related JP4794656B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2009140271A JP4794656B2 (ja) 2009-06-11 2009-06-11 半導体装置
US12/784,620 US8288796B2 (en) 2009-06-11 2010-05-21 Semiconductor device
CN201010202798.XA CN101924136B (zh) 2009-06-11 2010-06-11 半导体装置
US13/620,088 US8723224B2 (en) 2009-06-11 2012-09-14 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009140271A JP4794656B2 (ja) 2009-06-11 2009-06-11 半導体装置

Publications (2)

Publication Number Publication Date
JP2010287725A JP2010287725A (ja) 2010-12-24
JP4794656B2 true JP4794656B2 (ja) 2011-10-19

Family

ID=43305670

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009140271A Expired - Fee Related JP4794656B2 (ja) 2009-06-11 2009-06-11 半導体装置

Country Status (3)

Country Link
US (2) US8288796B2 (ja)
JP (1) JP4794656B2 (ja)
CN (1) CN101924136B (ja)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5530682B2 (ja) * 2009-09-03 2014-06-25 パナソニック株式会社 窒化物半導体装置
JP5703565B2 (ja) * 2010-01-12 2015-04-22 住友電気工業株式会社 化合物半導体装置
JP5654884B2 (ja) * 2011-01-26 2015-01-14 株式会社東芝 窒化物半導体装置の製造方法
JP5839807B2 (ja) * 2011-02-09 2016-01-06 キヤノン株式会社 固体撮像装置の製造方法
WO2012127567A1 (ja) * 2011-03-18 2012-09-27 富士通株式会社 化合物半導体装置及びその製造方法
JP5597581B2 (ja) * 2011-03-23 2014-10-01 株式会社東芝 窒化物半導体装置及びその製造方法
US9024357B2 (en) 2011-04-15 2015-05-05 Stmicroelectronics S.R.L. Method for manufacturing a HEMT transistor and corresponding HEMT transistor
KR20120120826A (ko) 2011-04-25 2012-11-02 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법
US10002957B2 (en) 2011-12-21 2018-06-19 Power Integrations, Inc. Shield wrap for a heterostructure field effect transistor
JP6090764B2 (ja) * 2012-05-24 2017-03-08 ローム株式会社 窒化物半導体装置およびその製造方法
JP6087552B2 (ja) * 2012-09-21 2017-03-01 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP2014072431A (ja) * 2012-09-28 2014-04-21 Fujitsu Ltd 半導体装置
JP5764543B2 (ja) * 2012-10-26 2015-08-19 古河電気工業株式会社 半導体装置
JP5744346B2 (ja) 2012-12-17 2015-07-08 三菱電機株式会社 窒化物半導体を用いたトランジスタおよびその製造方法
US10164038B2 (en) * 2013-01-30 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of implanting dopants into a group III-nitride structure and device formed
JP6200227B2 (ja) * 2013-02-25 2017-09-20 ルネサスエレクトロニクス株式会社 半導体装置
CN103311288A (zh) * 2013-05-10 2013-09-18 中国电子科技集团公司第十三研究所 基于iii族氮化物材料的凹槽栅极结构的igbt
JP6220161B2 (ja) 2013-06-03 2017-10-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9806158B2 (en) * 2013-08-01 2017-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. HEMT-compatible lateral rectifier structure
US9978844B2 (en) 2013-08-01 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. HEMT-compatible lateral rectifier structure
JP6193677B2 (ja) * 2013-08-28 2017-09-06 ルネサスエレクトロニクス株式会社 半導体装置
US9455342B2 (en) * 2013-11-22 2016-09-27 Cambridge Electronics, Inc. Electric field management for a group III-nitride semiconductor device
JP6229501B2 (ja) 2014-01-08 2017-11-15 富士通株式会社 半導体装置
JP2015204359A (ja) * 2014-04-14 2015-11-16 株式会社豊田中央研究所 絶縁ゲート型窒化物半導体トランジスタ
US10381472B2 (en) * 2015-03-31 2019-08-13 Sharp Kabushiki Kaisha Nitride-semiconductor field-effect transistor
CN106601806A (zh) * 2015-10-15 2017-04-26 北京大学 一种半导体器件及其制作方法
US20180331235A1 (en) * 2017-05-12 2018-11-15 Gpower Semiconductor, Inc. Schottky diode and manufacturing method thereof
TWI661555B (zh) * 2017-12-28 2019-06-01 新唐科技股份有限公司 增強型高電子遷移率電晶體元件
JP7065692B2 (ja) * 2018-05-29 2022-05-12 株式会社東芝 半導体装置
EP3754721A1 (en) * 2019-06-17 2020-12-23 Infineon Technologies AG Semiconductor device and method for fabricating a wafer
CN113203929B (zh) * 2021-04-23 2022-11-11 香港科技大学深圳研究院 氮化镓功率器件反偏压可靠性测试方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2248966A (en) * 1990-10-19 1992-04-22 Philips Electronic Associated Field effect semiconductor devices
JP3428838B2 (ja) 1996-12-11 2003-07-22 古河電気工業株式会社 Ｍｉｓ型電界効果トランジスタ
JPH11135800A (ja) * 1997-10-24 1999-05-21 Nec Corp 半導体装置
JP2001284576A (ja) * 2000-03-30 2001-10-12 Toshiba Corp 高電子移動度トランジスタ及びその製造方法
JP4899077B2 (ja) * 2001-02-22 2012-03-21 富士通株式会社 Ｉｉｉ−ｖ族化合物半導体を利用した電界効果トランジスタ
JP4294935B2 (ja) * 2002-10-17 2009-07-15 株式会社ルネサステクノロジ 半導体装置
JP4645034B2 (ja) * 2003-02-06 2011-03-09 株式会社豊田中央研究所 Ｉｉｉ族窒化物半導体を有する半導体素子
US6835969B1 (en) * 2003-06-26 2004-12-28 Raytheon Company Split-channel high electron mobility transistor (HEMT) device
US7170111B2 (en) * 2004-02-05 2007-01-30 Cree, Inc. Nitride heterojunction transistors having charge-transfer induced energy barriers and methods of fabricating the same
JP4282708B2 (ja) * 2006-10-20 2009-06-24 株式会社東芝 窒化物系半導体装置
JP2008124353A (ja) * 2006-11-15 2008-05-29 Toshiba Corp 半導体装置の製造方法
JP5224311B2 (ja) * 2007-01-05 2013-07-03 古河電気工業株式会社 半導体電子デバイス
JP5348364B2 (ja) * 2007-08-27 2013-11-20 サンケン電気株式会社 ヘテロ接合型電界効果半導体装置

Also Published As

Publication number Publication date
CN101924136A (zh) 2010-12-22
CN101924136B (zh) 2013-02-06
JP2010287725A (ja) 2010-12-24
US20130009166A1 (en) 2013-01-10
US8288796B2 (en) 2012-10-16
US20100314663A1 (en) 2010-12-16
US8723224B2 (en) 2014-05-13

Similar Documents

Publication Publication Date Title
JP4794656B2 (ja) 半導体装置
JP4755961B2 (ja) 窒化物半導体装置及びその製造方法
US8963207B2 (en) Semiconductor device
JP4705412B2 (ja) 電界効果トランジスタ及びその製造方法
US10249715B2 (en) Semiconductor device and method of manufacturing the semiconductor device
US8895993B2 (en) Low gate-leakage structure and method for gallium nitride enhancement mode transistor
JP5487615B2 (ja) 電界効果半導体装置及びその製造方法
US8390029B2 (en) Semiconductor device for reducing and/or preventing current collapse
US20120119261A1 (en) Semiconductor device
JP6401053B2 (ja) 半導体装置および半導体装置の製造方法
US8258544B2 (en) Field-effect transistor
TWI433319B (zh) Compound semiconductor device
CN104241350A (zh) 用于常关化合物半导体晶体管的栅极堆叠
JP2015065241A (ja) 半導体装置の製造方法および半導体装置
US9484429B2 (en) High electron mobility transistor (HEMT) capable of absorbing a stored hole more efficiently and method for manufacturing the same
JP4815020B2 (ja) 窒化物半導体装置
JP2015177063A (ja) 半導体装置
JP5827529B2 (ja) 窒化物半導体装置およびその製造方法
JP2011142358A (ja) 窒化物半導体装置
JP5721782B2 (ja) 半導体装置
US10373833B2 (en) Semiconductor device and method for manufacturing the same
JP2011066464A (ja) 電界効果トランジスタ
JP5545653B2 (ja) 窒化物系半導体装置
JP6639593B2 (ja) 半導体装置および半導体装置の製造方法
JP2013239735A (ja) 電界効果トランジスタ

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110414

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110426

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110609

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110705

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110726

R150 Certificate of patent or registration of utility model

Ref document number: 4794656

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140805

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees