JP6220161B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP6220161B2
JP6220161B2 JP2013116659A JP2013116659A JP6220161B2 JP 6220161 B2 JP6220161 B2 JP 6220161B2 JP 2013116659 A JP2013116659 A JP 2013116659A JP 2013116659 A JP2013116659 A JP 2013116659A JP 6220161 B2 JP6220161 B2 JP 6220161B2
Authority
JP
Japan
Prior art keywords
film
insulating film
semiconductor device
layer
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013116659A
Other languages
English (en)
Other versions
JP2014236105A5 (ja
JP2014236105A (ja
Inventor
井上　隆
隆 井上
中山　達峰
達峰 中山
岡本　康宏
康宏 岡本
宏 川口
宏 川口
竹脇　利至
利至 竹脇
延宏 名倉
延宏 名倉
隆行 永井
隆行 永井
喜直 三浦
喜直 三浦
宮本　広信
広信 宮本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2013116659A priority Critical patent/JP6220161B2/ja
Priority to US14/271,277 priority patent/US9559183B2/en
Priority to TW107116193A priority patent/TW201830707A/zh
Priority to TW103117520A priority patent/TWI627752B/zh
Priority to EP14169100.6A priority patent/EP2811528A1/en
Priority to KR1020140062770A priority patent/KR102196786B1/ko
Priority to CN201410241729.8A priority patent/CN104218079B/zh
Publication of JP2014236105A publication Critical patent/JP2014236105A/ja
Publication of JP2014236105A5 publication Critical patent/JP2014236105A5/ja
Priority to US15/385,507 priority patent/US9984884B2/en
Application granted granted Critical
Publication of JP6220161B2 publication Critical patent/JP6220161B2/ja
Priority to US15/882,687 priority patent/US10410868B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H10D30/635—Vertical IGFETs having no inversion channels, e.g. vertical accumulation channel FETs [ACCUFET] or normally-on vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01358—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being a Group III-V material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
    • H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/667—Vertical DMOS [VDMOS] FETs having substrates comprising insulating layers, e.g. SOI-VDMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/24—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using chemical vapour deposition [CVD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3414—Deposited materials, e.g. layers characterised by the chemical composition being group IIIA-VIA materials
    • H10P14/3416—Nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/69—Etching of wafers, substrates or parts of devices using masks for semiconductor materials
    • H10P50/691—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)

Description

本発明は、半導体装置および半導体装置の製造方法に関し、例えば、窒化物半導体を用いた半導体装置およびその製造方法に好適に利用できるものである。
近年、Ｓｉよりも大きなバンドギャップを有するＩＩＩ−Ｖ族の化合物を用いた半導体装置が注目されている。その中でも、１）絶縁破壊電界が大きい点、２）電子飽和速度が大きい点、３）熱伝導率が大きい点、４）ＡｌＧａＮとＧａＮとの間に良好なヘテロ接合が形成できる点、および５）無毒であり安全性が高い材料である点などの利点を有する窒化ガリウム（ＧａＮ）を用いた半導体装置の開発が進められている。
さらに、高耐圧および高速スイッチ特性から、窒化ガリウムを用いたパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であって、ノーマリーオフ動作が可能である半導体装置の開発が進められている。
例えば、以下の非特許文献１には、ＡｌＧａＮとＧａＮとのヘテロ接合を用い、ノーマリーオフ動作させるために、ゲートリセスをヘテロ接合よりバック側へ掘り込んだ構造のＭＩＳＦＥＴが開示されている。
また、以下の非特許文献２には、ゲートリセスをヘテロ接合よりバック側へ掘り込む際に、絶縁膜をパターニング開口したマスクを用い、その絶縁膜をデバイス中に残存させたＭＩＳＦＥＴが開示されている。
また、以下の非特許文献３には、窒化膜を、ＡｌＧａＮ／ＧａＮヘテロ接合系エピの表面保護膜に適用した場合におけるＡｌＧａＮの表面ポテンシャルの低減効果についての記載がある。例えば、窒化膜を、Ｃａｔ−ＣＶＤ（Catalitic Chemical Vapor Deposition）で形成した場合に、表面ポテンシャル低減効果がかなり大きいことが開示されている。
また、以下の非特許文献４には、ＥＣＲスパッタ成膜による各種の保護膜をＡｌＧａＮ／ＧａＮヘテロ接合系エピの表面保護膜に適用した場合において、表面保護膜とＡｌＧａＮとの界面での表面ポテンシャル障壁高さと界面シート電荷密度についての記載がある。
また、以下の特許文献１には、ゲートリセスを有するトランジスタではないが、フィールドプレート層の厚さを段階的に変化させたヘテロ接合電界効果トランジスタが開示されている。
また、以下の特許文献２および特許文献３には、ゲートリセスを有する半導体装置ではないが、ゲート電極と一体に形成された第１フィールドプレート電極と、ソース電極と一体に形成された第２フィールドプレート電極とを有する半導体装置が開示されている。
特許第４８８８１１５号公報 特許第４４１７６７７号公報 米国特許第７０７５１２５号明細書
N. Ikeda et al., "Over 1.7 kV normally-off GaN hybrid MOS-HFETs with a lower on-resistance on a Si substrate," IE3 International Symposium on Power semiconductor Devices and ICs （ISPSD）, pp. 284-287, 2011. K. Ota et al., "A Normally-off GaN FET with High Threshold Voltage Uniformity Using A Novel Piezo Neutralization Technique," International Electron Device Meeting （IEDM） 2009, IEDM09-154, 2009. N. Onojima et al., "Reduction in potential barrier height of AlGaN/GaN heterostructures by SiN passivation," J. Appl. Phys. 101, 043703 （2007） N. Maeda et al., "Systematic Study of Deposition Effect （Si3N4, SiO2, AlN, and Al2O3）on Electrical Properties in AlGaN/GaN Heterostructures," Jpn. J. Appl. Phys., Vol. 46, No. 2 （2007）, pp. 547-554
本発明者は、上記のような窒化物半導体を用いた半導体装置の研究開発に従事しており、ノーマリーオフ型の半導体装置の特性向上についてについて、鋭意検討している。その過程において、窒化物半導体を用いた半導体装置の特性について更なる改善の余地があることが判明した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、溝内にゲート絶縁膜を介して配置されたゲート電極を有する半導体装置である。このゲート絶縁膜を、溝の端部から第１電極側に延在し、溝の端部側に位置する第１部と、第１部より第１電極側に位置し、前記第１部より膜厚の大きい第２部とを有するように構成する。
本願において開示される一実施の形態に示される半導体装置の製造方法は、第１膜をマスクとして、第１窒化物半導体層および第２窒化物半導体層の積層体をエッチングすることにより、第２窒化物半導体層を貫通し、第１窒化物半導体層の途中まで到達する溝を形成する工程を有する。そして、第１膜の端部を溝の端部から後退させた後、溝の内部を含む第１膜上に、第２膜を形成する。
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
また、本願において開示される以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図３に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図４に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１１に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１３に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１４に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１５に続く製造工程を示す断面図である。 比較例の半導体装置の構成を模式的に示す断面図である。 実施の形態１の半導体装置のゲート電極近傍の構成を模式的に示す断面図である。 実施の形態１の半導体装置の変形例１の構成を模式的に示す断面図である。 実施の形態１の半導体装置の変形例２の構成を模式的に示す断面図である。 実施の形態２の半導体装置の構成を模式的に示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２２に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２３に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２４に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２５に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２６に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２７に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２８に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２９に続く製造工程を示す断面図である。 実施の形態２の半導体装置の他の製造工程を示す断面図である。 実施の形態２の半導体装置の他の製造工程を示す断面図であって、図３１に続く製造工程を示す断面図である。 半導体装置のオン抵抗と後退量との関係を示すグラフである。 半導体装置のオン抵抗とテーパー角との関係を示すグラフである。 半導体装置のＳ値とテーパー角との関係を示すグラフである。 後退量Ｌｄ＝０の場合、後退量Ｌｄ＝０．２μｍの場合およびフィールドプレート電極がない場合の半導体装置の電界強度分布を示すグラフである。 フィールドプレート電極がない半導体装置の構成を模式的に示す断面図である。 実施の形態３の半導体装置の構成を模式的に示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図３９に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図４０に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図４１に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図４２に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図４３に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図４４に続く製造工程を示す断面図である。 実施の形態４の電子装置の構成を示す回路図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。図１は、本実施の形態の半導体装置の構成を示す断面図である。図２〜図１６は、本実施の形態の半導体装置の製造工程を示す断面図である。
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。図１に示す半導体装置は、窒化物半導体を用いたＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（FET；Field Effect Transistor）である。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）やパワートランジスタとも呼ばれる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
本実施の形態の半導体装置においては、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。ゲート電極ＧＥは、障壁層ＢＡを貫通し、チャネル層の途中まで到達する溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。チャネル層ＣＨや障壁層ＢＡは窒化物半導体よりなり、障壁層ＢＡは、チャネル層ＣＨよりバンドギャップが広い窒化物半導体である。
チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層ＣＨ側に、２次元電子ガス２ＤＥＧが生成される。また、ゲート電極ＧＥに正の電位（閾値電位）が印加された場合には、ゲート絶縁膜ＧＩとチャネル層ＣＨとの界面近傍には、チャネルＣが形成される。このチャネルＣが形成される領域の抵抗としては、溝Ｔの底面に沿って生じるＭＩＳチャネルの抵抗であるチャネル抵抗Ｒｃｈ、溝Ｔのソース電極ＳＥ側の側面（側壁ともいう）に沿って生じるＭＩＳチャネルの抵抗であるチャネル抵抗Ｒａｓ、および溝Ｔのドレイン電極ＤＥ側の側面に沿って生じるＭＩＳチャネルの抵抗であるチャネル抵抗Ｒａｄがある。
上記２次元電子ガス２ＤＥＧは次のメカニズムで形成される。チャネル層ＣＨや障壁層ＢＡを構成する窒化物半導体（ここでは、窒化ガリウム系の半導体）は、それぞれ、禁制帯幅（バンドギャップ）や電子親和力が異なる。このため、これらの半導体の接合面に、井戸型ポテンシャルが生成される。この井戸型ポテンシャル内に電子が蓄積されることにより、チャネル層ＣＨと障壁層ＢＡとの界面近傍に、２次元電子ガス２ＤＥＧが生成される。
ここで、チャネル層ＣＨと障壁層ＢＡとの界面近傍に形成される、２次元電子ガス２ＤＥＧは、ゲート電極ＧＥが形成されている溝Ｔにより分断されている。このため、本実施の形態の半導体装置においては、ゲート電極ＧＥに正の電位（閾値電位）が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに正の電位（閾値電位）を印加した状態においてオン状態を維持できる。このように、ノーマリーオフ動作を行うことができる。
本実施の形態の半導体装置の構成について、さらに、詳細に説明する。図１に示すように、本実施の形態の半導体装置は、基板Ｓ上に、核生成層ＮＵＣが形成され、核生成層ＮＵＣ上に、歪緩和層ＳＴＲが形成されている。核生成層ＮＵＣは、歪緩和層ＳＴＲなどの上部に形成される層が成長する際の結晶核を生成させるために形成する。また、上部に形成される層から基板Ｓに、上部に形成される層の構成元素（例えば、Ｇａなど）が拡散して、基板Ｓが変質することを防ぐために形成する。また、歪緩和層ＳＴＲは、基板Ｓに対する応力を緩和して、基板Ｓに反りやクラックが発生することを抑制するために形成する。
この歪緩和層ＳＴＲ上には、バッファ層ＢＵが形成され、バッファ層ＢＵ上に、窒化物半導体からなるチャネル層（電子走行層ともいう）ＣＨが形成され、チャネル層ＣＨ上に、窒化物半導体からなる障壁層ＢＡが形成されている。即ち、歪緩和層ＳＴＲの主面（上面）上に、バッファ層ＢＵとチャネル層ＣＨと障壁層ＢＡとが、下から順に形成（積層）されている。障壁層ＢＡ上には、ソース電極ＳＥおよびドレイン電極ＤＥがそれぞれオーミック層を介して形成されている。バッファ層ＢＵは、チャネル層ＣＨと歪緩和層ＳＴＲとの間に位置する中間層である。
ゲート電極ＧＥは、絶縁膜ＩＦ１および障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで掘り込まれた溝（トレンチ、リセスともいう）Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。
ゲート絶縁膜ＧＩは、絶縁膜ＩＦ１と絶縁膜ＩＦ２との積層膜よりなる。絶縁膜ＩＦ１は、開口領域ＯＡ１に開口部を有する。この開口部は、溝Ｔの形成領域（開口領域ＯＡ２）よりドレイン電極ＤＥ側に、距離Ｌｄだけ広い領域に設けられる。言い換えれば、絶縁膜ＩＦ１は、溝Ｔのドレイン電極ＤＥ側の端部から距離Ｌｄだけ後退している。この距離Ｌｄを“後退量Ｌｄ”と呼ぶこともある。
このように、絶縁膜ＩＦ１を、溝Ｔのドレイン電極ＤＥ側の端部から距離Ｌｄだけ後退させて配置し、さらに、溝Ｔの内部を含む絶縁膜ＩＦ１の上部に絶縁膜ＩＦ２を配置する。これにより、絶縁膜ＩＦ１と絶縁膜ＩＦ２との積層膜よりなるゲート絶縁膜ＧＩの膜厚が、溝Ｔのドレイン電極ＤＥ側の端部においては、絶縁膜ＩＦ１の膜厚と対応する膜厚Ｔ１となり、後退量Ｌｄを超えたドレイン電極ＤＥ側においては、絶縁膜ＩＦ１と絶縁膜ＩＦ２との膜厚の和に対応する膜厚Ｔ２（＞Ｔ１）となる。
また、別の言い方をすれば、ゲート絶縁膜ＧＩは、溝Ｔのドレイン電極ＤＥ側の端部からドレイン電極ＤＥまでの間において、絶縁膜ＩＦ２の単層膜よりなる第１部と、この第１部よりドレイン電極ＤＥ側に位置し、絶縁膜ＩＦ１と絶縁膜ＩＦ２との積層膜よりなる第２部とを有する。溝Ｔのドレイン電極ＤＥ側の端部から第２部（絶縁膜ＩＦ２の溝Ｔ側の端部）までが距離Ｌｄとなる。
絶縁膜ＩＦ１と絶縁膜ＩＦ２との積層膜よりなるゲート絶縁膜ＧＩ上にゲート電極ＧＥが配置されている。このゲート電極ＧＥは、一の方向（図１中では右側、ドレイン電極ＤＥ側）に張り出した形状である。この張り出し部は、フィールドプレート電極（フィールドプレート電極部ともいう）ＦＰと呼ばれる。このフィールドプレート電極ＦＰは、ドレイン電極ＤＥ側の溝Ｔの端部からドレイン電極ＤＥ側へ延在するゲート電極ＧＥの一部の領域である。
よって、ゲート電極ＧＥ（フィールドプレート電極ＦＰ）は、絶縁膜ＩＦ２の単層膜よりなる第１部上に位置し、また、この第１部よりドレイン電極ＤＥ側に位置し、絶縁膜ＩＦ１と絶縁膜ＩＦ２との積層膜よりなる第２部上にも位置することとなる。言い換えれば、フィールドプレート電極ＦＰの下層には、絶縁膜ＩＦ２の単層膜よりなる第１部と、この第１部よりドレイン電極ＤＥ側に位置し、絶縁膜ＩＦ１と絶縁膜ＩＦ２との積層膜よりなる第２部とが配置される。
このように、ゲート絶縁膜ＧＩを、溝Ｔのドレイン電極ＤＥ側の端部に位置する第１部と、この第１部よりドレイン電極ＤＥ側に位置し、上記第１部より膜厚の大きい第２部とで構成し、この上部に、フィールドプレート電極ＦＰを含むゲート電極ＧＥを配置する。これにより、溝Ｔのドレイン電極ＤＥ側の端部のゲート絶縁膜ＧＩの膜厚（Ｔ１）が低減するため、チャネルＣが形成される溝Ｔの底面や側面のうち、ドレイン電極ＤＥ側の底面部や側面において、ゲート変調が効きやすくなる。言い換えれば、よりチャネルＣが形成され易くなる。よって、溝Ｔのドレイン電極ＤＥ側の側面に沿って生じるチャネル抵抗Ｒａｄを低減することができる。
また、上記第１部および上記第２部を設けることで、追って詳細に説明するように、フィールドプレート電極ＦＰの下方の電界集中箇所が２箇所に分散する（図１８参照）。このため、電界集中が緩和され、ゲート耐圧が向上する。さらに、これにより、フィールドプレート電極ＦＰの長さを短縮でき、ひいてはゲート電極ＧＥとドレイン電極ＤＥとの間の距離を短縮できる。よって、デバイスの縮小化や高集積化が可能となる。
このゲート電極ＧＥの両側の障壁層ＢＡ上には、ソース電極ＳＥおよびドレイン電極ＤＥが形成されている。なお、溝Ｔの端部からソース電極ＳＥまでの距離より、溝Ｔの端部からドレイン電極ＤＥまでの距離の方が大きい。このソース電極ＳＥおよびドレイン電極ＤＥは、それぞれ絶縁膜ＩＦ１や絶縁層ＩＬ１の開口部を介して障壁層ＢＡと接続するように形成されている。この接続は、オーミック接続である。
ゲート電極ＧＥ上には、絶縁層ＩＬ１が形成されている。また、上記ソース電極ＳＥおよびドレイン電極ＤＥは、絶縁層ＩＬ１中に形成されたコンタクトホール内およびその上部に形成されている。この絶縁層ＩＬ１、ソース電極ＳＥおよびドレイン電極ＤＥ上には、絶縁層ＩＬ２が形成されている。
［製法説明］
次いで、図２〜図１６を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２〜図１６は、本実施の形態の半導体装置の製造工程を示す断面図である。
図２に示すように、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲおよびバッファ層ＢＵを順次形成する。基板Ｓとして、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用い、その上部に、核生成層ＮＵＣとして、例えば、窒化アルミニウム（ＡｌＮ）層を有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法などを用いてヘテロエピタキシャル成長させる。次いで、核生成層ＮＵＣ上に、歪緩和層ＳＴＲとして、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を形成する。例えば、窒化ガリウム（ＧａＮ）層および窒化アルミニウム（ＡｌＮ）層を、有機金属気相成長法などを用いて、それぞれ２〜３ｎｍ程度の膜厚で、それぞれ１００層（合計２００層）程度、繰り返しヘテロエピタキシャル成長させる。なお、基板Ｓとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。さらに通常、核生成層ＮＵＣを含んで核生成層ＮＵＣ以降のＩＩＩ族窒化物層は、すべてＩＩＩ族元素面成長(すなわち本件の場合、ガリウム面成長あるいはアルミ面成長)で形成する。
次いで、歪緩和層ＳＴＲ上に、バッファ層ＢＵを形成する。歪緩和層ＳＴＲ上に、バッファ層ＢＵとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。
次いで、バッファ層ＢＵ上に、チャネル層ＣＨを形成する。例えば、バッファ層ＢＵ上に、窒化ガリウム（ＧａＮ）層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。このチャネル層ＣＨの膜厚は、例えば、３ｎｍ以上である。
次いで、チャネル層ＣＨ上に、障壁層ＢＡとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この障壁層ＢＡのＡｌＧａＮ層のＡｌの組成比は、前述したバッファ層ＢＵのＡｌＧａＮ層のＡｌの組成比より大きくする。
このようにして、バッファ層ＢＵ、チャネル層ＣＨおよび障壁層ＢＡの積層体が形成される。この積層体は、上記ヘテロエピタキシャル成長、即ち、［０００１］結晶軸（Ｃ軸）方向に積層するＩＩＩ族面成長により形成される。言い換えれば、（０００１）Ｇａ面成長により上記積層体が形成される。この積層体のうち、チャネル層ＣＨと障壁層ＢＡとの界面近傍には、２次元電子ガス２ＤＥＧが生成される。
次いで、図３に示すように、障壁層ＢＡ上に、カバー膜として絶縁膜ＩＦ１を形成する。カバー膜としては、窒化シリコン膜を用いることが好ましい。この窒化シリコン膜は、ＧａＮデバイスにおける電流コラプス現象を抑制するのに有効である。また、窒化シリコン膜の成膜方法としては、ＣＶＤ法やＥＣＲスパッタ法があるが、ＥＣＲスパッタ法は装置が複雑になるきらいがあるので、量産ではＣＶＤ法が多用される。そこで例えば、絶縁膜ＩＦ１として、窒化シリコン膜（窒化シリコンを含有する膜）を、ＣＶＤ（Chemical Vapor Deposition）法などを用いて、９００オングストローム（１Ａ＝１０−１０ｍ）程度の膜厚で堆積する。次いで、絶縁膜ＩＦ１上に、マスク用の絶縁膜ＩＦＭとして、酸化シリコン膜を、ＣＶＤ法などを用いて、９００オングストローム程度の膜厚で堆積する。
次いで、図４に示すように、フォトリソグラフィ技術を用いて、開口領域ＯＡ１に開口部を有するフォトレジスト膜ＰＲ１を形成する。次いで、図５に示すように、フォトレジスト膜ＰＲ１をマスクとして、マスク用の絶縁膜ＩＦＭをエッチングする。酸化シリコン膜のエッチングガスとしては、例えば、Ｃ４Ｈ８などの炭化水素ガスを用いることができる。これにより、図５に示すように、絶縁膜ＩＦ１上に、開口領域ＯＡ１に開口部を有するマスク用の絶縁膜ＩＦＭが形成される。次いで、図６に示すように、プラズマ剥離処理などによりフォトレジスト膜ＰＲ１を除去する。
次いで、図７に示すように、フォトリソグラフィ技術を用いて、開口領域ＯＡ１の内側に位置する開口領域ＯＡ２に開口部を有するフォトレジスト膜ＰＲ２を形成する。次いで、図８に示すように、フォトレジスト膜ＰＲ２をマスクとして、絶縁膜ＩＦ１をエッチングする。窒化シリコン膜のエッチングガスとしては、例えば、ＳＦ６やＣＦ４などのフッ素系のガスを用いることができる。下層の障壁層ＢＡ（ＡｌＧａＮ層）は、フッ素系のガスによりほとんどエッチングされないため、マスク用の絶縁膜ＩＦＭ（酸化シリコン膜）のエッチングガスとして、フッ素系のガスを用いて好適である。
次いで、プラズマ剥離処理などによりフォトレジスト膜ＰＲ２を除去する。これにより、図９に示すように、障壁層ＢＡ上に、開口領域ＯＡ２に開口部を有する絶縁膜ＩＦ１が形成される。さらに、この絶縁膜ＩＦ１上には、開口領域ＯＡ２の一端から後退した絶縁膜ＩＦＭであって、開口領域ＯＡ１に開口部を有するマスク用の絶縁膜ＩＦＭが配置される。この絶縁膜ＩＦ１は、ゲート絶縁膜ＧＩの一部となる。また、絶縁膜ＩＦＭは、絶縁膜ＩＦ１を後述する溝Ｔの端部から後退させるためのエッチング時のマスクとなる。
次いで、図１０に示すように、絶縁膜ＩＦ１および絶縁膜ＩＦＭの積層膜をマスクとして、障壁層ＢＡおよびチャネル層ＣＨ（積層体ともいう）をエッチングすることにより、絶縁膜ＩＦ１および障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成する。エッチングガスとしては、例えば、塩素系のガス（ＢＣｌ３など）を用いる。ここで、図１０には明示していないが、溝Ｔを形成するためのエッチングの際、絶縁膜ＩＦＭの表面や絶縁膜ＩＦ１の露出部において、これらの膜がエッチングされ、その膜厚が低減してもよい。このエッチングの後、エッチングダメージの回復のために、熱処理（アニール）を行ってもよい。
次いで、図１１に示すように、マスク用の絶縁膜ＩＦＭをマスクとして、絶縁膜ＩＦ１をエッチングする。これにより、絶縁膜ＩＦ１の溝Ｔ側の端部が、一の方向（図１１中では右側）に後退する。後退量（後退距離）を“Ｌｄ”とする。この方向は、後述するドレイン電極ＤＥ側である。次いで、図１２に示すように、マスク用の絶縁膜ＩＦＭをエッチングにより除去する。
また、残存するマスク用の絶縁膜ＩＦＭおよび絶縁膜ＩＦ１の積層膜を、所定の膜厚分（絶縁膜ＩＦ１の露出部の膜厚分）だけエッチバックし、絶縁膜ＩＦ１の溝Ｔ側の端部を後退させてもよい。この際、マスク用の絶縁膜ＩＦＭが完全に除去されるよう、エッチング量を調整してもよい。また、マスク用の絶縁膜ＩＦＭが残存する場合には、別途エッチングにより残存する絶縁膜ＩＦＭを除去してもよい。
次いで、図１３に示すように、溝Ｔ内および障壁層ＢＡの露出部を含む絶縁膜ＩＦ１上に、絶縁膜ＩＦ２を形成する。この絶縁膜ＩＦ１と絶縁膜ＩＦ２とは、ゲート絶縁膜ＧＩとして機能する。なお、ゲート電極ＧＥに正の電位（閾値電位）を印加した状態において、ゲート変調に寄与するゲート絶縁膜ＧＩは、主として絶縁膜ＩＦ２の部分である。
例えば、絶縁膜ＩＦ２として、アルミナ（酸化アルミニウム膜、Ａｌ２Ｏ３）をＡＬＤ（Atomic Layer Deposition）法などを用いて、溝Ｔ内および障壁層ＢＡの露出部を含む絶縁膜ＩＦ１上に堆積する。絶縁膜ＩＦ２として、アルミナ（アルミナを含有する膜）の他、酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。高誘電率膜として、酸化ハフニウム膜（ＨｆＯ２膜）を用いてもよい。また、高誘電率膜として、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を用いてもよい。
このように、ゲート絶縁膜ＧＩを上記のような絶縁膜ＩＦ１と絶縁膜ＩＦ２との積層膜で構成する。これにより、溝Ｔの側壁側には、絶縁膜ＩＦ２の単層膜よりなる第１膜厚部が設けられる。また、後述するドレイン電極ＤＥ側には、絶縁膜ＩＦ１および絶縁膜ＩＦ２の積層膜よりなる第２膜厚部が設けられる。第２膜厚部の膜厚Ｔ２は、第１膜厚部の膜厚Ｔ１より大きい（図１３参照）。
次いで、溝Ｔの内部のゲート絶縁膜ＧＩ上にゲート電極ＧＥを形成する。例えば、ゲート絶縁膜ＧＩ上に、導電性膜として、例えば、ニッケル（Ｎｉ）膜と、その上部の金（Ａｕ）膜からなる積層膜（Ａｕ／Ｎｉ膜ともいう）を、スパッタリング法などを用いて堆積する。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、Ａｕ／Ｎｉ膜をパターニングすることによりゲート電極ＧＥを形成する。なお、このＡｕ／Ｎｉ膜のエッチングの際、下層の絶縁膜ＩＦ２をエッチングしてもよい。
このパターニングの際、ゲート電極ＧＥを、一の方向（図１３中では右側、ドレイン電極ＤＥ側）に張り出した形状にパターニングする。言い換えれば、ゲート電極ＧＥの一部として、フィールドプレート電極（フィールドプレート電極部ともいう）ＦＰを設けるようにパターニングを行う。フィールドプレート電極ＦＰは、ゲート電極ＧＥの一部の領域であり、ドレイン電極ＤＥ側の溝Ｔの端部からドレイン電極ＤＥ側へ延在する電極部分を指す。
即ち、フィールドプレート電極ＦＰは、絶縁膜ＩＦ２の単層膜よりなる第１膜厚部上、およびこの第１膜厚部よりドレイン電極ＤＥ側に位置し、絶縁膜ＩＦ１と絶縁膜ＩＦ２との積層膜よりなる第２膜厚部上を覆うように配置される。
次いで、図１４に示すように、後述のソース電極ＳＥおよびドレイン電極ＤＥの形成領域の絶縁膜ＩＦ１を除去する。フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜ＩＦ１をパターニングすることにより、ソース電極ＳＥおよびドレイン電極ＤＥの形成領域の障壁層ＢＡを露出させる。なお、この絶縁膜ＩＦ１の除去を後述するコンタクトホールＣ１の形成時に行ってもよい。
次いで、図１５に示すように、ゲート電極ＧＥ上に、絶縁層ＩＬ１を形成する。ゲート電極ＧＥ、絶縁膜ＩＦ１および障壁層ＢＡ上に、絶縁層ＩＬ１として、例えば、酸化シリコン膜をＣＶＤ法などを用いて形成する。この後、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁層ＩＬ１中にコンタクトホールＣ１を形成する。このコンタクトホールＣ１は、ゲート電極ＧＥの両側の障壁層ＢＡ上に配置される。
次いで、図１６に示すように、コンタクトホールＣ１の内部を含む絶縁層ＩＬ１上に、オーミック層（図示せず）を形成する。例えば、チタン（Ｔｉ）膜と、その上部のアルミニウム（Ａｌ）膜からなる積層膜（Ａｌ／Ｔｉ膜ともいう）を、蒸着法などを用いて、コンタクトホールＣ１内を含む絶縁層ＩＬ１上に堆積する。さらに、例えば、チタン（Ｔｉ）膜と、その上部の窒化チタン（ＴｉＮ）膜からなる積層膜（ＴｉＮ／Ｔｉ膜ともいう）を、スパッタリング法などを用いて、Ａｌ／Ｔｉ膜上に堆積する。これにより、チタン（Ｔｉ）膜、アルミニウム（Ａｌ）膜、チタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜の積層膜（ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ膜ともいう）を形成し、例えば、５５０℃で３０分程度の熱処理を行う。この熱処理により、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ膜とＧａＮ系半導体界面の接触がオーミック接触となる。次いで、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ膜（オーミック層、図示せず）上に、アルミニウム合金膜を、スパッタリング法などを用いて堆積する。アルミニウム合金としては、例えば、ＡｌとＳｉの合金（Ａｌ−Ｓｉ）、ＡｌとＣｕ（銅）との合金（Ａｌ−Ｃｕ）、ＡｌとＳｉとＣｕ（Ａｌ−Ｓｉ−Ｃｕ）などを用いることができる。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ膜およびアルミニウム合金膜をパターニングすることにより、コンタクトホールＣ１内に、オーミック層（図示せず）を介してソース電極ＳＥおよびドレイン電極ＤＥが形成される。
次いで、ソース電極ＳＥおよびドレイン電極ＤＥ上を含む絶縁層ＩＬ１上に、絶縁層（カバー膜、表面保護膜ともいう）ＩＬ２を形成する。ソース電極ＳＥおよびドレイン電極ＤＥ上を含む絶縁層ＩＬ１上に、絶縁層ＩＬ２として、例えば、酸窒化シリコン（ＳｉＯＮ）膜を、ＣＶＤ法などを用いて堆積する。
以上の工程により、図１に示す半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
このように、本実施の形態によれば、ゲート絶縁膜ＧＩを構成する絶縁膜ＩＦ１と絶縁膜ＩＦ２のうち、絶縁膜ＩＦ１を、溝Ｔのドレイン電極ＤＥ側の端部から距離Ｌｄだけ後退させて配置し、さらに、溝Ｔの内部を含む絶縁膜ＩＦ１の上部に絶縁膜ＩＦ２を配置する構成としたので、フィールドプレート電極ＦＰの下層のゲート絶縁膜ＧＩを、階段状の構造（二段構造）とすることができる。言い換えれば、フィールドプレート電極ＦＰの下層には、絶縁膜ＩＦ２の単層膜よりなる第１部と、この第１部よりドレイン電極ＤＥ側に位置し、絶縁膜ＩＦ１と絶縁膜ＩＦ２との積層膜よりなる第２部とが配置される。
これにより、前述したように、溝Ｔのドレイン電極ＤＥ側の端部のゲート絶縁膜ＧＩの膜厚（Ｔ１）が低減するため、チャネルＣが形成される溝Ｔの底面や側面のうち、ドレイン電極ＤＥ側の底面部や側面において、ゲート変調が効きやすくなる。言い換えれば、よりチャネルＣが形成され易くなる。よって、溝Ｔのドレイン電極ＤＥ側の側面に沿って生じるチャネル抵抗Ｒａｄを低減することができる。
また、上記第１部および上記第２部を設けることで、追って詳細に説明するように、フィールドプレート電極ＦＰの下方の電界集中箇所が２箇所に分散する（図１８参照）。このため、電界集中が緩和され、ゲート耐圧が向上する。さらに、これにより、フィールドプレート電極ＦＰの長さを短縮でき、ひいてはゲート電極ＧＥとドレイン電極ＤＥとの間の距離を短縮できる。よって、デバイスの縮小化や高集積化が可能となる。
図１７は、比較例の半導体装置の構成を模式的に示す断面図である。図１８は、本実施の形態の半導体装置のゲート電極近傍の構成を模式的に示す断面図である。
図１７に示す比較例の半導体装置においては、絶縁膜ＩＦ１の溝Ｔ側の端部をドレイン電極ＤＥ側に後退しておらず、絶縁膜ＩＦ１が溝Ｔの側壁まで延在している。この場合、溝Ｔのドレイン電極ＤＥ側の端部において、絶縁膜の膜厚は、絶縁膜ＩＦ１と絶縁膜ＩＦ２との膜厚の和に対応する膜厚（Ｔ２）となる。即ち、図１８に示す本実施の形態の半導体装置の場合より厚膜化することとなる（Ｔ２＞Ｔ１）。
よって、図１７に示す比較例の半導体装置においては、溝Ｔのドレイン電極ＤＥ側の側面に沿って生じるチャネル抵抗Ｒａｄが増大する恐れがある。半導体装置の動作時において、溝Ｔのドレイン電極ＤＥ側の側面に沿って生じるチャネルＣは、ドレイン電極ＤＥにバイアスされた大きな正のドレイン電圧の影響を受けて、正の電位となっている。しかしながら、前述したように、溝Ｔのドレイン電極ＤＥ側の端部の絶縁膜の膜厚（Ｔ２）が大きいと、ゲート電極ＧＥのフィールドプレート電極ＦＰと障壁層ＢＡ（半導体領域、窒化物半導体領域）との距離が大きくなり、溝Ｔのドレイン電極ＤＥ側の端部のチャネルＣは、ゲート電圧で十分変調されなくなる。したがって、溝Ｔのドレイン電極ＤＥ側の端部のチャネルＣは、実効的に高い閾値Ｖｔｈを持つことになり、オン抵抗が高くなってしまう。
また、チャネル狭窄により、さらに、オン抵抗が増大する。即ち、障壁層ＢＡであるＡｌＧａＮ層の表面には負の分極電荷（ｅ）が発生している（図１７参照）。しかしながら、絶縁膜ＩＦ１として用いた窒化シリコン膜（ＳｉＮ膜）は、上記分極電荷（ｅ）を十分に補償できない（非特許文献３等参照）。特に、熱ＣＶＤ法やプラズマＣＶＤ（Plasma-Enhanced CVD）により窒化シリコン膜（ＳｉＮ膜）を成膜した場合、Ｓｉリッチな膜組成になる傾向がある。本発明者の検討によれば、Ｓｉリッチな窒化シリコン膜は、ＡｌＧａＮ層の表面の負の分極電荷（ｅ）を補償する効果がさらに小さいことが判明した。
したがって、溝Ｔのドレイン電極ＤＥ側の端部のチャネル部を、熱ＣＶＤ法やプラズマＣＶＤにより成膜したＳｉリッチな窒化シリコン膜で覆う構造では、補償されずに残存した負の分極電荷（ｅ）の影響を受けて、溝Ｔのドレイン電極ＤＥ側の端部のチャネルＣでチャネル狭窄が生じやすい。これにより、半導体装置のオン抵抗がさらに上昇する。
なお、障壁層ＢＡであるＡｌＧａＮ層の表面をＧａＮよりなるキャップ層で覆うことにより、障壁層ＢＡ（半導体領域、窒化物半導体領域）の最表面の分極電荷（ｅ）を負から正にすることが可能である。このようにして、上記チャネル狭窄によるオン抵抗増加の問題を解決する手法が考えられる。しかしながら、ＧａＮよりなるキャップ層を用いた構造では、ＧａＮよりなるキャップ層／ＡｌＧａＮ層よりなる障壁層ＢＡの界面における負の分極電荷の影響によって、肝心のＡｌＧａＮ層よりなる障壁層ＢＡ／ＧａＮよりなるチャネル層ＣＨの界面のチャネルＣのシート電荷濃度Ｎｓが減少してしまう。このように、ＧａＮよりなるキャップ層を用いても、オン抵抗の増大を抑制することは困難である。
また、図１７に示す比較例の半導体装置においては、半導体装置の動作時において、ゲート電極ＧＥのフィールドプレート電極ＦＰのドレイン電極ＤＥ側の端部（地点Ｐ２）に電界が集中する。このため、フィールドプレート電極ＦＰのドレイン電極ＤＥ側の端部（地点Ｐ２）の直下の障壁層ＢＡ（半導体領域、窒化物半導体領域）において破壊が生じやすい。
これに対し、本実施の形態（図１８）の半導体装置においては、絶縁膜ＩＦ１の溝Ｔ側の端部をドレイン電極ＤＥ側に後退させたので、溝Ｔのドレイン電極ＤＥ側の端部において、絶縁膜の膜厚（Ｔ１）が小さくなる。このため、ゲート電極ＧＥのフィールドプレート電極ＦＰと半導体領域（窒化物半導体領域）との距離が小さくなり、溝Ｔのドレイン電極ＤＥ側の端部のチャネル部での、ゲート電圧による変調が大きくなる。したがって、溝Ｔのドレイン電極ＤＥ側の端部のチャネル部の閾値Ｖｔｈを低下させることができ、オン抵抗を低減することができる。
また、障壁層ＢＡであるＡｌＧａＮ層の表面の負の分極電荷（ｅ）を十分に補償できない絶縁膜ＩＦ１（窒化シリコン膜、ＳｉＮ膜）を後退させたので、溝Ｔのドレイン電極ＤＥ側の端部においては、絶縁膜ＩＦ２と障壁層ＢＡであるＡｌＧａＮ層とが接触する。特に、絶縁膜ＩＦ２として、絶縁膜ＩＦ１（窒化シリコン膜、ＳｉＮ膜）より、負の分極電荷（ｅ）の補償効果の大きい絶縁膜材料を選定することにより、チャネル狭窄の発生を抑制することができる。特に、絶縁膜ＩＦ２として、アルミナを用いた場合には、窒化シリコン膜より、ＡｌＧａＮ層の表面の負の分極電荷（ｅ）の補償効果が大きいため、アルミナとＡｌＧａＮ層との界面の負の分極電荷（ｅ）を相殺することができる（例えば、非特許文献４参照）。このため、溝Ｔのドレイン電極ＤＥ側の端部のチャネル部でのチャネル狭窄の発生を抑制することができ、オン抵抗を低減することができる。
また、本実施の形態（図１８）の半導体装置においては、絶縁膜ＩＦ１の溝Ｔ側の端部をドレイン電極ＤＥ側に後退させ、フィールドプレート電極ＦＰの下層のゲート絶縁膜ＧＩを、階段状の構造（二段構造）としたので、電界集中が緩和される。即ち、図１８に示すように、半導体装置の動作時において、電界集中箇所が、絶縁膜ＩＦ１の溝Ｔ側の端部（地点Ｐ１）とゲート電極ＧＥのフィールドプレート電極ＦＰのドレイン電極ＤＥ側の端部（地点Ｐ２）の２か所に分散する。絶縁膜ＩＦ１の溝Ｔ側の端部（地点Ｐ１）は、第１膜厚部と第２膜厚部との境界である。このように、電界集中箇所が、２か所に分散されることにより、電界集中が緩和され、ゲート耐圧が増大する（実施の形態２の図３６も参照）。また、ゲート電極ＧＥのフィールドプレート電極ＦＰの長さや、ゲート電極ＧＥとドレイン電極ＤＥとの距離を、短縮することができ、半導体装置の小型化や高集積化が可能となる。
以下に、本実施の形態の変形例について説明する。
（変形例１）
上記実施の形態においては、絶縁膜ＩＦ１の溝Ｔ側の端部をドレイン電極ＤＥ側にのみ後退させたが、絶縁膜ＩＦ１の溝Ｔ側のドレイン電極ＤＥ側の端部およびソース電極ＳＥ側の端部のそれぞれを後退させてもよい。図１９は、本実施の形態の半導体装置の変形例１の構成を模式的に示す断面図である。
図１９に示すように、絶縁膜ＩＦ１のドレイン電極ＤＥ側の端部を、溝Ｔの端部からドレイン電極ＤＥ側に後退量Ｌｄだけ後退させ、さらに、絶縁膜ＩＦ１のソース電極ＳＥ側の端部を溝Ｔの端部からソース電極ＳＥ側に後退量Ｌｓだけ後退させる。この場合、溝Ｔの端部とソース電極ＳＥとの間においても、ゲート電極ＧＥの下層のゲート絶縁膜ＧＩが階段状の構造（二段構造）となる。他の構成は、上記実施の形態と同様であるため、その説明を省略する。また、製造方法においては、開口領域ＯＡ１の形成領域を、開口領域ＯＡ２からソース電極ＳＥ側に距離Ｌｓの幅だけ大きくし、ドレイン電極ＤＥ側に距離Ｌｄの幅だけ大きくする。これにより、開口領域ＯＡ２より大きい開口領域ＯＡ１を設定することができる。そして、開口領域ＯＡ１に開口部を有するマスク用の絶縁膜ＩＦＭを形成し、これをマスクとして絶縁膜ＩＦ１をエッチングする。他の工程は、上記実施の形態と同様であるため、その説明を省略する。
（変形例２）
上記実施の形態においては、溝Ｔの側壁を、障壁層ＢＡやチャネル層ＣＨの表面に対してほぼ垂直（テーパー角θ＝９０°）に形成したが、溝Ｔの側壁を、テーパー形状としてもよい。図２０は、本実施の形態の半導体装置の変形例２の構成を模式的に示す断面図である。
図２０に示すように、本例においては、溝Ｔの側面（側壁）と溝Ｔの底面の延長面とのなす角度（テーパー角θともいう）が、９０°未満である。言い換えれば、溝Ｔの側面（側壁）と（１１１）面とのなす角度が、９０°未満となっている。他の構成は、上記実施の形態と同様であるため、その説明を省略する。また、製造方法においては、溝Ｔの側壁がテーパー形状となるように、溝Ｔの形成の際のエッチング条件を調整する。例えば、異方的なエッチングガス成分より等方的なエッチングガスの成分が大きい条件下でエッチングを行う。他の工程は、上記実施の形態と同様であるため、その説明を省略する。
（実施の形態２）
実施の形態１の変形例１においては、絶縁膜ＩＦ１の溝Ｔ側のドレイン電極ＤＥ側の端部およびソース電極ＳＥ側の端部のそれぞれを後退させ、また、変形例２においては、溝Ｔの側壁をテーパー形状としたが、絶縁膜ＩＦ１の溝Ｔ側のドレイン電極ＤＥ側の端部およびソース電極ＳＥ側の端部のそれぞれを後退させつつ、溝Ｔの側壁をテーパー形状としてもよい。図２１は、本実施の形態の半導体装置の構成を模式的に示す断面図である。
［構造説明］
図２１に示すように、本実施の形態の半導体装置においては、絶縁膜ＩＦ１の溝Ｔ側のドレイン電極ＤＥ側の端部をドレイン電極ＤＥ側に後退量Ｌｄだけ後退させ、さらに、絶縁膜ＩＦ１の溝Ｔ側のソース電極ＳＥ側の端部をソース電極ＳＥ側に後退量Ｌｓだけ後退させている。そして、さらに、溝Ｔの側面（側壁）と溝Ｔの底面の延長面とのなす角度θが、９０°未満となっている。他の構成は、実施の形態１と同様であるため、その説明を省略する。
［製法説明］
次いで、図２２〜図３０を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２２〜図３０は、本実施の形態の半導体装置の製造工程を示す断面図である。なお、実施の形態１と同様の工程については、その詳細な説明を省略する。
まず、実施の形態１と同様に、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵ、チャネル層ＣＨおよび障壁層ＢＡの積層体を形成する（図２参照）。
次いで、図２２に示すように、障壁層ＢＡ上に、カバー膜として絶縁膜ＩＦ１を形成する。例えば、絶縁膜ＩＦ１として、窒化シリコン膜を、ＣＶＤ法などを用いて、９００オングストローム程度の膜厚で堆積する。次いで、絶縁膜ＩＦ上に、マスク用の絶縁膜ＩＦＭとして、酸化シリコン膜を、ＣＶＤ法などを用いて、９００オングストローム程度の膜厚で堆積する。
次いで、図２３に示すように、フォトリソグラフィ技術を用いて、開口領域ＯＡ１に開口部を有するフォトレジスト膜ＰＲ１を形成する。例えば、開口幅は、１．８μｍ程度である。次いで、図２４に示すように、フォトレジスト膜ＰＲ１をマスクとして、マスク用の絶縁膜ＩＦＭをエッチングする。酸化シリコン膜のエッチングガスとしては、例えば、Ｃ４Ｈ８などの炭化水素ガスを用いることができる。次いで、プラズマ剥離処理などによりフォトレジスト膜ＰＲ１を除去する。これにより、図２５に示すように、絶縁膜ＩＦ１上に、開口領域ＯＡ１に開口部を有するマスク用の絶縁膜ＩＦＭが形成される。
次いで、図２６に示すように、フォトリソグラフィ技術を用いて、開口領域ＯＡ１の内側に位置する開口領域ＯＡ２に開口部を有するフォトレジスト膜ＰＲ２を形成する。例えば、開口領域ＯＡ２は、開口領域ＯＡ１の略中央部に位置し、開口幅は、１μｍ程度である。次いで、図２７に示すように、フォトレジスト膜ＰＲ２をマスクとして、絶縁膜ＩＦ１をエッチングする。窒化シリコン膜のエッチングガスとしては、例えば、ＳＦ６やＣＦ４などのフッ素系のガスを用いることができる。下層の障壁層ＢＡ（ＡｌＧａＮ層）は、フッ素系のガスによりほとんどエッチングされないため、マスク用の絶縁膜ＩＦＭ（酸化シリコン膜）のエッチングガスとして、フッ素系のガスを用いて好適である。次いで、プラズマ剥離処理などによりフォトレジスト膜ＰＲ２を除去する。これにより、図２８に示すように、障壁層ＢＡ上に、開口領域ＯＡ２に開口部を有する絶縁膜ＩＦ１が形成される。さらに、この絶縁膜ＩＦ１上には、開口領域ＯＡ２の両端から後退した絶縁膜ＩＦＭであって、開口領域ＯＡ１に開口部を有するマスク用の絶縁膜ＩＦＭが配置される。この絶縁膜ＩＦ１は、ゲート絶縁膜ＧＩの一部となる。また、絶縁膜ＩＦＭは、絶縁膜ＩＦ１を後述する溝Ｔの端部から後退させるためのエッチング時のマスクとなる。
次いで、図２９に示すように、絶縁膜ＩＦＭおよび絶縁膜ＩＦ１をマスクとして、障壁層ＢＡおよびチャネル層ＣＨをエッチングすることにより、絶縁膜ＩＦ１および障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成する。エッチングガスとしては、例えば、ＢＣｌ３などの塩素系のガスを用いることができる。溝Ｔの深さ、即ち、障壁層ＢＡの表面から溝Ｔの底面までの距離は、例えば、３００オングストローム程度である。また、溝Ｔの側壁と、溝Ｔの底面の延長面とのなす角度（テーパー角θ）は、ＢＣｌ３を用いた一般的なドライエッチングによれば、６０〜８０°程度に制御することが可能である。また、ＢＣｌ３により、絶縁膜ＩＦＭの表面および絶縁膜ＩＦ１の露出部から所定の膜厚分がエッチングされる。絶縁膜ＩＦＭの残存膜厚は、例えば、６００オングストローム程度、絶縁膜ＩＦ１の露出部の残存膜厚は、例えば、６００オングストローム程度である。
次いで、絶縁膜ＩＦＭの表面および絶縁膜ＩＦ１の露出部から所定の膜厚分だけエッチバックすることにより、絶縁膜ＩＦＭを除去するとともに、絶縁膜ＩＦ１を残存させる。絶縁膜ＩＦ１の露出部の残存膜厚は、例えば、８０ｎｍ程度である。これにより、絶縁膜ＩＦ１の溝Ｔ側の一の端部が、一の方向（図３０中では右側）に、後退量Ｌｄだけ後退し、絶縁膜ＩＦ１の溝Ｔ側の他の端部が、他の方向（図３０中では左側）に、後退量Ｌｓだけ後退した絶縁膜ＩＦ１を得ることができる。一の方向は、後述するドレイン電極ＤＥ側であり、他の方向は、後述するソース電極ＳＥ側である。後退量Ｌｓ、Ｌｓは、それぞれ絶縁膜ＩＦ２の膜厚以上、具体的には、０．２μｍ以上とすることが好ましい。また、後退量Ｌｓ、Ｌｓは、同程度としてもよい。このエッチバックの後、エッチングダメージの回復のために、熱処理（アニール）を行ってもよい。
この後、実施の形態１と同様に、絶縁膜ＩＦ２、ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥ等を形成する（図２１参照）。
即ち、溝Ｔ内および障壁層ＢＡの露出部を含む絶縁膜ＩＦ１上に、絶縁膜ＩＦ２を形成する。例えば、絶縁膜（ゲート絶縁膜）ＩＦ２として、アルミナをＡＬＤ法などを用いて、１００ｎｍ程度、堆積する。
次いで、絶縁膜ＩＦ２上にゲート電極ＧＥを形成する。例えば、ゲート絶縁膜ＧＩ上に、導電性膜として、例えば、ＴｉＮ膜を、スパッタリング法などを用いて堆積する。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、ＴｉＮ膜をパターニングすることによりゲート電極ＧＥを形成する。
このパターニングの際、ゲート電極ＧＥを、一の方向（図２１中では右側、ドレイン電極ＤＥ側）に張り出した形状にパターニングする。言い換えれば、ゲート電極ＧＥの一部として、フィールドプレート電極ＦＰを設けるようにパターニングを行う。即ち、フィールドプレート電極ＦＰは、絶縁膜ＩＦ２の単層膜よりなる第１部上、およびこの第１部よりドレイン電極ＤＥ側に位置し、絶縁膜ＩＦ１と絶縁膜ＩＦ２との積層膜よりなる第２部上を覆うように配置される。
次いで、後述のソース電極ＳＥおよびドレイン電極ＤＥの形成領域の絶縁膜ＩＦ１を除去する。次いで、ゲート電極ＧＥ上に絶縁層（図示せず）を形成し、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁層中にコンタクトホールを形成する。次いで、コンタクトホール内を含む絶縁層上に、オーミック層（図示せず）を形成する。例えば、Ａｌ合金／Ｔｉ膜（オーミック層、図示せず）を形成し、さらに、この上に、アルミニウム膜を、スパッタリング法などを用いて堆積する。次いで、フォトリソグラフィ技術およびエッチング技術を用いてＡｌ合金／Ｔｉ膜およびアルミニウム膜をパターニングすることにより、オーミック層（図示せず）を介してソース電極ＳＥおよびドレイン電極ＤＥが形成される。
この後、ソース電極ＳＥおよびドレイン電極ＤＥ上に、例えば、酸窒化シリコン（ＳｉＯＮ）膜を、ＣＶＤ法などを用いて堆積し、絶縁層（図示せず）を形成する。
以上の工程により、図２１に示す半導体装置を形成することができる。
このように、本実施の形態においても、実施の形態１と同様に、絶縁膜ＩＦ１の溝Ｔ側の端部をドレイン電極ＤＥ側に後退させたので、溝Ｔのドレイン電極ＤＥ側の端部のチャネル部の閾値Ｖｔｈを低下させることができ、オン抵抗を低減することができる。また、溝Ｔのドレイン電極ＤＥ側の端部のチャネル部でのチャネル狭窄の発生を抑制することができ、オン抵抗を低減することができる。さらに、半導体装置の動作時において、電界集中箇所が、絶縁膜ＩＦ１の溝Ｔ側の端部（地点Ｐ１）とゲート電極ＧＥのフィールドプレート電極ＦＰのドレイン電極ＤＥ側の端部（地点Ｐ２）の２か所に分散し、電界集中が緩和され、ゲート耐圧が向上する（図２１、図１８参照）。
なお、上記工程においては、絶縁膜ＩＦ１の溝Ｔ側の端部をドレイン電極ＤＥ側に後退させるため、マスク用の絶縁膜ＩＦＭを用いたが、絶縁膜ＩＦ１と、障壁層ＢＡおよびチャネル層ＣＨのエッチング選択比を調整し、溝Ｔの形成の際、絶縁膜ＩＦ１の溝Ｔの端部からの膜減り（後退）を利用して、後退量Ｌｄ、Ｌｓを確保してもよい。図３１および図３２は、本実施の形態の半導体装置の他の製造工程を示す断面図である。
図３１に示すように、障壁層ＢＡ上に、カバー膜として絶縁膜ＩＦ１を形成する。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜ＩＦ１の開口領域ＯＡ１に開口部を形成する。次いで、この絶縁膜ＩＦ１をマスクとして、障壁層ＢＡおよびチャネル層ＣＨをエッチングする。この際、エッチング条件を調整することで、絶縁膜ＩＦ１の膜減りを利用し、絶縁膜ＩＦ１の表面から所定の膜厚分および溝Ｔの側壁から所定の膜厚分の絶縁膜ＩＦ１をエッチングする。これにより、絶縁膜ＩＦ１を溝Ｔの側壁から後退させることができる。例えば、この場合、後退量Ｌｄ、Ｌｓを、５ｎｍ〜０．１μｍの範囲で制御することができる。
但し、後退量Ｌｄ、Ｌｓを制御性よく、大きく確保、例えば、絶縁膜ＩＦ２の膜厚以上、または０．２μｍ以上の後退量（Ｌｄ、Ｌｓ）確保するためには、マスク用の絶縁膜ＩＦＭを用いた上記工程を採用することが好ましい。
なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
（評価結果）
本実施の形態の半導体装置（図２１）の諸特性（オン抵抗、Ｓ値、および電界強度）の評価結果について以下に説明する。なお、後退量Ｌｄ≒Ｌｓとし、ゲート長（開口領域ＯＡ２の幅）は１μｍ、フィールドプレート電極の長さは２μｍ、ゲート電極ＧＥとドレイン電極ＤＥとの間の距離は１０μｍとした。
図３３は、半導体装置のオン抵抗と後退量との関係を示すグラフである。縦軸は、オン抵抗Ｒｏｎ［Ωｍｍ］を、横軸は、後退量Ｌｄ［μｍ］を示す。このオン抵抗Ｒｏｎは、前述の溝Ｔの底面に沿って生じるチャネル抵抗Ｒｃｈ、溝Ｔのソース電極ＳＥ側の側面に沿って生じるチャネル抵抗Ｒａｓおよび溝Ｔのドレイン電極ＤＥ側の側面に沿って生じるチャネル抵抗Ｒａｄの和（Ｒｏｎ＝Ｒｃｈ＋Ｒａｓ＋Ｒａｄ）である。また、バイアス条件として、ドレイン電圧Ｖｄ＝０．１Ｖ、ゲート電圧Ｖｇ＝１０Ｖとした。また、絶縁膜ＩＦ２であるアルミナの膜厚は１００ｎｍ、絶縁膜ＩＦ１の残存膜厚は６０ｎｍ、溝Ｔの深さは４０ｎｍ、上記テーパー角θを約９０°とした。
上記条件の半導体装置の場合、図３３に示すように、オン抵抗Ｒｏｎは、後退量Ｌｄの増加に伴い低下する。例えば、後退量Ｌｄが０．０２μｍ程度でも、オン抵抗Ｒｏｎの低下が確認される。また、後退量Ｌｄが０．１μｍ程度では、オン抵抗Ｒｏｎが十分低下し、そして、後退量Ｌｄが０．２μｍ以上においては、オン抵抗Ｒｏｎは、ほぼ一定となり、絶縁膜ＩＦ１を全面除去した場合（Ｌｄ〜∞）と、同程度のオン抵抗Ｒｏｎが得られることが判明した。
次いで、上記条件のうち、後退量Ｌｄ＝０（後退なし）、後退量Ｌｄ＝０．２μｍとした半導体装置について、オン抵抗Ｒｏｎとテーパー角θ［°］との関係を検討した。図３４は、半導体装置のオン抵抗とテーパー角との関係を示すグラフである。縦軸は、オン抵抗Ｒｏｎ［Ωｍｍ］を、横軸は、テーパー角θ［°］を示す。
後退量Ｌｄ＝０（後退なし）の場合には、テーパー角θの増加に伴い、オン抵抗Ｒｏｎが増加している。また、後退量Ｌｄ＝０．２μｍの場合も、テーパー角θの増加に伴い、オン抵抗Ｒｏｎが増加するものの、その増加率は小さくなることが判明した。また、テーパー角θが５０〜９０°の範囲において、絶縁膜ＩＦ１を溝Ｔ側の端部から後退させた場合には、後退させなかった場合よりオン抵抗Ｒｏｎを低減できることが判明した。また、特に、テーパー角θが７０〜８０°の一般的なエッチング条件で形成される形状においも、絶縁膜ＩＦ１を溝Ｔ側の端部から後退させた場合には、後退させなかった場合よりオン抵抗Ｒｏｎを低減でき、後退させなかった場合のオン抵抗の４０〜３０％程度の値までオン抵抗を抑制できることが判明した。
また、前述したように、絶縁膜（ゲート絶縁膜）ＩＦ２としてアルミナを用いた場合には、障壁層ＢＡであるＡｌＧａＮ層の表面の負の分極電荷（ｅ）を補償する効果が大きいので、アルミナとＡｌＧａＮとの界面の負の分極電荷（ｅ）を低減することができる。その結果、溝Ｔのドレイン電極ＤＥ側の端部のチャネル部でのチャネル狭窄の発生を抑制することができる。
このように、絶縁膜ＩＦ１を溝Ｔ側の端部から後退させることにより、ゲート電極ＧＥのフィールドプレート電極ＦＰと障壁層ＢＡ（半導体領域、窒化物半導体領域）との距離を小さくでき、オン抵抗を低減できるという効果１に加え、アルミナの負の分極電荷（ｅ）の補償による効果２により、図３４に示すオン抵抗の抑制効果が確認できたものと考えられる。
次いで、後退量Ｌｄ＝０（後退なし）、後退量Ｌｄ＝０．２μｍとした半導体装置について、Ｓ値とテーパー角θ［°］との関係を検討した。図３５は、半導体装置のＳ値とテーパー角との関係を示すグラフである。縦軸は、Ｓ値［ｍＶ／ｄｅｃ．］を、横軸は、テーパー角θ［°］を示す。Ｓ値［ｍＶ／ｄｅｃ．］は、オン・オフの切り替わりの鋭さを示す値（Subthreshold Swing）である。このＳ値は、通常のアプリケーションでは小さいほうが良いとされている。このＳ値については、ドレイン電圧Ｖｄ＝０．１Ｖを印加した状態で、ゲート電圧Ｖｇを掃引して、ドレイン電流Ｉｄが１×１０−５（１Ｅ−５）〜１×１０−6（１Ｅ−６）［Ａ／ｍｍ］となるところで定義した。
後退量Ｌｄ＝０（後退なし）の場合には、テーパー角θの増加に伴い、Ｓ値が増加している。また、後退量Ｌｄ＝０．２μｍの場合は、テーパー角θが増加しても、Ｓ値はほとんど変化しない、即ち、Ｓ値のテーパー角θの依存性がほとんどないことが判明した。
このように、絶縁膜ＩＦ１を溝Ｔ側の端部から後退させた半導体装置の構成を採用することにより、オン抵抗を大幅に低減でき、さらに、Ｓ値も大幅に改善することが判明した。これも、前述した効果１および効果２によるものと考えられる。
次いで、上記条件のうち、後退量Ｌｄ＝０（後退なし）、後退量Ｌｄ＝０．２μｍおよびフィールドプレート電極ＦＰがない半導体装置について、溝Ｔの底面のソース電極ＳＥ側の端部から、同じ深さでドレイン電極ＤＥ方向に延在する領域（箇所）の電界強度分布について検討した。図３６は、後退量Ｌｄ＝０の場合、後退量Ｌｄ＝０．２μｍの場合およびフィールドプレート電極ＦＰがない場合の半導体装置の電界強度分布を示すグラフである。
縦軸は、電界強度［Ｖ／ｃｍ］を、横軸は、溝Ｔの底面のソース電極ＳＥ側の端部から、同じ深さでドレイン電極ＤＥ方向に延在する領域（箇所）の横方向の距離［μｍ］である。電界強度は、ドレイン電圧Ｖｄ＝１００Ｖのオフ時（ゲート電圧Ｖｇ＝０Ｖ）のものであり、２次元デバイス・シミュレーションで算出した。また、ゲート長（開口領域ＯＡ２の幅）は２μｍ、フィールドプレート電極の長さは３μｍ、ゲート電極ＧＥとドレイン電極ＤＥとの間の距離は１０μｍとした。絶縁膜ＩＦ２であるアルミナの膜厚は１００ｎｍ、絶縁膜ＩＦ１の残存膜厚は６０ｎｍ、溝Ｔの深さは４０ｎｍ、溝Ｔの側壁と溝Ｔの底面の延長面とのなす角度（テーパー角θ）を約９０°とした。
図３６には、（１）フィールドプレート電極ＦＰがない半導体装置（基本構造、レファレンス）、（２）後退量Ｌｄ＝０の半導体装置、即ち、図１７に示すような比較例の半導体装置（一段ＦＰ構造の半導体装置）および（３）後退量Ｌｄ＝１μｍの半導体装置、即ち、本実施の形態の半導体装置（二段ＦＰ構造の半導体装置）の３種の半導体装置の電界強度分布が示されている。図３７は、（１）のフィールドプレート電極ＦＰがない半導体装置の構成を模式的に示す断面図である。図３７に示す半導体装置においては、絶縁膜ＩＦ１の溝Ｔ側の端部をドレイン電極ＤＥ側に後退しておらず、さらに、ドレイン電極ＤＥ側の溝Ｔの端部からドレイン電極ＤＥ側へ延在するフィールドプレート電極ＦＰが設けられていない。
図３６に示すように、（１）のフィールドプレート電極ＦＰがない半導体装置（基本構造、レファレンス）の場合には、ゲート電極ＧＥのドレイン電極ＤＥ側の端部に大きな電界が集中していることが分かる。よって、上記端部において、破壊されやすくなる。
また、（２）の後退量Ｌｄ＝０の半導体装置（一段ＦＰ構造）では、ゲート電極ＧＥのドレイン電極ＤＥ側の端部における電界集中は、（１）の場合と比較して大幅に緩和されている。しかしながら、フィールドプレート電極ＦＰのドレイン電極ＤＥ側の端部に、比較的大きな電界集中が確認される。よって、フィールドプレート電極ＦＰのドレイン電極ＤＥ側の端部において、破壊されやすくなる。実際の半導体装置の耐圧評価においても、フィールドプレート電極ＦＰのドレイン電極ＤＥ側の端部の耐圧の劣化が確認されている。
これに対し、（３）の後退量Ｌｄ＝１μｍの半導体装置においては、絶縁膜ＩＦ１の溝Ｔ側の端部（前述の地点Ｐ１）とゲート電極ＧＥのフィールドプレート電極ＦＰのドレイン電極ＤＥ側の端部（前述の地点Ｐ２）の２か所に分散する（図１８参照）。このため、（２）の場合と比較して、フィールドプレート電極ＦＰのドレイン電極ＤＥ側の端部の電界集中が大幅に緩和される。また、ゲート電極ＧＥのドレイン電極ＤＥ側の端部における電界集中も、（２）の場合と比較して緩和され、ドレイン電圧Ｖｄ＝１００Ｖを印加した状態で、最大電界強度、８．０Ｅ＋０５（８×１０５）［Ｖ／ｃｍ］程度にまで抑制できている。このように、溝Ｔの底面のソース電極ＳＥ側の端部からフィールドプレート電極ＦＰのドレイン電極ＤＥ側の端部までの領域において、全体的に電界集中が緩和されていることが分かる。これにより、半導体装置のオフ耐圧特性が向上する。
このように、本実施の形態の半導体装置（二段ＦＰ構造の半導体装置）によれば、フィールドプレート電極ＦＰの下部の電界集中が緩和され、ゲート耐圧が向上する。さらに、これにより、フィールドプレート電極ＦＰの長さを短縮でき、ひいてはゲート電極ＧＥとドレイン電極ＤＥとの間の距離を短縮できる。よって、デバイスの縮小化や高集積化が可能となる。
なお、上記実施の形態１および２においては、溝Ｔのドレイン電極ＤＥ側の端部のチャネルＣが、実効的に高い閾値Ｖｔｈを持つことを抑制し、オン抵抗の低減を図ることを詳細に説明したが、閾値Ｖｔｈを向上させ、例えば、Ｖｔｈ≧２Ｖなどにすることにより、ノーマリーオフ特性を安定化することも可能である。例えば、バッファ層ＢＵとしてＡｌＧａＮ層を適用し、チャネル層ＣＨ（ＧａＮ層）とバッファ層ＢＵ（ＡｌＧａＮ層）との界面（ＧａＮ／ＡｌＧａＮ）の負の分極電荷を利用して、伝導帯下端のポテンシャルを持ち上げることにより、閾値Ｖｔｈを向上させ、ノーマリーオフ特性をより安定化してもよい。
（実施の形態３）
本実施の形態においては、チャネル部に不純物を含有する半導体領域を形成することにより、閾値Ｖｔｈを向上させ、ノーマリーオフ特性をより安定化する例について説明する。図３８は、本実施の形態の半導体装置の構成を模式的に示す断面図である。
［構造説明］
図３８に示すように、本実施の形態の半導体装置においては、溝Ｔの底面、即ち、チャネルが形成される領域に、不純物を含有する半導体領域ＤＳが形成されている。なお、他の構成は、実施の形態２（図２１）と同様であるため、その詳細な説明を省略する。即ち、本実施の形態の半導体装置においては、絶縁膜ＩＦ１の溝Ｔ側のドレイン電極ＤＥ側の端部をドレイン電極ＤＥ側に後退量Ｌｄだけ後退させ、さらに、絶縁膜ＩＦ１の溝Ｔ側のソース電極ＳＥ側の端部をソース電極ＳＥ側に後退量Ｌｓだけ後退させている。そして、さらに、溝Ｔの側面（側壁）と溝Ｔの底面の延長面とのなす角度が９０°未満となっている。
［製法説明］
次いで、図３９〜図４５を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図３９〜図４５は、本実施の形態の半導体装置の製造工程を示す断面図である。なお、実施の形態１や２と同様の工程については、その詳細な説明を省略する。
まず、実施の形態１と同様に、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵ、チャネル層ＣＨおよび障壁層ＢＡの積層体を形成する（図２参照）。
次いで、図３９に示すように、障壁層ＢＡ上に、カバー膜として絶縁膜ＩＦ１を形成する。例えば、絶縁膜ＩＦ１として、窒化シリコン膜を、ＣＶＤ法などを用いて、９００オングストローム程度の膜厚で堆積する。この後、実施の形態２と同様にして、開口領域ＯＡ２に開口部を有する絶縁膜ＩＦ１を形成し、開口領域ＯＡ２の障壁層ＢＡおよびチャネル層ＣＨをエッチングすることにより溝Ｔを形成する。この溝Ｔの側壁と、溝Ｔの底面の延長面とのなす角度（テーパー角θ）は、９０°未満である。次いで、開口領域ＯＡ１の絶縁膜ＩＦ１をエッチングすることにより、絶縁膜ＩＦ１の端部を後退させる。開口領域ＯＡ２は、開口領域ＯＡ１の略中央部に位置する。
次いで、図４０に示すように、フォトリソグラフィ技術を用いて、開口領域ＯＡ３に開口部を有するフォトレジスト膜ＰＲ３を形成する。開口領域ＯＡ３は、開口領域ＯＡ２の略中央部に位置する。
次いで、図４１に示すように、フォトレジスト膜ＰＲ３をマスクとして、開口領域ＯＡ３のチャネル層ＣＨに不純物イオンを注入する。これにより、溝Ｔの底面に、不純物を含有する半導体領域ＤＳが形成されている。
ここでは、不純物としてＭｇ（マグネシウム）を用い、１０ＫｅＶ〜１５ＫｅＶの打ち込みエネルギーで、１Ｅ１８／ｃｍ２（１×１０１８／ｃｍ２）程度のＭｇをチャネル層（ＧａＮ層）ＣＨにイオン打ち込みする。これにより、ｐ型の不純物を含有する半導体領域ＤＳを形成することができる。また、不純物としてＦ(フッ素)をチャネル層（エピ層基板）ＣＨに導入してもよい。不純物としてフッ素(Ｆ)を注入するには、ＣＦ４プラズマ処理が有効である。試料をＣＦ４プラズマ中に暴露させると、フッ素イオン(Ｆ−)がチャネル層（エピ層基板）ＣＨ中に導入される。具体的には、反応性イオンエッチング装置内で、例えば１３５Ｗの電力で２００秒程度の処理を行えばよい。ただしＣＦ４プラズマ処理による表面損傷を回復させるために、処理後に４００℃で１０分程度の熱処理を行うことが好ましい。なお、ここでは、半導体領域ＤＳの底面の高さをバッファ層ＢＵの表面と同程度の高さとしたが、半導体領域ＤＳは、少なくともチャネルが形成される領域に形成されていればよい。よって、半導体領域ＤＳの底面が、チャネル層ＣＨの底面より高くてもよく、また、半導体領域ＤＳの底面が、バッファ層ＢＵの表面より低くてもよい。次いで、図４２に示すように、プラズマ剥離処理などによりフォトレジスト膜ＰＲ３を除去する。
次いで、図４３に示すように、溝Ｔの内部を含む絶縁膜ＩＦ１上に、被覆膜（保護膜ともいう）ＣＦを形成する。被覆膜ＣＦとして、例えば、酸化シリコン膜を、ＣＶＤ法などを用いて堆積する。次いで、不純物（ここでは、Ｍｇ）を活性化するために、熱処理（アニール）を行う。次いで、被覆膜ＣＦをエッチングなどにより除去する。
次いで、図４４に示すように、絶縁膜ＩＦ２およびゲート電極ＧＥを形成する。絶縁膜ＩＦ２およびゲート電極ＧＥは、実施の形態１または２と同様にして形成することができる（図１３参照）。
次いで、図４５に示すように、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。ソース電極ＳＥおよびドレイン電極ＤＥは、実施の形態１または２と同様にして形成することができる（図１４〜図１６参照）。
このように、本実施の形態においても、実施の形態１や２と同様に、絶縁膜ＩＦ１の溝Ｔ側の端部をドレイン電極ＤＥ側に後退させたので、オン抵抗を低減することができる。また、電界集中が緩和され、ゲート耐圧が向上する（図２１、図１８参照）。
さらに、溝Ｔの底面、即ち、チャネルが形成される領域に、ｐ型不純物やフッ素（フッ素陰イオン）を含有する半導体領域ＤＳを形成したので、その箇所のポテンシャルが持ち上がり閾値Ｖｔｈを向上させることができ、ノーマリーオフ特性をより安定化することができる。
なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
（実施の形態４）
上記実施の形態１〜３で説明した半導体装置（トランジスタ）を適用する電子装置に制限は無いが、例えば、図４６に示す電子装置に適用することができる。図４６は、本実施の形態の電子装置の構成を示す回路図である。
図４６に示す電子装置２２は、車両に用いられる電子装置であり、電源２４および負荷２６と接続されている。電源２４は、例えば、車両に搭載されているバッテリーである。負荷２６は、例えば、車両に搭載されている電子部品、例えば、ヘッドランプ、パワーウインドウの動力源、車両の動力源となるモータである。そして、この電子装置２２は、電源２４から負荷２６に供給する電力を制御している。
電子装置２２は、回路基板（例えば、プリント配線基板）上に搭載された、トランジスタ２１０を有する半導体装置、半導体装置２２０、および制御回路２３０を有する。半導体装置２２０は、マイコンを有しており、回路基板の配線を介してトランジスタ２１０に接続されている。半導体装置２２０は、制御回路２３０を介してトランジスタ２１０を制御する。
詳細には、半導体装置２２０は、制御回路２３０に制御信号を入力する。そして制御回路２３０は、半導体装置２２０から入力された制御信号にしたがって、トランジスタ２１０のゲート電極に信号を入力する。このように、半導体装置２２０は、制御回路２３０を介してトランジスタ２１０を制御する。このトランジスタ２１０が制御されることにより、電源２４からの電力が、適宜、負荷２６に供給される。
例えば、この電子装置２２のトランジスタ２１０として、上記実施の形態１〜３で説明した半導体装置（トランジスタ）を適用することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、実施の形態３の半導体領域ＤＳを実施の形態１（図１）の半導体装置に適用してもよい。
２ＤＥＧ ２次元電子ガス
２２ 電子装置
２４ 電源
２６ 負荷
２１０ トランジスタ
２２０ 半導体装置
２３０ 制御回路
ＢＡ 障壁層
ＢＵ バッファ層
Ｃ チャネル
Ｃ１ コンタクトホール
ＣＦ 被覆膜
ＣＨ チャネル層
ＤＥ ドレイン電極
ＤＳ 半導体領域
ｅ 分極電荷
ＦＰ フィールドプレート電極
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＩＦ１ 絶縁膜
ＩＦ２ 絶縁膜
ＩＦＭ 絶縁膜
ＩＬ１ 絶縁層
ＩＬ２ 絶縁層
Ｌｄ 後退量
Ｌｓ 後退量
ＮＵＣ 核生成層
ＯＡ１ 開口領域
ＯＡ２ 開口領域
ＯＡ３ 開口領域
Ｐ１ 地点
Ｐ２ 地点
ＰＲ１ フォトレジスト膜
ＰＲ２ フォトレジスト膜
ＰＲ３ フォトレジスト膜
Ｓ 基板
ＳＥ ソース電極
ＳＴＲ 歪緩和層
Ｔ 溝
Ｔ１ 膜厚
Ｔ２ 膜厚

Claims (3)

  1. （ａ）第１窒化物半導体層を形成し、前記第１窒化物半導体層上に、前記第１窒化物半導体層よりバンドギャップが広い第２窒化物半導体層を形成することにより積層体を形成する工程、
    （ｂ）前記積層体上の第１開口部を有する第１膜をマスクとして、前記積層体をエッチングすることにより、前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層の途中まで到達する溝を形成する工程、
    （ｃ）前記第１膜の端部を前記溝の端部から後退させる工程、
    （ｄ）前記（ｃ）工程の後、前記溝の内部を含む前記第１膜上に、第２膜を形成する工程、
    （ｅ）前記第２膜上に、ゲート電極を形成する工程、
    を有し、
    前記（ｂ）工程は、
    （ｂ１）前記積層体上に、前記第１開口部を有する前記第１膜と、前記第１膜上に形成され、前記第１開口部の第１端から後退した第３膜との積層膜を形成する工程、
    （ｂ２）前記積層膜をマスクに、前記積層体をエッチングすることにより、前記溝を形成する工程、を有し、
    前記（ｃ）工程は、
    （ｃ１）前記第３膜をマスクに、前記第１膜をエッチングする工程、
    （ｃ２）前記第３膜を除去する工程、を有する、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記第１膜は、窒化シリコンを含有する膜であり、
    前記第２膜は、酸化アルミニウムを含有する膜である、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程は、前記第１膜の端部を前記溝の端部から０．２μｍ以上後退させる工程である、半導体装置の製造方法。
JP2013116659A 2013-06-03 2013-06-03 半導体装置の製造方法 Active JP6220161B2 (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP2013116659A JP6220161B2 (ja) 2013-06-03 2013-06-03 半導体装置の製造方法
US14/271,277 US9559183B2 (en) 2013-06-03 2014-05-06 Semiconductor device with varying thickness of insulating film between electrode and gate electrode and method of manufacturing semiconductor device
TW107116193A TW201830707A (zh) 2013-06-03 2014-05-19 半導體裝置之製造方法
TW103117520A TWI627752B (zh) 2013-06-03 2014-05-19 半導體裝置
EP14169100.6A EP2811528A1 (en) 2013-06-03 2014-05-20 Semiconductor device and method of manufacturing a semiconductor device
KR1020140062770A KR102196786B1 (ko) 2013-06-03 2014-05-26 반도체장치 및 반도체장치의 제조방법
CN201410241729.8A CN104218079B (zh) 2013-06-03 2014-06-03 半导体器件以及制造半导体器件的方法
US15/385,507 US9984884B2 (en) 2013-06-03 2016-12-20 Method of manufacturing semiconductor device with a multi-layered gate dielectric
US15/882,687 US10410868B2 (en) 2013-06-03 2018-01-29 Semiconductor device and method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013116659A JP6220161B2 (ja) 2013-06-03 2013-06-03 半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017120266A Division JP6472839B2 (ja) 2017-06-20 2017-06-20 半導体装置

Publications (3)

Publication Number Publication Date
JP2014236105A JP2014236105A (ja) 2014-12-15
JP2014236105A5 JP2014236105A5 (ja) 2016-03-31
JP6220161B2 true JP6220161B2 (ja) 2017-10-25

Family

ID=50732057

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013116659A Active JP6220161B2 (ja) 2013-06-03 2013-06-03 半導体装置の製造方法

Country Status (6)

Country Link
US (3) US9559183B2 (ja)
EP (1) EP2811528A1 (ja)
JP (1) JP6220161B2 (ja)
KR (1) KR102196786B1 (ja)
CN (1) CN104218079B (ja)
TW (2) TWI627752B (ja)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7501669B2 (en) 2003-09-09 2009-03-10 Cree, Inc. Wide bandgap transistor devices with field plates
US9773877B2 (en) 2004-05-13 2017-09-26 Cree, Inc. Wide bandgap field effect transistors with source connected field plates
US11791385B2 (en) 2005-03-11 2023-10-17 Wolfspeed, Inc. Wide bandgap transistors with gate-source field plates
US9443737B2 (en) 2013-04-03 2016-09-13 Texas Instruments Incorporated Method of forming metal contacts in the barrier layer of a group III-N HEMT
US9679981B2 (en) * 2013-06-09 2017-06-13 Cree, Inc. Cascode structures for GaN HEMTs
US9755059B2 (en) 2013-06-09 2017-09-05 Cree, Inc. Cascode structures with GaN cap layers
US9847411B2 (en) * 2013-06-09 2017-12-19 Cree, Inc. Recessed field plate transistor structures
JP2015177016A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置
TWI567823B (zh) * 2014-12-22 2017-01-21 群創光電股份有限公司 顯示面板與其製造方法
JP6609926B2 (ja) * 2015-01-21 2019-11-27 富士通株式会社 化合物半導体装置及びその製造方法
JP6496149B2 (ja) * 2015-01-22 2019-04-03 ローム株式会社 半導体装置および半導体装置の製造方法
US9954112B2 (en) 2015-01-26 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6462393B2 (ja) * 2015-02-10 2019-01-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP6468886B2 (ja) 2015-03-02 2019-02-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP6659283B2 (ja) 2015-09-14 2020-03-04 株式会社東芝 半導体装置
JP6642883B2 (ja) * 2015-10-08 2020-02-12 ローム株式会社 窒化物半導体装置およびその製造方法
ITUB20155536A1 (it) * 2015-11-12 2017-05-12 St Microelectronics Srl Transistore hemt di tipo normalmente spento includente una trincea contenente una regione di gate e formante almeno un gradino, e relativo procedimento di fabbricazione
ITUB20155862A1 (it) * 2015-11-24 2017-05-24 St Microelectronics Srl Transistore di tipo normalmente spento con ridotta resistenza in stato acceso e relativo metodo di fabbricazione
JP6560112B2 (ja) * 2015-12-09 2019-08-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
EP3252825B1 (en) 2016-05-30 2022-12-21 STMicroelectronics S.r.l. Double-channel hemt device and manufacturing method thereof
US20170345921A1 (en) * 2016-05-30 2017-11-30 Epistar Corporation Power device and method for fabricating thereof
TWI646228B (zh) 2017-08-10 2019-01-01 Nuvoton Technology Corporation 半導體基板及其製造方法
CN107331608B (zh) * 2017-08-23 2020-11-24 成都海威华芯科技有限公司 一种双台阶t型栅的制作方法
US11508824B2 (en) * 2017-09-28 2022-11-22 Intel Corporation Gallium nitride transistors with multiple threshold voltages and their methods of fabrication
JP7308760B2 (ja) * 2017-12-27 2023-07-14 株式会社半導体エネルギー研究所 半導体装置
CN108447897A (zh) * 2018-02-09 2018-08-24 沈阳工程学院 一种自支撑金刚石衬底异质结构及制备方法
JP7316757B2 (ja) * 2018-02-23 2023-07-28 ローム株式会社 半導体装置
JP6767411B2 (ja) * 2018-03-06 2020-10-14 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
JP6762977B2 (ja) * 2018-03-06 2020-09-30 株式会社東芝 半導体装置、半導体装置の製造方法、電源回路、及び、コンピュータ
US11316038B2 (en) * 2018-11-20 2022-04-26 Stmicroelectronics S.R.L. HEMT transistor with adjusted gate-source distance, and manufacturing method thereof
JP7367440B2 (ja) * 2019-10-04 2023-10-24 住友電気工業株式会社 高電子移動度トランジスタの製造方法及び高電子移動度トランジスタ
EP3955314A1 (en) * 2020-08-10 2022-02-16 Infineon Technologies Austria AG Group iii nitride device
JP7543773B2 (ja) * 2020-08-25 2024-09-03 富士通株式会社 半導体装置及びその製造方法
JP7470008B2 (ja) 2020-10-19 2024-04-17 株式会社東芝 半導体装置
US12349386B2 (en) 2021-01-20 2025-07-01 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US11682721B2 (en) * 2021-01-20 2023-06-20 Raytheon Company Asymmetrically angled gate structure and method for making same
CN115458580B (zh) * 2021-06-08 2025-12-09 株式会社东芝 半导体装置
DE112022002854T5 (de) * 2021-07-01 2024-03-14 Rohm Co., Ltd. Nitrid-halbleiterbauteil
US12218202B2 (en) * 2021-09-16 2025-02-04 Wolfspeed, Inc. Semiconductor device incorporating a substrate recess
TWI776721B (zh) * 2021-11-02 2022-09-01 國立陽明交通大學 功率半導體裝置的散熱方法
WO2023082058A1 (en) * 2021-11-09 2023-05-19 Innoscience (Suzhou) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing thereof
US12477771B2 (en) * 2022-03-25 2025-11-18 Nuvoton Technology Corporation Japan Semiconductor device
US12205825B2 (en) * 2022-03-29 2025-01-21 Nanya Technology Corporation Method of preparing semiconductor structure having low dielectric constant layer
TWI819768B (zh) * 2022-06-10 2023-10-21 強茂股份有限公司 金氧半導體元件及其製法
JP7805321B2 (ja) * 2023-01-17 2026-01-23 株式会社東芝 半導体装置
CN116344612B (zh) * 2023-05-24 2023-08-04 湖北九峰山实验室 垂直功率器件及其制作方法
CN120882069A (zh) * 2024-04-28 2025-10-31 华为技术有限公司 半导体工艺方法、半导体器件、电子设备
US20260033382A1 (en) * 2024-07-29 2026-01-29 Texas Instruments Incorporated Group iii-n device including surface passivation

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4385205B2 (ja) * 2002-12-16 2009-12-16 日本電気株式会社 電界効果トランジスタ
JP4417677B2 (ja) 2003-09-19 2010-02-17 株式会社東芝 電力用半導体装置
JP4888115B2 (ja) 2004-02-20 2012-02-29 日本電気株式会社 電界効果トランジスタ
JPWO2005083104A1 (ja) 2004-03-02 2008-01-17 三菱化学株式会社 無細胞タンパク質合成用細胞抽出液の製造法
KR100636680B1 (ko) * 2005-06-29 2006-10-23 주식회사 하이닉스반도체 리세스 게이트 및 비대칭 불순물영역을 갖는 반도체소자 및그 제조방법
JP2007243080A (ja) * 2006-03-13 2007-09-20 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
US7449762B1 (en) * 2006-04-07 2008-11-11 Wide Bandgap Llc Lateral epitaxial GaN metal insulator semiconductor field effect transistor
JP2007311557A (ja) * 2006-05-18 2007-11-29 Toshiba Corp 半導体装置及びその製造方法
JP2008211172A (ja) * 2007-01-31 2008-09-11 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP2008311269A (ja) * 2007-06-12 2008-12-25 Rohm Co Ltd 窒化物半導体素子および窒化物半導体素子の製造方法
US7859021B2 (en) * 2007-08-29 2010-12-28 Sanken Electric Co., Ltd. Field-effect semiconductor device
JP4761319B2 (ja) * 2008-02-19 2011-08-31 シャープ株式会社 窒化物半導体装置とそれを含む電力変換装置
JP2010118556A (ja) * 2008-11-13 2010-05-27 Furukawa Electric Co Ltd:The 半導体装置および半導体装置の製造方法
JP5653607B2 (ja) * 2008-11-26 2015-01-14 古河電気工業株式会社 ＧａＮ系電界効果トランジスタおよびその製造方法
JP5564815B2 (ja) 2009-03-31 2014-08-06 サンケン電気株式会社 半導体装置及び半導体装置の製造方法
JP4794656B2 (ja) * 2009-06-11 2011-10-19 シャープ株式会社 半導体装置
JP2011044647A (ja) * 2009-08-24 2011-03-03 Sharp Corp Ｉｉｉ族窒化物系電界効果トランジスタおよびその製造方法
JP5589329B2 (ja) * 2009-09-24 2014-09-17 豊田合成株式会社 Ｉｉｉ族窒化物半導体からなる半導体装置、電力変換装置
CN102343709B (zh) * 2010-07-29 2015-09-30 海德堡印刷机械股份公司 用于在印刷机中对印刷页张撒布粉末的设备
JP5694020B2 (ja) * 2011-03-18 2015-04-01 トランスフォーム・ジャパン株式会社 トランジスタ回路
JP5597581B2 (ja) * 2011-03-23 2014-10-01 株式会社東芝 窒化物半導体装置及びその製造方法
TWI544628B (zh) 2011-05-16 2016-08-01 瑞薩電子股份有限公司 Field effect transistor and semiconductor device
JP5548910B2 (ja) * 2011-05-26 2014-07-16 古河電気工業株式会社 電界効果型トランジスタ
JP5825018B2 (ja) * 2011-09-29 2015-12-02 富士通株式会社 化合物半導体装置及びその製造方法
US8519767B2 (en) * 2011-12-21 2013-08-27 Micron Technology, Inc. Methods, apparatuses, and circuits for bimodal disable circuits
KR20140013247A (ko) * 2012-07-23 2014-02-05 삼성전자주식회사 질화물계 반도체 소자 및 그의 제조 방법
JP6301640B2 (ja) * 2013-11-28 2018-03-28 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6270572B2 (ja) * 2014-03-19 2018-01-31 株式会社東芝 半導体装置及びその製造方法

Also Published As

Publication number Publication date
KR102196786B1 (ko) 2020-12-30
US10410868B2 (en) 2019-09-10
KR20140142147A (ko) 2014-12-11
US9559183B2 (en) 2017-01-31
US20180151377A1 (en) 2018-05-31
CN104218079A (zh) 2014-12-17
TW201830707A (zh) 2018-08-16
TW201448230A (zh) 2014-12-16
US20140353720A1 (en) 2014-12-04
CN104218079B (zh) 2021-04-23
EP2811528A1 (en) 2014-12-10
JP2014236105A (ja) 2014-12-15
US9984884B2 (en) 2018-05-29
US20170103898A1 (en) 2017-04-13
TWI627752B (zh) 2018-06-21

Similar Documents

Publication Publication Date Title
JP6220161B2 (ja) 半導体装置の製造方法
US9853108B2 (en) Nitride semiconductor device using insulating films having different bandgaps to enhance performance
US10256100B2 (en) Manufacturing method of semiconductor device and semiconductor device
CN108604597B (zh) 具有al(1-x)sixo栅极绝缘体的增强模式iii-氮化物器件
US9590071B2 (en) Manufacturing method of semiconductor device and semiconductor device
KR101527647B1 (ko) 헤테로구조 반도체 디바이스 및 헤테로구조 반도체 디바이스의 제조 방법
CN104009075B (zh) 半导体装置
CN106537560B (zh) 形成增强模式iii族氮化物器件
JP6337726B2 (ja) 半導体装置およびその製造方法
JP5688556B2 (ja) 電界効果トランジスタ
US20160225857A1 (en) Semiconductor device and method for manufacturing the same
US10784361B2 (en) Semiconductor device and method for manufacturing the same
KR20100138871A (ko) 반도체 장치 및 반도체 장치의 제조 방법
JP6472839B2 (ja) 半導体装置
CN103314438A (zh) 氮化物系半导体装置
US8558242B2 (en) Vertical GaN-based metal insulator semiconductor FET

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160215

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160913

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161109

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170321

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170620

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20170628

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170905

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170929

R150 Certificate of patent or registration of utility model

Ref document number: 6220161

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150