JP7367440B2 - 高電子移動度トランジスタの製造方法及び高電子移動度トランジスタ - Google Patents

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Description

本開示は、高電子移動度トランジスタの製造方法及び高電子移動度トランジスタに関する。
特許文献１には、半導体装置に関する技術が開示されている。この半導体装置は、第１のＧａＮ系半導体層、第２のＧａＮ系半導体層、ソース電極、ドレイン電極、ゲート電極、及びパッシベーション膜を備える。第２のＧａＮ系半導体層は、第１のＧａＮ系半導体層上に設けられ、第１のＧａＮ系半導体層より大きいバンドギャップを有する。ソース電極及びドレイン電極は、第２のＧａＮ系半導体層に電気的に接続される。ゲート電極は、ソース電極とドレイン電極の間に設けられる。パッシベーション膜は、ソース電極及びドレイン電極とゲート電極との間の第２のＧａＮ系半導体層上に設けられる。パッシベーション膜は、膜厚が０．２ｎｍ以上２ｎｍ未満の窒素を含む第１の絶縁膜と、第１の絶縁膜上に設けられ、酸素を含む第２の絶縁膜とを有する。
特許文献２には、半導体装置に関する技術が開示されている。この半導体装置は、結晶構造を有する主半導体領域と、主半導体領域に接続された複数の電極と、表面安定化半導体層とを備える。表面安定化半導体層は、主半導体領域と異なる材料から成り、主半導体領域の表面における複数の電極間の少なくとも一部上に配置され、主半導体領域の表面の帯電荷を相殺する機能を有する。表面安定化半導体層は、ｐ型金属酸化物半導体層又はｎ型金属酸化物半導体層である。
特許文献３には、電界効果トランジスタに関する技術が開示されている。この電界効果トランジスタは、半導体基板、ソース電極、ドレイン電極、ゲート電極、及び有機半導体膜を備える。半導体基板は、第１の半導体層と、２次元電子ガスを生成するために第１の半導体層に隣接配置された第２の半導体層とを含む。ソース電極及びドレイン電極は、半導体基板の一方の主面上に形成されている。ゲート電極は、半導体基板の一方の主面におけるソース電極とドレイン電極との間に配置されている。有機半導体膜は、ｐ型の導電型を有し、半導体基板の一方の主面のソース電極とドレイン電極との間の少なくとも一部の上に配置されている。
特許文献４には、電界効果トランジスタに関する技術が開示されている。この電界効果トランジスタは、ヘテロ接合を含むＩＩＩ族窒化物半導体層構造と、該半導体層構造上に離間して形成されたソース電極およびドレイン電極と、ソース電極とドレイン電極の間に配置されたゲート電極とを備える。ゲート電極とドレイン電極との間の領域において、ＩＩＩ族窒化物半導体層構造の上部に絶縁膜を介して電界制御電極が形成されている。絶縁膜は、シリコンおよび窒素を構成元素として含む第１の絶縁膜と、第１の絶縁膜よりも低い比誘電率を有する第２の絶縁膜とを含む。
非特許文献１には、ＧａＮ系半導体を主材料とする高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）に関する技術が開示されている。この文献には、半導体層の表面にＳｉＯＮ膜を設けることにより、表面ポテンシャルを制御することが記載されている。
特開２０１６－１４３８４３号公報 特開２００８－０３４４３８号公報 特開２００７－０２７２８４号公報 特開２００４－２１４４７１号公報
Shih-Chien Liu et al., "Effective Passivation With High-DensityPositive Fixed Charges for GaN MIS-HEMTs", Journal of the Electron DevicesSociety, IEEE, Volume 5, No. 3, May 2017 K. Zhang et al., "Observation of threshold voltage instabilities in AlGaN/GaN MISHEMTs",Semiconductor Science and Technology, Vol. 29 (2014)
窒化物系半導体を主な構成材料とするＨＥＭＴにおいては、高電圧を印加するとドレイン電流が減少する（オン抵抗が大きくなる）という、いわゆる電流コラプスを低減することが課題となっている。すなわち、２次元電子ガス層の電子が高電圧により加速されると、電子がバリア層の界面準位に捕獲され、半導体表面ポテンシャルが上昇する。これにより、２次元電子ガス層の電子が減少する。
窒化物半導体層の表面には、保護膜としてＳｉ化合物膜が堆積される。このＳｉ化合物膜に界面準位密度と同等以上の密度の固定正電荷が存在すれば、半導体表面ポテンシャルの上昇は抑制される。例えば、非特許文献２には、ＳｉＮ／ＧａＮの界面準位密度が１．０×１０１２ｃｍ－２～１．０×１０１３ｃｍ－２程度であることが記載されている。非特許文献１には、２．７×１０１３ｃｍ－２の固定正電荷を膜中に有するＳｉＯＮ膜を表面保護膜として用いることにより、半導体表面ポテンシャルの上昇を抑制し、電流コラプスを低減できることが記載されている。
しかしながら、ＳｉＯＮ膜やＳｉＯ2膜といったＳｉ酸化膜を窒化物半導体層の表面保護膜として用いる場合、次の問題が生じる。通常、表面保護膜には、ゲート電極と窒化物半導体層とを接触させるための開口（ゲート開口）が設けられる。表面保護膜としてＳｉ化合物膜を用いる場合、ゲート開口をドライエッチングにより形成する際のエッチングガスとして、窒化物半導体に対するエッチング選択比が大きいフッ素系ガスが用いられる。しかし、表面保護膜がＳｉＯＮ膜やＳｉＯ2膜といったＳｉ酸化膜である場合、ＳｉＮ膜と比較してエッチングレートが遅い。故に、エッチング時間の長時間化によるコスト増大を招く。更に、オーバーエッチング時間も長くなるので、半導体表面へのダメージが増大する。
なお、特許文献２，３に記載されているように、半導体表面ポテンシャルを低減するためにｐ型半導体層等を追加することも考えられる。或いは、特許文献４に記載されているように、ゲート電極とドレイン電極との間に電界制御電極を追加することも考えられる。しかし、これらの構成では、半導体層及び電極形成のための材料コストが増大する。
そこで、本開示は、表面保護膜のエッチングレートの低下を抑制し、材料コストを増大することなく電流コラプスを低減できるＨＥＭＴの製造方法及びＨＥＭＴを提供することを目的とする。
一実施形態に係るＨＥＭＴの製造方法は、窒化物半導体によって構成されバリア層を含む半導体積層の表面上に、第１ＳｉＮ膜を、成膜炉の炉内温度を７００℃以上９００℃以下の第１の温度に設定した状態で減圧ＣＶＤ法により形成する第１工程と、成膜炉内を真空引きして炉内圧力を１Ｐａ以下とし、且つ成膜炉の炉内温度を７００℃以上９００℃以下の第２の温度に設定した状態で成膜炉内の水分および酸素により第１ＳｉＮ膜上に界面酸化層を形成する第２工程と、第２ＳｉＮ膜を、成膜炉の炉内温度を７００℃以上９００℃以下の第３の温度に設定した状態で減圧ＣＶＤ法により界面酸化層上に形成する第３工程とを含む。
一実施形態に係るＨＥＭＴは、窒化物半導体によって構成されバリア層を含む半導体積層と、半導体積層の表面上に設けられた第１ＳｉＮ膜、及び第１ＳｉＮ膜上に設けられた第２ＳｉＮ膜を含む表面保護膜とを備え、表面保護膜は、第１ＳｉＮ膜と第２ＳｉＮ膜との間に界面酸化層を更に含み、界面酸化層は、５×１０２１ｃｍ－３を超える酸素原子、及び１×１０２０ｃｍ－３を超える塩素原子を含み、１ｎｍ以下の厚さを有する。
本開示によれば、表面保護膜のエッチングレートの低下を抑制し、材料コストを増大することなく電流コラプスを低減できるＨＥＭＴの製造方法及びＨＥＭＴを提供できる。
図１は、一実施形態に係る製造方法によって製造されるトランジスタ１の一例を示す断面図である。 図２の（ａ）及び（ｂ）は、一実施形態に係るトランジスタ１の製造方法を説明する図である。 図３の（ａ）及び（ｂ）は、一実施形態に係るトランジスタ１の製造方法を説明する図である。 図４の（ａ）及び（ｂ）は、一実施形態に係るトランジスタ１の製造方法を説明する図である。 図５は、一実施形態の製造方法により作成されたトランジスタ１の表面付近における、ＳＩＭＳによる分析結果を示すグラフである。 図６は、一実施形態の製造方法により作製されたトランジスタ１のＣＶ特性を測定した結果を示すグラフである。 図７は、界面酸化層１３を備えないトランジスタのＣＶ特性を測定した結果を示すグラフである。 図８の（ａ）は、一実施形態のトランジスタ１のバンド図である。図８の（ｂ）は、一実施形態においてＳｉＮ膜１１とＡｌＧａＮバリア層５との界面準位に電子が捕獲された場合のバンド図である。 図９の（ａ）は、比較例として、界面酸化層１３を備えないトランジスタのバンド図である。図９の（ｂ）は、比較例においてＳｉＮ膜１１とＡｌＧａＮバリア層５との界面準位に電子が捕獲された場合のバンド図である。
［本開示の実施形態の説明］
最初に、本開示の実施形態を列記して説明する。一実施形態に係るＨＥＭＴの製造方法は、窒化物半導体によって構成されバリア層を含む半導体積層の表面上に、第１ＳｉＮ膜を、成膜炉の炉内温度を７００℃以上９００℃以下の第１の温度に設定した状態で減圧ＣＶＤ法により形成する第１工程と、成膜炉内を真空引きして炉内圧力を１Ｐａ以下とし、且つ成膜炉の炉内温度を７００℃以上９００℃以下の第２の温度に設定した状態で成膜炉内の水分および酸素により第１ＳｉＮ膜上に界面酸化層を形成する第２工程と、第２ＳｉＮ膜を、成膜炉の炉内温度を７００℃以上９００℃以下の第３の温度に設定した状態で減圧ＣＶＤ法により界面酸化層上に形成する第３工程とを含む。
この製造方法は、半導体積層の表面上に減圧ＣＶＤ法により第１ＳｉＮ膜を形成したのち、第２ＳｉＮ膜を形成する前に、界面酸化層を形成する工程を含む。この工程では、炉内圧力を１Ｐａ以下とし、且つ炉内温度をＳｉＮの成膜温度範囲内に保ちつつ、成膜炉内の水分および酸素により第１ＳｉＮ膜上に界面酸化層を形成する。なお、このとき形成される界面酸化層は、例えば厚さ１ｎｍ以下といった極めて薄い層である。このように、第１ＳｉＮ膜と第２ＳｉＮ膜との間に、極めて薄い界面酸化層が設けられる。この界面酸化層は固定正電荷を有し、界面準位を形成する。その結果、半導体表面ポテンシャルを抑制して電流コラプスを低減することができる。また、界面酸化層は極めて薄いので、ＳｉＮ膜よりもエッチングレートが遅いという欠点は殆ど問題とならない。故に、表面保護膜がＳｉＯＮ膜やＳｉＯ2膜といったＳｉ酸化膜である場合と比較して、表面保護膜のエッチングレートの低下を抑制することができる。また、ＳｉＮ膜の成膜工程を中断するだけで界面酸化層を形成することができるので、材料コストが増大することもない。
上記の製造方法において、第２工程は、成膜炉内を真空引きして炉内圧力を１Ｐａ以下とし、且つ成膜炉の炉内温度を７００℃以上９００℃以下の第２の温度に設定した状態で、少なくとも３０秒間継続されてもよい。この場合、界面酸化層を容易に形成することができる。
上記の製造方法において、第１工程及び第２工程では、シリコン原料としてのジクロロシランガスの流量と、窒素原料としてのアンモニアガスの流量との比率を１：１に設定してもよい。この場合、良質のＳｉＮ膜を形成することができる。
上記の製造方法において、第２の温度及び第３の温度を第１の温度と等しくしてもよい。この場合、温度変化に要する時間を省き、第２ＳｉＮ膜を効率よく形成することができる。
一実施形態に係るＨＥＭＴは、窒化物半導体によって構成されバリア層を含む半導体積層と、半導体積層の表面上に設けられた第１ＳｉＮ膜、及び第１ＳｉＮ膜上に設けられた第２ＳｉＮ膜を含む表面保護膜とを備え、表面保護膜は、第１ＳｉＮ膜と第２ＳｉＮ膜との間に界面酸化層を更に含み、界面酸化層は、５×１０２１ｃｍ－３を超える酸素原子、及び１×１０２０ｃｍ－３を超える塩素原子を含み、１ｎｍ以下の厚さを有する。
このＨＥＭＴは、１ｎｍ以下の厚さを有する極めて薄い界面酸化層を第１ＳｉＮ膜と第２ＳｉＮ膜との間に備えている。この界面酸化層は固定正電荷を有し、界面準位を形成する。その結果、半導体表面ポテンシャルを抑制して電流コラプスを低減することができる。また、界面酸化層は極めて薄いので、ＳｉＮ膜よりもエッチングレートが遅いという欠点は殆ど問題とならない。故に、表面保護膜がＳｉＯＮ膜やＳｉＯ2膜といったＳｉ酸化膜である場合と比較して、表面保護膜のエッチングレートの低下を抑制することができる。また、ＳｉＮ膜の成膜工程を中断するだけで界面酸化層を形成することができるので、材料コストが増大することもない。
上記のＨＥＭＴにおいて、第１ＳｉＮ膜及び第２ＳｉＮ膜は１×１０２０ｃｍ－３を超える塩素原子を含んでもよい。減圧ＣＶＤ法によって第１ＳｉＮ膜及び第２ＳｉＮ膜を成膜すると、第１ＳｉＮ膜及び第２ＳｉＮ膜は、このような高濃度の塩素原子を含むこととなる。
［本開示の実施形態の詳細］
本開示のＨＥＭＴの製造方法及びＨＥＭＴの具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
図１は、一実施形態に係る製造方法によって製造されるトランジスタ１の一例を示す断面図である。図１に示されるように、トランジスタ１は、基板３、半導体積層７、表面保護膜１０、ソース電極２１、ドレイン電極２２、及びゲート電極２３を備える。半導体積層７は、基板３側から順に、チャネル層４及びバリア層５を含む。トランジスタ１はＨＥＭＴであり、チャネル層４とバリア層５との界面に２次元電子ガス（2 Dimensional Electron Gas：２ＤＥＧ）が生じることにより、チャネル層４内にチャネル領域が形成される。
基板３は、結晶成長用の基板である。基板３として、例えばＳｉＣ基板、ＧａＮ基板、又はサファイア（Ａｌ２Ｏ３）基板が挙げられる。本実施形態では、基板３はＳｉＣ基板である。チャネル層４は、基板３上にエピタキシャル成長した層であり、上述した２次元電子ガスが生じ、ドレイン電流が流れるチャネル領域を有する。チャネル層４は、窒化物半導体で構成され、例えばＧａＮ層である。チャネル層４の厚さは、例えば４００ｎｍ以上２０００ｎｍ以下である。
バリア層５は、チャネル層４上にエピタキシャル成長した層である。バリア層５は、チャネル層４よりも電子親和力が大きい窒化物半導体で構成され、例えばＡｌＧａＮ層、ＩｎＡｌＮ層、およびＩｎＡｌＧａＮ層を含む。バリア層５には不純物が含まれてもよい。本実施形態では、バリア層５は、ｎ型のＡｌＧａＮ層である。バリア層５の厚さは、例えば５ｎｍ以上３０ｎｍ以下である。
なお、基板３とチャネル層４との間に、図示しないバッファ層が設けられてもよい。バッファ層は、チャネル層４及びバリア層５を異種基板である基板３上にエピタキシャル成長するための緩衝層である。バッファ層は、窒化物半導体で構成され、例えばＡｌＮ層である。バッファ層の厚さは、例えば１０ｎｍ以上１００ｎｍ以下である。また、図示しないキャップ層がバリア層５上に設けられてもよい。キャップ層は、バリア層５上にエピタキシャル成長した層である。キャップ層は、窒化物半導体で構成され、例えばＧａＮ層である。キャップ層も不純物を含んでもよい。本実施形態では、キャップ層は、ｎ型ＧａＮ層からなる。キャップ層の厚さの下限値は、例えば１．５ｎｍである。キャップ層の厚さの上限値は、例えば５．０ｎｍである。
表面保護膜１０は、半導体積層７の表面上（本実施形態ではバリア層５上）に設けられた絶縁性の膜である。表面保護膜１０は、ＳｉＮ膜１１（第１ＳｉＮ膜）、ＳｉＮ膜１２（第２ＳｉＮ膜）、及び界面酸化層１３を含む。ＳｉＮ膜１１は、半導体積層７の表面上に設けられた窒化シリコン（ＳｉＮ）からなる膜であり、半導体積層７の表面に接している。後述するように、ＳｉＮ膜１１は減圧ＣＶＤ（Low Pressure ChemicalVapor Deposition；ＬＰＣＶＤ）法によって形成される。減圧ＣＶＤ法では成膜温度が高温のため、例えばプラズマＣＶＤ法により形成される場合と比較して、ＳｉＮ膜１１の膜質は緻密である。ＳｉＮ膜１１の厚さの下限値は例えば１０ｎｍであり、上限値は例えば１００ｎｍである。なお、ＬＰＣＶＤ法によって形成されるＳｉＮ膜１１は、１×１０２０ｃｍ－３を超える塩素原子を含む。
ＳｉＮ膜１２は、ＳｉＮ膜１１上に設けられたＳｉＮからなる膜である。ＳｉＮ膜１１と同様、ＳｉＮ膜１２もまたＬＰＣＶＤ法によって形成される。従って、ＳｉＮ膜１２の膜質もまた、ＳｉＮ膜１１と同様に緻密である。ＳｉＮ膜１２の厚さの下限値は例えば１０ｎｍであり、上限値は例えば１００ｎｍである。一例では、ＳｉＮ膜１２は、ＳｉＮ膜１１の膜厚と同じ大きさの膜厚を有する。なお、ＬＰＣＶＤ法によって形成されるＳｉＮ膜１２は、１×１０２０ｃｍ－３を超える塩素原子を含む。
界面酸化層１３は、ＳｉＮ膜１１とＳｉＮ膜１２との間に位置する、極めて薄い層である。界面酸化層１３は、５×１０２１ｃｍ－３を超える酸素原子、及び１×１０２０ｃｍ－３を超える塩素原子を含む。界面酸化層１３は、原子数個分の厚さしかない、例えば１ｎｍ以下の厚さの層である。後述するように、界面酸化層１３は、ＳｉＮ膜１１の成膜が完了したのちＳｉＮ膜１２の成膜を開始するまでの間に、真空引きを行うことによって成膜炉内に放出されたデガスに含まれる水分及び酸素がＳｉＮ膜１１の表面を酸化させることによって形成される。すなわち、界面酸化層１３はＳｉＯＮを含む。
なお、本実施形態において、酸素原子及び塩素原子の密度の測定方法は、二次イオン質量分析法である。
表面保護膜１０は、ゲート開口１０ａ、ソース開口１０ｂ、及びドレイン開口１０ｃを有する。ゲート開口１０ａは、ソース開口１０ｂとドレイン開口１０ｃとの間に位置する。ゲート開口１０ａ、ソース開口１０ｂ、及びドレイン開口１０ｃ内では、半導体積層７の表面が露出している。
ソース電極２１は、ソース開口１０ｂを塞ぎ、かつ、半導体積層７上にも設けられ、ソース開口１０ｂを介してバリア層５と接している。ドレイン電極２２は、ドレイン開口１０ｃを塞ぎ、かつ、半導体積層７上にも設けられ、ドレイン開口１０ｃを介してバリア層５と接している。ソース電極２１及びドレイン電極２２は、オーミック電極であり、例えばチタン（Ｔｉ）層とアルミニウム（Ａｌ）層との積層構造を合金化して形成されたものである。ソース電極２１及びドレイン電極２２は、Ａｌ層の上に他のＴｉ層をさらに積層化した上で合金化されてもよい。
ゲート電極２３は、ソース電極２１とドレイン電極２２との間の半導体積層７上の領域に設けられ、ＳｉＮ膜１２の表面に接し、またゲート開口１０ａを介して半導体積層７のキャップ層（またはバリア層５）に接している。具体的には、ゲート電極２３は、ゲート開口１０ａを埋め込んでおり、ゲート開口１０ａ内の半導体積層７と、ゲート開口１０ａの側壁とに接している。ゲート電極２３は半導体積層７とショットキ接触する材料を含み、例えばニッケル（Ｎｉ）層と金（Ａｕ）層との積層構造を有する。この場合、Ｎｉ層が半導体積層７にショットキ接触する。なお、半導体積層７とショットキ接触できる材料としては、Ｎｉの他にＰｔ（白金）等が挙げられる。Ｎｉ層の厚さは例えば２００ｎｍであり、Ａｕ層の厚さは例えば７００ｎｍである。
ここで、図２～図４を参照しながら本実施形態に係るトランジスタ１の製造方法を説明する。図２～図４それぞれの（ａ）及び（ｂ）は、本実施形態に係るトランジスタ１の製造方法を説明する図である。
まず、図２の（ａ）に示されるように、チャネル層４及びバリア層５を含む半導体積層７を基板３上に形成する。例えば、有機金属気相成長法（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ）を用いて、チャネル層４として機能するＧａＮ層、及びバリア層５として機能するＡｌＧａＮ層を、ＳｉＣ基板上に順に成長する。なお、チャネル層４を成長する前に、バッファ層として機能するＡｌＮ層を成長してもよい。また、バリア層５を成長した後に、キャップ層として機能するＧａＮ層を更に成長してもよい。
次に、ＳｉＮ膜１１，１２を成膜するための成膜炉の炉内温度を所定温度に昇温する。この所定温度は、ＳｉＮ膜１１，１２を成膜する温度よりも低く、例えば５００℃以下である。５００℃以下とすることにより、減圧時にＧａＮの平衡蒸気圧を下回ることを防ぎ、ＧａＮの分解を抑制できる。そして、半導体積層７が形成された基板３を搬送装置にセットし、図２の（ｂ）に示されるように、当該基板３を大気雰囲気中にて成膜炉Ｄ内に搬送する。
続いて、成膜炉Ｄのリークチェックを行う。具体的には、成膜炉Ｄの炉内温度を、ＳｉＮ膜１１を成膜する際の炉内設定温度（第１の温度）よりも低い温度に設定する。その状態で、炉内圧力が１Ｐａ以下となるように成膜炉Ｄ内の真空引きを行う。そして、排気を停止し、成膜炉Ｄ内の気密状態を維持する。その状態で、所定時間のリークチェックを実施する。成膜炉Ｄ内の気密状態を維持すると、成膜炉Ｄ内に生じるデガスによって、炉内圧力が僅かに上昇する。このリークチェックでは、成膜炉Ｄの炉内において例えば０．１ｓｃｃｍ（Standard Cubic Centimeter per Minute）以上のデガス流量に相当する圧力上昇を確認する。なお、炉内圧力の上昇度合いは、成膜炉Ｄの容積によって変化する。デガス流量は、例えば時間当たりの炉内圧力の上昇と成膜炉Ｄの容積とに基づいて見積もることができる。リークチェック時間は、例えば３０秒以上３００秒以下であり、一例では９０秒である。リークチェック後、成膜炉Ｄ内を再び真空引きして炉内圧力を１Ｐａ以下とし、その後、成膜炉Ｄ内に窒素ガスを供給して炉内圧力を例えば１００ｋＰａとする。
続いて、図３の（ａ）に示されるように、成膜炉Ｄ内において、半導体積層７の表面を覆うＳｉＮ膜１１を成膜する。この工程では、シリコン原料としてのジクロロシランガス、及び窒素原料としてのアンモニアガスを用いたＬＰＣＶＤ法により、ＳｉＮ膜１１を半導体積層７上に堆積する。具体的には、まず、成膜炉Ｄの炉内温度を、例えば７００℃以上９００℃以下の第１の温度に設定する。これは、プラズマＣＶＤ法における成膜温度よりも極めて高い温度である。但し、この温度は、半導体積層７の成長温度と同等か、それよりも低い。一例では、１０分以上の時間をかけて第１の温度まで昇温させる。一実施例では、第１の温度は８００℃である。炉内温度が安定した後、成膜炉Ｄ内の真空引きを行って炉内圧力を１Ｐａ以下とする。その後、成膜炉Ｄ内にアンモニアを供給して、炉内圧力を所定の圧力にする。所定の圧力は、例えば５Ｐａ以上５０Ｐａ以下であり、一実施例では２０Ｐａである。その後、ジクロロシランガスの供給を開始して、ＳｉＮ膜１１を成膜する。ジクロロシランガスの流量と、アンモニアガスの流量との比率は、例えば１：１に設定される。ＳｉＮ膜１１の厚さが目標値（例えば１０ｎｍ）に達した時点でジクロロシラン及びアンモニアの供給を止め、ＳｉＮ膜１１の成膜を停止する。ＳｉＮ膜１１の成膜に要する時間は例えば数分である。
続いて、成膜炉Ｄ内を真空引きして炉内圧力を１Ｐａ以下とする。また、成膜炉Ｄの炉内温度を７００℃以上９００℃以下の第２の温度に設定する。その状態で、少なくとも３０秒間、ＳｉＮ膜１１の表面を成膜炉Ｄ内に晒す。このとき、成膜炉Ｄの炉壁Ｄａ等に残留している水分及び酸素がデガスとして炉内に放出され、ＳｉＮ膜１１の表面を酸化させる。また、前述したリークチェック時にデガスとして放出された水分及び酸素もまた、ＳｉＮ膜１１の表面を酸化させる。このようにして、成膜炉Ｄ内の水分および酸素によりＳｉＮ膜１１上に界面酸化層１３が形成される。なお、このとき形成される界面酸化層１３は、例えば厚さ１ｎｍ以下といった極めて薄い層である。ＳｉＮ膜１１の表面を成膜炉Ｄ内に晒す際の炉内設定温度（第２の温度）は、ＳｉＮ膜１１を成膜する際の炉内設定温度（第１の温度）と等しくてもよく、異なってもよい。
成膜炉Ｄの炉壁Ｄａの表面の構成材料は、ＳｉＯ2などの無機酸化物を含んでもよい。この場合、上記工程において真空引きした際に、炉壁Ｄａの表面から水分及び酸素がデガスとして放出され易くなる。故に、十分な厚さの界面酸化層１３を容易に形成することができる。
続いて、図３の（ｂ）に示されるように、成膜炉Ｄ内において、ＳｉＮ膜１１上（正確には界面酸化層１３上）に、ＳｉＮ膜１２を成膜する。この工程では、ＳｉＮ膜１１と同様、ジクロロシランガス及びアンモニアガスを原料とするＬＰＣＶＤ法により、ＳｉＮ膜１２をＳｉＮ膜１１上に堆積する。具体的には、まず、成膜炉Ｄの炉内温度を、例えば７００℃以上９００℃以下の第３の温度に設定する。これは、プラズマＣＶＤ法における成膜温度よりも極めて高い温度である。但し、この温度は、半導体積層７の成長温度と同等か、それよりも低い。一例では、１０分以上の時間をかけて第３の温度まで昇温させる。一実施例では、第３の温度は８００℃である。ＳｉＮ膜１２を成膜する際の炉内設定温度（第３の温度）は、ＳｉＮ膜１１を成膜する際の炉内設定温度（第１の温度）、及びＳｉＮ膜１１の表面を成膜炉Ｄ内に晒す際の炉内設定温度（第２の温度）の一方または双方と等しくてもよく、何れとも異なってもよい。炉内温度が安定した後、成膜炉Ｄ内の真空引きを行って炉内圧力を１Ｐａ以下とする。その後、成膜炉Ｄ内にアンモニアを供給して、炉内圧力を所定の圧力にする。所定の圧力は、例えば５Ｐａ以上５０Ｐａ以下であり、一実施例では２０Ｐａである。その後、ジクロロシランガスの供給を開始して、ＳｉＮ膜１２を成膜する。ジクロロシランガスの流量と、アンモニアガスの流量との比率は、例えば１：１に設定される。ＳｉＮ膜１２の厚さが目標値（例えば１０ｎｍ）に達した時点でジクロロシラン及びアンモニアの供給を止め、ＳｉＮ膜１２の成膜を停止する。ＳｉＮ膜１２の成膜に要する時間は例えば数分である。ＳｉＮ膜１２の成膜時間は、例えばＳｉＮ膜１１の成膜時間と等しくてもよい。その場合、ＳｉＮ膜１１の膜厚と、ＳｉＮ膜１２の膜厚とが互いに等しくなる。
続いて、成膜炉Ｄの炉内温度を所定温度（例えば５００℃）まで降温する。そして、成膜の際に生じた成膜炉Ｄ内の塩素ガスを追い出すため、窒素によるサイクルパージを実施する。塩素ガスを希釈限界（例えば２ｐｐｍ）まで希釈できたら、基板３を成膜炉Ｄから取り出す。塩素ガスの濃度は、例えばガス検知器によって測定され得る。
続いて、図４の（ａ）に示されるように、表面保護膜１０の一部を選択的にエッチングし、ソース開口１０ｂ及びドレイン開口１０ｃを形成する。例えば、レジストマスクを介する選択的なドライエッチングにより、表面保護膜１０にソース開口１０ｂ及びドレイン開口１０ｃを形成する。その後、図４の（ｂ）に示されるように、ソース開口１０ｂ内にソース電極２１を形成し、ドレイン開口１０ｃ内にドレイン電極２２を形成する。この工程では、ソース電極２１及びドレイン電極２２を、例えば真空蒸着及びリフトオフにより形成する。その後、これらをオーミック電極とするための熱処理による合金化を行う。
続いて、表面保護膜１０に対し選択的にドライエッチングを施すことにより、表面保護膜１０にゲート開口１０ａを形成して半導体積層７を露出させる。ドライエッチングは、例えば反応性イオンエッチング（ReactiveIon Etching；ＲＩＥ）である。エッチングガスとしては、例えばフッ素系ガスが用いられる。フッ素系ガスとしては、例えば、ＳＦ6，ＣＦ4，ＣＨＦ3，Ｃ3Ｆ6，及びＣ2Ｆ6からなる群から１つ以上が選択される。ＲＩＥ装置は、誘導結合型（InductiveCoupled Plasma；ＩＣＰ）のものであってもよい。フッ素系ガス（ＳＦ6）を用いる場合のエッチング条件としては、反応圧力を２～３Ｐａの範囲内（一実施例では２Ｐａ）に、ＲＦパワー（ＩＣＰパワー）を５０～３００Ｗの範囲内（一実施例では１００Ｗ）に、Ｂｉａｓパワーを５～５０Ｗの範囲内（一実施例では１０Ｗ）にそれぞれ設定する。
続いて、ゲート開口１０ａ内、及びゲート開口１０ａの周縁部におけるＳｉＮ膜１２の表面上に、ゲート電極２３をリフトオフにより形成する。この工程では、ゲート金属としてニッケル（Ｎｉ）、金（Ａｕ）の多層膜を、半導体積層７及びＳｉＮ膜１２上に、例えば抵抗加熱式の真空蒸着法により堆積する。以上の工程を経て、図１に示された本実施形態のトランジスタ１が作製される。
以上に説明した本実施形態によるトランジスタ１の製造方法及びトランジスタ１によって得られる効果について説明する。本実施形態の製造方法では、半導体積層７の表面上に減圧ＣＶＤ法によりＳｉＮ膜１１を形成したのち、ＳｉＮ膜１２を形成する前に、界面酸化層１３を形成する工程（図３の（ａ））を含む。この工程では、前述した条件下においてＳｉＮ膜１１の表面を成膜炉Ｄ内に晒すことにより、成膜炉Ｄの炉壁Ｄａ等に残留している水分及び酸素がデガスとして炉内に放出され、ＳｉＮ膜１１の表面を酸化させて、極めて薄い界面酸化層１３が形成される。このように、ＳｉＮ膜１１とＳｉＮ膜１２との間に、成膜炉Ｄ内の水分および酸素による極めて薄い界面酸化層１３が設けられる。この界面酸化層１３は固定正電荷を有し、界面準位を形成する。その結果、半導体表面ポテンシャルを抑制して電流コラプスを低減することができる。
また、界面酸化層１３は極めて薄いので、フッ素系ガスを用いたドライエッチングにおいてＳｉＮ膜よりもエッチングレートが遅いという欠点は殆ど問題とならない。例えば、ＳＦ6を用いたドライエッチングにおけるＳｉＮとＳｉＯ2との選択比は、１：４程度である。ＳｉＮ膜１１，１２の総膜厚を２０ｎｍとし、界面酸化層１３の厚さを０．５ｎｍとすると、界面酸化層１３の存在によるエッチング時間増は１０％程度である。ドライエッチングではエッチング残渣防止のため、数十％のオーバーエッチング時間を確保することが一般的であり、界面酸化層１３の存在によるエッチング時間増は、一般的なオーバーエッチング時間で対応可能な範囲である。このように、本実施形態によれば、表面保護膜がＳｉＯＮ膜やＳｉＯ2膜といったＳｉ酸化膜である場合と比較して、表面保護膜のエッチングレートの低下を抑制することができ、ゲート開口１０ａを形成する際に特別な工夫を不要にすることができる。
また、本実施形態の界面酸化層１３は、ＳｉＮ膜の成膜工程を中断するだけで形成することができる。従って、材料コストが増大する懸念もない。
ここで、図５は、本実施形態の製造方法により作成されたトランジスタ１の表面付近における、二次イオン質量分析法（Secondary Ion Mass Spectrometry：ＳＩＭＳ）による分析結果を示すグラフである。同図において、横軸は深さ方向位置（単位：ｎｍ）を表し、左の縦軸は酸素原子（Ｏ），塩素原子（Ｃｌ）の各濃度（単位：ａｔｏｍｓ／ｃｃ）を表す。また、グラフＧ１１はＣｌ濃度、グラフＧ１２はＯ濃度をそれぞれ示す。なお、図中の範囲Ａ１は半導体積層７、範囲Ａ２はＳｉＮ膜１１、範囲Ａ３はＳｉＮ膜１２にそれぞれ相当する。
図５を参照すると、ＳｉＮ膜１１とＳｉＮ膜１２との界面において、Ｏ濃度が有意に上昇し、ピークを形成していることがわかる。Ｏのピーク濃度は１×１０２２ａｔｏｍ／ｃｍ３程度である。このことは、ＳｉＮ膜１１とＳｉＮ膜１２との間に界面酸化層１３が形成されていることを意味する。また、このピークの頂部に平坦な部分が存在しないので、界面酸化層１３の厚さは１ｎｍ以下と推測される。
図６は、本実施形態の製造方法により作製されたトランジスタ１の容量－電圧（ＣＶ）特性を測定した結果を示すグラフである。同図において、縦軸は容量Ｃ（単位：ｎＦ／ｃｍ２）を表し、横軸はゲート電圧ＶG（単位：Ｖ）を表す。なお、この測定では、円形のゲート電極（アノード）の回りに円環状の電極（カソード）を設けてＣＶ特性の評価を行った。半導体積層７、ＳｉＮ膜１１，１２の構成は本実施形態と同様である。なお、図中において、グラフＧ２１は、ＳｉＮ膜１１，１２中の電荷及び界面準位密度がゼロであると仮定した理想曲線を示す。グラフＧ２２～Ｇ２６は、それぞれ、印加電圧の周波数を１００Ｈｚ、１ｋＨｚ、１０ｋＨｚ、１００ｋＨｚ、及び１ＭＨｚとした場合を示す。
図６に示されるように、負の大きなゲート電圧の範囲では、ゲート電極側のフェルミ準位ＥFが十分に上昇し、チャネル内の２ＤＥＧを全て吐き出すので容量Ｃはほぼゼロとなる。ゲート電圧が－１２Ｖ付近になるとチャネル内に２ＤＥＧが順次蓄積し、この電荷が容量Ｃに寄与する。但し、ゲート電圧が－１０Ｖから＋５Ｖの範囲では、ＳｉＮ膜１１，１２を絶縁体とするＭＩＭ（金属／絶縁体／金属）構造による容量が支配的となるので、容量Ｃは殆ど変化せず一定となる。ゲート電圧が＋５Ｖを超える範囲では、寿命の長い（例えば数マイクロ秒以上）ＳｉＮ膜１１，１２間の界面準位がフェルミ準位ＥFよりも上に現れ、この電荷が容量Ｃに寄与するので、容量Ｃは周波数依存性を有することとなる。
この図６を参照すると、理想曲線（グラフＧ２１）と比較して、本実施形態のトランジスタ１では、閾値電圧Ｖthが負方向にシフトしていることがわかる。この測定結果におけるシフト量は、１．７×１０１３ｃｍ－２の固定正電荷密度に相当する。故に、電流コラプスを抑制する効果を期待できる。
比較例として、図７は、界面酸化層１３を備えない（すなわち、ＳｉＮ膜の成膜中断を行っていない）トランジスタのＣＶ特性を測定した結果を示すグラフである。同図において、縦軸及び横軸の定義は図６と同様である。また、グラフＧ２１は理想曲線であり、グラフＧ３２～Ｇ３６は、それぞれ、印加電圧の周波数を１００Ｈｚ、１ｋＨｚ、１０ｋＨｚ、１００ｋＨｚ、及び１ＭＨｚとした場合を示す。図７を参照すると、理想曲線（グラフＧ２１）と比較して、閾値電圧Ｖthが正方向にシフトしていることがわかる。故に、電流コラプスを抑制する効果は期待できない。
図８の（ａ）は、本実施形態のトランジスタ１のバンド図である。図９の（ａ）は、比較例として、界面酸化層１３を備えない（すなわち、ＳｉＮ膜の成膜中断を行っていない）トランジスタのバンド図である。図中、範囲Ａ４はチャネル層４、範囲Ａ５はバリア層５、範囲Ａ６は表面保護膜１０にそれぞれ相当する。なお、チャネル層４としてＧａＮ層を、バリア層５としてＡｌＧａＮ層をそれぞれ想定しており、２ＤＥＧをハッチングにより示している。これらの図を参照すると、界面酸化層１３を備える場合（図８の（ａ））には、界面酸化層１３を備えない場合（図９の（ａ））と比較して、ＳｉＮ膜１１とＡｌＧａＮバリア層５との界面のポテンシャルが低くなる。
図８の（ｂ）及び図９の（ｂ）は、本実施形態及び比較例のそれぞれにおいてＳｉＮ膜１１とＡｌＧａＮバリア層５との界面準位に電子が捕獲された場合のバンド図である。なお、これらの図において、電子の捕獲前のバンド図（図８の（ａ）及び図９の（ａ））を破線で示している。図９の（ｂ）に示す比較例では、界面準位による電子の捕獲の影響によって、ＳｉＮ膜１１とＡｌＧａＮバリア層５との界面のポテンシャルが上昇するとともに（図中のＢ１）、ＡｌＧａＮバリア層５とＧａＮチャネル層４との界面のポテンシャルも上昇する（図中のＢ２）。これにより、２ＤＥＧの電子が減少する。一方、図８の（ｂ）に示す本実施形態では、界面準位による電子の捕獲の影響によってＳｉＮ膜１１とＡｌＧａＮバリア層５との界面のポテンシャルが上昇しても（図中のＢ３）、固定正電荷によるポテンシャル低下がその影響を緩和する。よって、ＡｌＧａＮバリア層５とＧａＮチャネル層４との界面のポテンシャルへの影響は小さくなり（図中のＢ４）、２ＤＥＧの電子の減少が抑制される。
本実施形態のように、５×１０２１ｃｍ－３を超える酸素原子を界面酸化層１３が含んでもよい。このような濃度の酸素原子が界面酸化層１３に存在する場合、８．５×１０１２ｃｍ－２よりも大きい固定正電荷を期待できる。この固定正電荷は、前述した、非特許文献２に記載されたＳｉＮ／ＧａＮの界面準位密度（１．０×１０１２ｃｍ－２から１．０×１０１３ｃｍ－２程度）と同等以上なので、コラプス抑制効果を十分に期待できる。
本実施形態のように、界面酸化層１３を形成する工程は、成膜炉Ｄ内を真空引きして炉内圧力を１Ｐａ以下とし、且つ成膜炉Ｄの炉内温度を７００℃以上９００℃以下の第２の温度に設定した状態で、少なくとも３０秒間継続されてもよい。この場合、界面酸化層１３を容易に形成することができる。
本実施形態のように、ＳｉＮ膜１１を成膜する工程の前に、成膜炉Ｄの炉内温度をＳｉＮ膜１１を成膜する際の炉内設定温度（第１の温度）よりも低い温度に設定した状態で炉内圧力が１Ｐａ以下となるように真空引きした後に、成膜炉Ｄ内を気密にし、成膜炉Ｄの炉内において０．１ｓｃｃｍ以上の流量に相当する圧力上昇を確認する工程（リークチェック工程）を行ってもよい。これにより、界面酸化層１３を形成する工程においてデガスとしての水分及び酸素をＳｉＮ膜１１の表面上に十分に供給できることを確認し、歩留まりを高めることができる。
本実施形態のように、ＳｉＮ膜１１を成膜する工程、及びＳｉＮ膜１２を成膜する工程では、シリコン原料としてのジクロロシランガスの流量と、窒素原料としてのアンモニアガスの流量との比率を１：１に設定してもよい。この場合、良質のＳｉＮ膜を形成することができる。
本実施形態のように、界面酸化層１３を形成する際の炉内設定温度（第２の温度）、及びＳｉＮ膜１２を成膜する際の炉内設定温度（第３の温度）を、ＳｉＮ膜１１を成膜する際の炉内設定温度（第１の温度）と等しくしてもよい。この場合、温度変化に要する時間を省き、ＳｉＮ膜１２を効率よく形成することができる。
本実施形態のように、ＳｉＮ膜１１の成膜時間とＳｉＮ膜１２の成膜時間とを互いに等しくしてもよい。この場合、ＳｉＮ膜１１の厚さとＳｉＮ膜１２の厚さとを互いに等しくして、表面保護膜１０の厚さ方向における中間部分に界面酸化層１３を形成することができる。
本実施形態のように、ＳｉＮ膜１１，１２は１×１０２０ｃｍ－３を超える塩素原子を含んでもよい。減圧ＣＶＤ法によってＳｉＮ膜１１，１２を成膜すると、ＳｉＮ膜１１，１２は、このような高濃度の塩素原子を含むこととなる。減圧ＣＶＤ法によってＳｉＮ膜１１，１２を成膜することにより、元素組成比の制御が比較的容易となる。
本開示によるＨＥＭＴの製造方法及びＨＥＭＴは、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態ではＳｉＮ膜１１の成膜時間とＳｉＮ膜１２の成膜時間とを互いに等しくして、ＳｉＮ膜１１，１２を互いに同じ厚さとしているが、ＳｉＮ膜１１，１２の厚さは互いに異なってもよい。特に、ＳｉＮ膜１２をＳｉＮ膜１１よりも厚くすれば、界面酸化層１３と半導体積層７との距離を短くしつつ表面保護膜１０の表面が半導体積層７から遠ざかるので、固定正電荷による効果をより安定して得ることができる。
１…トランジスタ、３…基板、４…チャネル層、５…バリア層、７…半導体積層、１０…表面保護膜、１０ａ…ゲート開口、１０ｂ…ソース開口、１０ｃ…ドレイン開口、１１，１２…ＳｉＮ膜、１３…界面酸化層、２１…ソース電極、２２…ドレイン電極、２３…ゲート電極、Ｄ…成膜炉、Ｄａ…炉壁。

Claims (6)

  1. 窒化物半導体によって構成されバリア層を含む半導体積層の表面上に、第１ＳｉＮ膜を、成膜炉の炉内温度を７００℃以上９００℃以下の第１の温度に設定した状態で減圧ＣＶＤ法により形成する第１工程と、
    前記成膜炉内を真空引きして炉内圧力を１Ｐａ以下とし、且つ前記成膜炉の炉内温度を７００℃以上９００℃以下の第２の温度に設定した状態で前記成膜炉内の水分および酸素により前記第１ＳｉＮ膜上に界面酸化層を１ｎｍ以下の厚さに形成する第２工程と、
    第２ＳｉＮ膜を、前記成膜炉の炉内温度を７００℃以上９００℃以下の第３の温度に設定した状態で減圧ＣＶＤ法により前記界面酸化層上に形成する第３工程と、
    を含む、高電子移動度トランジスタの製造方法。
  2. 前記第２工程は、前記成膜炉内を真空引きして炉内圧力を１Ｐａ以下とし、且つ前記成膜炉の炉内温度を７００℃以上９００℃以下の第２の温度に設定した状態で、少なくとも３０秒間継続される、請求項１に記載の高電子移動度トランジスタの製造方法。
  3. 前記第１工程及び前記第３工程では、シリコン原料としてのジクロロシランガスの流量と、窒素原料としてのアンモニアガスの流量との比率を１：１に設定する、請求項１または請求項２に記載の高電子移動度トランジスタの製造方法。
  4. 前記第２の温度及び前記第３の温度を前記第１の温度と等しくする、請求項１から請求項３のいずれか１項に記載の高電子移動度トランジスタの製造方法。
  5. 窒化物半導体によって構成されバリア層を含む半導体積層と、
    前記半導体積層の表面上に設けられた第１ＳｉＮ膜、及び前記第１ＳｉＮ膜上に設けられた第２ＳｉＮ膜を含む表面保護膜とを備え、
    前記表面保護膜は、前記第１ＳｉＮ膜と前記第２ＳｉＮ膜との間に界面酸化層を更に含み、前記界面酸化層は、５×１０２１ｃｍ－３を超える酸素原子、及び１×１０２０ｃｍ－３を超える塩素原子を含み、１ｎｍ以下の厚さを有する、高電子移動度トランジスタ。
  6. 前記第１ＳｉＮ膜及び前記第２ＳｉＮ膜は１×１０２０ｃｍ－３を超える塩素原子を含む、請求項５に記載の高電子移動度トランジスタ。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7327173B2 (ja) * 2020-01-10 2023-08-16 住友電気工業株式会社 半導体装置及び半導体装置の製造方法
TWI815442B (zh) * 2022-05-12 2023-09-11 環球晶圓股份有限公司 高電子遷移率電晶體結構及製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001168092A (ja) 1999-01-08 2001-06-22 Toshiba Corp 半導体装置およびその製造方法
JP2007189213A (ja) 2005-12-13 2007-07-26 Cree Inc 注入領域および保護層を含む半導体デバイスおよびそれを形成する方法
JP2010232452A (ja) 2009-03-27 2010-10-14 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2014187084A (ja) 2013-03-22 2014-10-02 Toshiba Corp 半導体装置およびその製造方法
JP2015032628A (ja) 2013-07-31 2015-02-16 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1252372A (en) * 1985-01-21 1989-04-11 Joseph P. Ellul Nitsinitride and oxidized nitsinitride dielectrics on silicon
JP2718931B2 (ja) * 1987-09-29 1998-02-25 松下電子工業株式会社 半導体記憶装置の製造方法
US5397748A (en) * 1991-12-28 1995-03-14 Nec Corporation Method of producing semiconductor device with insulating film having at least silicon nitride film
EP0627763B1 (en) * 1993-05-31 2004-12-15 STMicroelectronics S.r.l. Process for improving the adhesion between dielectric layers at their interface in semiconductor devices manufacture
US5795833A (en) * 1996-08-01 1998-08-18 Taiwan Semiconductor Manufacturing Company, Ltd Method for fabricating passivation layers over metal lines
US6177363B1 (en) * 1998-09-29 2001-01-23 Lucent Technologies Inc. Method for forming a nitride layer suitable for use in advanced gate dielectric materials
JP4385206B2 (ja) 2003-01-07 2009-12-16 日本電気株式会社 電界効果トランジスタ
JP4730529B2 (ja) 2005-07-13 2011-07-20 サンケン電気株式会社 電界効果トランジスタ
US20070297244A1 (en) * 2006-06-21 2007-12-27 Macronix International Co., Ltd. Top Dielectric Structures in Memory Devices and Methods for Expanding a Second Bit Operation Window
JP2008034438A (ja) 2006-07-26 2008-02-14 Sanken Electric Co Ltd 半導体装置
US7652332B2 (en) * 2007-08-10 2010-01-26 International Business Machines Corporation Extremely-thin silicon-on-insulator transistor with raised source/drain
KR101829281B1 (ko) * 2011-06-29 2018-02-20 삼성전자주식회사 인-시츄 공정을 이용한 산화막/질화막/산화막(ｏｎｏ) 구조의 절연막 형성 방법
US9293585B2 (en) * 2013-03-11 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method of forming same
JP6591169B2 (ja) 2015-02-04 2019-10-16 株式会社東芝 半導体装置及びその製造方法
JP6561366B2 (ja) * 2016-03-16 2019-08-21 株式会社Ｊｏｌｅｄ 半導体装置とその製造方法
JP6750455B2 (ja) * 2016-10-28 2020-09-02 三菱電機株式会社 半導体装置及びその製造方法
JP2018157141A (ja) * 2017-03-21 2018-10-04 株式会社東芝 半導体装置及び半導体装置の製造方法
WO2019009111A1 (ja) * 2017-07-07 2019-01-10 パナソニックＩｐマネジメント株式会社 半導体装置およびその製造方法
CN110120347B (zh) * 2018-02-05 2023-11-17 住友电气工业株式会社 形成场效应晶体管的方法
US10680094B2 (en) * 2018-08-01 2020-06-09 Semiconductor Components Industries, Llc Electronic device including a high electron mobility transistor including a gate electrode
US11201122B2 (en) * 2018-09-27 2021-12-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating semiconductor device with reduced warpage and better trench filling performance
US10937873B2 (en) * 2019-01-03 2021-03-02 Cree, Inc. High electron mobility transistors having improved drain current drift and/or leakage current performance
CN111509041B (zh) * 2020-04-17 2024-06-11 英诺赛科（珠海）科技有限公司 半导体器件及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001168092A (ja) 1999-01-08 2001-06-22 Toshiba Corp 半導体装置およびその製造方法
JP2007189213A (ja) 2005-12-13 2007-07-26 Cree Inc 注入領域および保護層を含む半導体デバイスおよびそれを形成する方法
JP2010232452A (ja) 2009-03-27 2010-10-14 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2014187084A (ja) 2013-03-22 2014-10-02 Toshiba Corp 半導体装置およびその製造方法
JP2015032628A (ja) 2013-07-31 2015-02-16 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法

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