JP2009010211A - ヘテロ接合電界効果トランジスタの製造方法 - Google Patents

Abstract

【課題】窒化ガリウム系化合物半導体層を備え、ノーマリオフ化したヘテロ接合電界効果トランジスタを簡略に製造する方法を提供することを課題とする。
【解決手段】基板上に半導体層を備え、前記半導体層が基板側から、窒化ガリウム系化合物半導体からなるチャネル層と、障壁層とをこの順で備え、前記半導体層上にソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極間に位置するゲート電極とを備えたヘテロ接合電界効果トランジスタの製造方法であって、前記半導体層が、フッ素系ガスプラズマによる処理に付されて、ドライエッチングされ、かつフッ素導入され、前記ドライエッチングにより、処理前の半導体層の表面から障壁層の下面までの厚さの１０％以上の厚さで半導体層が除去されることを特徴とするヘテロ接合電界効果トランジスタの製造方法により上記課題を解決する。
【選択図】図５

Description

本発明は、ヘテロ接合電界効果トランジスタの製造方法に関する。更に詳しくは、本発明は、窒化ガリウム系化合物半導体を用いたヘテロ接合電界効果トランジスタの製造方法に関する。

窒化ガリウム系化合物半導体を用いたヘテロ接合電界効果トランジスタ（以下、「ＧａＮ−ＦＥＴ」と記す）はパワーデバイスとして注目されている。ＧａＮ−ＦＥＴを普及させるために、ノーマリオフ化する技術の提供が強く望まれている。ＧａＮ−ＦＥＴをノーマリオフ化させる従来の技術として、フッ素系ガスを用いたプラズマ処理（以下「フッ素系ガスプラズマ処理」と記す）による技術が報告されている。この技術は、ＧａＮ−ＦＥＴの半導体層表面のゲート電極形成領域の一部又は全部をフッ素系ガスプラズマ中に曝すことで、ＧａＮ−ＦＥＴをノーマリオフ化させる技術である（非特許文献１；以下、「従来の技術１」と記す）。

従来の技術１を用いたＧａＮ−ＦＥＴの製造方法の概要を説明する。まず、サファイア基板上に、ＧａＮバッファ層、アンドープＧａＮ層２．５μｍ程度、アンドープＡｌｘＧａ１−ｘＮ（ｘ＝０．３）スペーサー層３０Å、ドープＡｌｘＧａ１−ｘＮ（ｘ＝０．３）層１５０Å及びアンドープＡｌｘＧａ１−ｘＮ（ｘ＝０．３）キャップ層２０Åからなる半導体層をこの順で連続的に積層する。
次に、半導体層上に、基板側からＴｉ／Ａｌ／Ｎｉ／Ａｕの積層体からなるソース電極及びドレイン電極を形成し、これら電極を８５０℃で４５秒間熱処理する。続いて、得られた基板全面にレジスト膜を塗布し、フッ素系ガスプラズマ処理される半導体層の領域が開口するようにレジスト膜をパターニングする。

次に、パターニングされたレジスト膜（以下、「レジストパターン」と記す）を有する基板を、反応性イオンエッチング（以下、「ＲＩＥ」と記す）装置の反応室に入れ、この基板を、ＣＦ₄ガスを流しながら出力１５０Ｗで発生させたプラズマに１５０秒間曝すことで、半導体層のフッ素系ガスプラズマ処理を行う。この条件下において、ＡｌｘＧａ１−ｘＮ（ｘ＝０．３）層はほとんどエッチングされず、エッチング量は２０ｎｍ（３０Å＋１５０Å＋２０Å）の内０．８ｎｍである。ここでの、ＡｌｘＧａ１−ｘＮ（ｘ＝０．３）層は、アンドープＡｌｘＧａ１−ｘＮ（ｘ＝０．３）スペーサー層３０Å、ドープＡｌｘＧａ１−ｘＮ（ｘ＝０．３）層１５０Å及びアンドープＡｌｘＧａ１−ｘＮ（ｘ＝０．３）キャップ層２０Åからなる層を意味し、障壁層として機能する。
続けて、フッ素系ガスプラズマ処理を行った領域に、電子ビーム蒸着を用いて、基板側からＮｉ／Ａｕからなるゲート電極を形成する。以上の工程によりＧａＮ−ＦＥＴが完成する。

フッ素系ガスプラズマ処理により、ＧａＮ−ＦＥＴの半導体層内部にフッ素が導入される。導入されたフッ素はマイナス電荷を帯びているためチャネルを形成している電子が部分的に減り、その結果、ＧａＮ−ＦＥＴの閾値電圧が正の方向にシフトする。しかし、フッ素が導入される際に、ＧａＮ−ＦＥＴの半導体層内部にダメージが入ってしまう。このダメージを回復するために、従来技術１では、４００℃、１０分間の熱処理が行われている。
このダメージの程度を表す指標の一つとして相互コンダクタンス（ｇｍ）がある。相互コンダクタンス（ｇｍ）とソース・ゲート間電圧（ＶＧＳ）の関係式は下記式１（１）のように表される。ただし、半導体層の表面から障壁層の下面までの層に、誘電率の異なる層が２層以上ある場合は以下の式１（２）になる。

式１中、ｇｍ：相互コンダクタンス、ε：ＡｌｘＧａ１−ｘＮ層の誘電率、μ：電子の移動度、Ｗ：チャネル幅、ＶＧＳ：ソース・ゲート電圧、ＶＴ：閾値電圧、Ｌ：ソース−ドレイン間距離、ｄ：ＡｌｘＧａ１−ｘＮ層厚さ、Ｃ：半導体層の表面から障壁層の下面までの層の合成容量

フッ素系ガスプラズマ処理後に熱処理を行わない場合のＧａＮ−ＦＥＴの式１の傾きｄｇｍ／ｄＶＧＳ（以下、「式１の傾き」と記す）は、フッ素系ガスプラズマ処理を行わない場合のＧａＮ−ＦＥＴの式１の傾きよりも小さいことが従来の技術１で示されている。一方で、フッ素系ガスプラズマ処理後に熱処理を行う場合のＧａＮ−ＦＥＴの式１の傾きは、フッ素系ガスプラズマ処理を行わない場合のＧａＮ−ＦＥＴの式１の傾きと同程度になることが従来の技術１で示されている。すわなち、フッ素導入の際に入ったほとんどのダメージは、熱処理を行うことにより回復している。
以上の手法を用いることにより、半導体層表面がほとんどエッチングされず、また半導体層にダメージもほとんど入らないノーマリオフＧａＮ−ＦＥＴが実現されている。

従来の技術１の手法を用いたＧａＮ−ＦＥＴの式１の傾きは、フッ素系ガスプラズマ処理を行わない場合のＧａＮ−ＦＥＴの式１の傾きと比較して、同程度まで回復する。しかし、フッ素系ガスプラズマ処理は、閾値電圧（ＶＴ）を正の方向にシフトさせるため、ある同じソース・ゲート電圧（ＶＧＳ）における相互コンダクタンス（ｇｍ）が小さくなるという問題がある。そこで、従来の技術１と同様のフッ素系ガスプラズマ処理を行った後に、塩素系ガスを用いたプラズマにより半導体基板をリセスエッチングする技術が報告されている（非特許文献２；以下、「従来の技術２」と記す）。

従来の技術２を用いたＧａＮ−ＦＥＴの製造方法の概要を説明する。ＳｉＣ基板上に、ＧａＮバッファ層１．８μｍ、ＩｎｘＧａ１−ｘＮ（ｘ＝０．１）層１ｎｍ、ＧａＮ層１１ｎｍ、ＡｌＮ層１ｎｍ、ＡｌｘＧａ１−ｘＮ（ｘ＝０．３３）層２５ｎｍからなる半導体層をこの順で連続的に積層する。
次に、半導体層上に、基板側からＴｉ／Ａｌ／Ｎｉ／Ａｕの積層体からなるソース電極及びドレイン電極を形成し、これら電極を８７０℃で３０秒間熱処理する。続いて、Ｃｌ₂／ＢＣｌ₃系ガスを用いて半導体層をエッチングすることで素子分離を行なう。次いで、プラズマＣＶＤ法を用いることにより全面にＳｉｘＮｙ膜を堆積させる。その後、ＳｉｘＮｙ膜全面にレジスト膜を塗布し、フッ素系ガスプラズマ処理される半導体層の領域に対応する開口が形成されるようにレジスト膜をパターニングする。

次に、レジストパターンを有する基板を、ＣＦ₄／Ｏ₂／ＣＨＦ₃系ガスを用いてドライエッチングする。ドライエッチングの際に、３分間のオーバーエッチングを行うことによりＳｉｘＮｙ膜を完全に除去すると同時に、ＧａＮ−ＦＥＴの半導体層内部にフッ素イオンを導入する。

続けて、Ｃｌ₂／ＢＣｌ₃系ガスプラズマを用いることにより半導体層に１２ｎｍのリセスを形成するためのエッチング（以下、リセスエッチング）を行い、ゲート電極−チャネル間の半導体層の残り膜厚を１３ｎｍとする。次に、基板側からＮｉ／Ａｕ／Ｎｉからなるゲート電極を形成する。以上の工程によりＧａＮ−ＦＥＴが完成する。

以上の技術では、従来の技術１のＧａＮ−ＦＥＴの半導体層内部へのフッ素イオン導入に加えて、リセスエッチングを行なっている。そのため、従来の技術２の閾値電圧（ＶＴ）を従来の技術１と同程度、もしくは同程度以上にすることが可能となっている。また、リセスエッチングにより、従来の技術２のＧａＮ−ＦＥＴの式１の傾きが、従来の技術１よりも増大できる。

Yong Cai et. al. 「High-Performance Enhancement-Mode AlGaN/GaN HEMTs Using Fluoride-Based Plasma Treatment」 IEEE ELECTRON DEVICE LETTERS, VOL.26, No.7, pp435-437, JULY 2005 T. Palacios et. al. 「High-Performance E-Mode AlGaN/GaN HEMTs」 IEEE ELECTRON DEVICE LETTERS, VOL.27, No.6, pp428-430, JUNE 2006

従来の技術２のように、フッ素系ガスプラズマ処理を行った後にリセスエッチングすると、式１の傾きが、従来の技術１よりも増大したノーマリオフＧａＮ−ＦＥＴが得られる。
しかし、従来の技術２においては、フッ素系ガスを用いたプラズマ処理と塩素系ガスを用いたゲート直下のリセスエッチングを別工程にしているため、プロセス工程が多くなり、生産性が落ちるという課題がある。

本発明の発明者等は、ノーマリオフＧａＮ−ＦＥＴの製造工程の簡略化について鋭意検討した結果、リセスエッチングとフッ素導入を同時に行なうことで、製造工程を簡略化できることを意外にも見い出し、本発明に至った。
かくして本発明によれば、基板上に半導体層を備え、前記半導体層が基板側から、窒化ガリウム系化合物半導体からなるチャネル層と、障壁層とをこの順で備え、前記半導体層上にソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極間に位置するゲート電極とを備えたヘテロ接合電界効果トランジスタの製造方法であって、
前記半導体層が、フッ素系ガスプラズマによる処理に付されて、ドライエッチングされ、かつフッ素導入され、
前記ドライエッチングにより、処理前の半導体層の表面から障壁層の下面までの厚さの１０％以上の厚さで半導体層が除去されることを特徴とするヘテロ接合電界効果トランジスタの製造方法が提供される。

また、本発明によれば、前記フッ素系ガスプラズマによる処理後のドライエッチングされた半導体層表面を洗浄する上記ヘテロ接合電界効果トランジスタの製造方法が提供される。
更に、本発明によれば、前記フッ素系ガスプラズマによる処理後のドライエッチングされた半導体層を熱処理する上記ヘテロ接合電界効果トランジスタの製造方法が提供される。
また、本発明によれば、前記フッ素系ガスプラズマによる処理後のドライエッチングされた半導体層表面を保護膜で覆い、次いで、前記半導体層を熱処理する上記ヘテロ接合電界効果トランジスタの製造方法が提供される。

本発明によれば、フッ素系ガスプラズマを用いたＧａＮ−ＦＥＴの半導体層の一部のドライエッチングと同時に、半導体層の一部へフッ素導入をすることが可能になる。その結果、ＧａＮ−ＦＥＴの製造工程を簡略化できる。
ドライエッチング処理が、処理前の半導体層の表面から障壁層の下面までの層の厚さの１０％以上を除去する処理であることで、製造工程の簡略化に加えて、式１の傾きが増大したノーマリオフ型のヘテロ接合電界効果トランジスタが得られる。

フッ素系ガスプラズマによるドライエッチング処理とフッ素導入処理工程後、ドライエッチングされた半導体層表面を洗浄することで、製造工程の簡略化に加えて、式１の傾きが増大したノーマリオフ型のヘテロ接合電界効果トランジスタが得られる。
フッ素系ガスプラズマによるドライエッチング処理とフッ素導入処理工程後、半導体層を熱処理することで、製造工程の簡略化に加えて、式１の傾きが増大したノーマリオフ型のヘテロ接合電界効果トランジスタが得られる。

フッ素系ガスプラズマによるドライエッチング処理とフッ素導入処理工程後、前記半導体層表面を保護膜で覆い、次いで、半導体層を熱処理することで、製造工程の簡略化に加えて、式１の傾きが増大したノーマリオフ型のヘテロ接合電界効果トランジスタが得られる。

以下、本発明を具体的な実施の形態に基づいて説明する。ただし、本発明は、以下に示す個々の実施の形態に限定されるものではない。
本発明の製造方法は、基板上に半導体層を備え、半導体層が基板側から、窒化ガリウム系化合物半導体からなるチャネル層と、障壁層とをこの順で備え、半導体層上にソース電極及びドレイン電極と、ソース電極とドレイン電極間に位置するゲート電極とを備えたヘテロ接合電界効果トランジスタの製造方法に適用される。

本発明に使用できる基板としては、特に限定されず、公知の基板をいずれも使用できる。半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ＧａＮ、ＳｉＣ、サファイア等による基板が挙げられる。
基板上には半導体層が形成されている。半導体層の形成方法は、特に限定されず、有機金属化学気相堆積（ＭＯＣＶＤ）法、分子線エピタキシー（ＭＢＥ）法、ハイドライド気相成長（ＨＶＰＥ）法等の公知の方法をいずれも使用できる。

半導体層は、基板側から、チャネル層と、障壁層とをこの順で備えている。
チャネル層の材料としては、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＧａＩｎＮ等の窒化ガリウム系化合物半導体が挙げられる。
障壁層は、チャネル層との間に電気的な障壁を形成しうる材料からなる層であれば特に限定されない。例えば、チャネル層にＧａＮを使用した場合、ＡｌＧａＮ、ＡｌＮ等が使用できる。また、チャネル層にＩｎＧａＮを使用した場合、ＧａＮ等が使用でき、ＩｎＮを使用した場合、ＧａＮ、ＩｎＧａＮ等が使用できる。

障壁層上には、半導体膜が更に積層されていてもよい。この半導体膜は、例えば、劣化防止という機能を有している。上記機能を有する半導体膜としては、ＧａＮ等からなる膜が挙げられる。
更に、基板とチャネル層との間に、バッファ層を備えていてもよい。例えば、基板がサファイア、バッファ層に接する半導体層がＧａＮからなる場合、バッファ層は、基板側から、ＡｌＧａＮ／ＡｌＮの積層体であることが好ましい。
更に、基板とチャネル層の間に、基板側への電流を遮断する下層障壁層を備えていてもよい。下層障壁層は、基板とチャネル層との間に電気的な障壁を形成しうる材料からなる層であれば特に限定されない。例えば、チャネル層にＧａＮを使用した場合、ＡｌＧａＮ、ＡｌＮ等が使用できる。

半導体層上には、ソース電極及びドレイン電極が形成されている。ソース電極及びドレイン電極の製造方法は、特に限定されず、ＥＢ蒸着法、スパッタ法等の公知の方法をいずれも使用できる。
ソース電極及びドレイン電極を構成する材料は、同一でも異なっていてもよい。使用できる材料としては、Ｔｉ、Ａｌ、Ｎｉ、Ａｕ等が挙げられる。生産性を考慮すると同一の材料からなることが好ましい。また、ソース電極及びドレイン電極は、半導体層に対してオーミック接合を形成しうる材料からなることが好ましい。そのような材料としては、Ｔｉ／Ａｌ／Ｔｉ／Ａｕ、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ等が挙げられる（例示中、「／」は左から右へ積層していることを意味している）。
ソース電極及びドレイン電極の間隔は、ヘテロ接合電界効果トランジスタの所望する性能に応じて調整される。

ソース電極とドレイン電極間の半導体層上には、ゲート電極が形成されている。ゲート電極の製造方法は、特に限定されず、ＥＢ蒸着法、スパッタ法のような公知の方法をいずれも使用できる。
ゲート電極に使用できる材料としては、Ｎｉ、Ａｕ、Ｗ等が挙げられる。また、ゲート電極は、半導体層に対してショットキー接合を形成しうる材料からなることが好ましい。そのような材料としては、Ｎｉ／Ａｕ、ＷＮ／Ｗ等が挙げられる。

本発明では、半導体層が、フッ素系ガスプラズマによる処理に付されて、ドライエッチングされ、かつフッ素導入される。使用できるフッ素系ガスプラズマとしては、ＣＨＦ₃、ＣＦ₄、ＳＦ₆等に由来するプラズマが挙げられる。このプラズマを発生させる装置には、例えばＲＩＥ装置、誘導結合プラズマ（ＩＣＰ）エッチング装置等のフッ素系ガスプラズマを発生させうる装置をいずれも使用できる。

本発明では、処理前の半導体層の表面から障壁層の下面までの厚さの１０％以上の厚さで半導体層が、ドライエッチングにより除去される。フッ素系ガスプラズマ処理を行う場合、半導体層にダメージが入り、このダメージによって移動度μが１０〜１５％落ちることを発明者等は見い出している。上記式１より、この移動度の減少は相互コンダクタンスｇｍを減少させる。発明者等は、上記除去量の半導体層をドライエッチングにより除去することで、相互コンダクタンスの減少を補うことができることを見い出し本発明にいたっている。なお、除去量は１０％以上及び処理前の半導体層の表面から障壁層までの厚さ以下の範囲であることが好ましく、１５％以上であることがより好ましい。
除去される半導体層の部位は、ゲート電極の下面が挙げられる。また、除去される部位は、ゲート電極よりも小さいことが好ましい。

フッ素は、少なくとも障壁層下面近傍の領域に導入されていることが好ましい。
具体的なフッ素系ガスプラズマによる処理は、上記除去量及び導入領域を実現できるように、その条件が適宜設定される。例えば、実施例で使用した平行平板形ＲＩＥ装置を使用し、出力が１５０Ｗ、処理時間が３分の条件では、基板裏面へのバイアス電圧が−１２５Ｖで半導体層がエッチングされ始め、−２５０Ｖの場合、３００Åの障壁層の除去量が１０％となる。更に、−５００Ｖの場合、除去量が５０％となる。

フッ素系ガスプラズマ処理後のドライエッチングされた半導体層表面を洗浄してもよい。洗浄することで、ドライエッチングにより生じる残渣、自然酸化膜等を除去できる。その結果、半導体層上に形成される層をより強固に半導体層に密着させることができる。
洗浄は、酸素プラズマ洗浄、水洗及び酸洗浄の順で行なうことが好ましい。ここで、酸素プラズマ洗浄はドライエッチングにより生じる残渣を除去する役割、水洗は次工程の酸洗浄で使用する酸と半導体層とのなじみをよくする役割、酸洗浄は半導体層上の自然酸化膜を除去する役割、をそれぞれ主としている。

酸素プラズマ処理は、例えば出力２２５Ｗ、圧力０．５Ｔｏｒｒの条件下で得られたプラズマで、１５分間、半導体基板の表面を処理することで行うことができる。酸洗浄に使用できる酸には、バッファードフッ化水素酸（以下、「ＢＨＦ」と記す）、フッ化水素酸（以下、「ＨＦ」と記す）等が挙げられる。
フッ素系ガスプラズマ処理後のドライエッチングされた半導体層を熱処理してもよい。熱処理によりドライエッチングによるダメージを回復できる。熱処理は、Ａｒ、Ｎ₂のような不活性ガス下で行うことが好ましい。熱処理は、３５０〜６００℃で、１０分間行なうことが好ましい。

更に、上記熱処理は、フッ素系ガスプラズマ処理後のドライエッチングされた半導体層表面を保護膜で覆った後、行うことが好ましい。保護膜で覆うことで半導体層表面に自然酸化膜のような不要な膜が形成されることを防止できる。更に、導入されたフッ素が半導体層の表面から抜け出すことを防止できる。この保護膜は、例えばＳｉＮｘ、ＳｉＯ₂等から選択される材料の膜からなることが好ましい。

以下、本発明を実施例に基づき具体的に説明するが、本発明は実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々変更可能である。
実施例１
図１〜５を用いて実施例１を説明する。
シリコンからなる基板１上に、基板側からＡｌＧａＮ／ＡｌＮの順でバッファ層２を、アンドープＧａＮからなる層（チャネル層）３を１μｍ程度、アンドープＡｌｘＧａ１−ｘＮ（ｘ＝０．２５程度）からなる層（障壁層）４を３００Å程度、この順で連続的にＭＯＣＶＤ法により積層する。得られた積層体の概略断面図を図１に示す。

積層体上にレジストを塗布してレジスト膜を得、ソース電極及びドレイン電極５の形成領域に開口を有するレジストパターンを形成する。得られたレジストパターンを用いて、例えばＥＢ蒸着法により、オーミック性のソース電極及びドレイン電極５を形成する。リフトオフによりレジスト膜と共にその上の電極材料を除去した。この後、障壁層４の表面にレジスト膜を塗布し、図２に示すように、フッ素系ガスプラズマ処理される障壁層４の領域７が開口するように、レジストパターン６を形成する。この後、開口を酸洗浄、水洗処理する。

次に、上記レジストパターン６を有する基板を平行平板形ＲＩＥ装置の反応室に入れ、例えば、ＣＨＦ₃を流しながら、出力を１５０Ｗにしてフッ素系ガスプラズマを発生させる。Ｖｄｃ（基板裏面へのバイアス電圧）＝−１２５Ｖ、−２５０Ｖ、−５００Ｖの条件下で、障壁層４の表面に開口された領域７をこのプラズマに３分間曝すことによって、領域７の下部をドライエッチングすると同時に領域７の下部にフッ素を導入する。フッ素系ガスプラズマ処理は、半導体層４がなくならない程度に行う。この実施例では、障壁層４の残り厚は１５０Å程度である。リセスの上面は４．３×１０^-12ｍ²の面積を有している。フッ素系ガスプラズマ処理後のＧａＮ−ＦＥＴの概略断面図を図３に示す。フッ素は、フッ素系ガスプラズマ処理された領域９の下部に１５０Åの深さの範囲で導入されている。図中、参照番号８はフッ素系ガスプラズマ処理後の障壁層を意味する。

次に、レジストパターン６を剥離した後、再びレジスト膜を塗布し、図４に示すようにフッ素系ガスプラズマ処理された領域よりもゲート電極のための開口領域１１が広くなるようにレジストパターン１０を形成する。
続いて、開口領域１１において、酸素プラズマ、純水、酸を用いた３つの洗浄処理工程を連続的に行う。まず、酸素プラズマ処理は、半導体層表面に付着した炭素原子、水素原子、フッ素原子等からなる高分子等の不純物を除去するために行なわれる。具体的には、酸素プラズマ発生装置の反応室に処理対象の基板を入れ、酸素プラズマを発生させた後、開口領域１１をこのプラズマに曝す。

その後、処理対象の半導体層と次工程で使用する酸との馴染みを良くするために水洗処理を行う。続いて、自然酸化膜のような不純物を除去するためにＢＨＦでの処理を行う。以上の洗浄工程を行った結果、ショットキー性のゲート電極１２と開口領域１１の半導体層との密着性を大幅に向上できる。
続けて、例えばスパッタ装置とレジストパターンとを用いることによりゲート電極１２を形成することでＧａＮ−ＦＥＴを得る。リフトオフによりレジストパターンを除去した後の構造を図５に示す。

ゲート電極形成後、最表面の全面に保護膜を形成する。この後、不活性ガス、例えばＮ₂を主成分とする雰囲気下において４００℃で１０分間熱処理を行う。熱処理工程により、フッ素系ガスプラズマ処理条件によるダメージを回復できる。
フッ素系ガスプラズマ処理条件によっては熱処理工程時にフッ素が半導体層表面から抜けることがある。そのような条件では、半導体層上に保護膜を形成することが望ましい。

実施例１のＶｄｃ＝−５００ＶのＧａＮ−ＦＥＴの式１の傾きは、従来の技術１より増大している。また、実施例１のＧａＮ−ＦＥＴの式１の傾きは、従来の技術２と大きな相違はない。一方で、Ｖｄｃ＝−１２５ＶのＧａＮ−ＦＥＴの式１の傾きは、従来の技術１と比較して変化がなく、効果がなかった。また、Ｖｄｃ＝−２５０ＶのＧａＮ−ＦＥＴの式１の傾きは、従来の技術１と比較してわずかしか増大せず、効果が小さかった。この結果から、実施例１のＶｄｃ＝−５００Ｖの場合、フッ素導入工程とＡｌｘＧａ１−ｘＮ層のリセスエッチング工程を同時に行う本発明の方法により、ノーマリオフＧａＮ−ＦＥＴが得られていることがわかる。
以上のように、フッ素系ガスプラズマを用いることによりＧａＮ−ＦＥＴの半導体層の一部のリセスエッチングと半導体層の一部へのフッ素導入を同時に行うことが可能になり、工程を簡略化することができる。

本発明の製造方法の概略工程断面図である。 本発明の製造方法の概略工程断面図である。 本発明の製造方法の概略工程断面図である。 本発明の製造方法の概略工程断面図である。 本発明の製造方法の概略工程断面図である。

符号の説明

１ 基板
２ バッファ層
３ チャネル層
４ 障壁層
５ ソース電極及びドレイン電極
６、１０ レジストパターン
７ フッ素系ガスプラズマ処理される領域
８ フッ素系ガスプラズマ処理後の障壁層
９ フッ素系ガスプラズマ処理された領域
１１ ゲート電極ための開口領域
１２ ゲート電極

Claims (4)

1. 基板上に半導体層を備え、前記半導体層が基板側から、窒化ガリウム系化合物半導体からなるチャネル層と、障壁層とをこの順で備え、前記半導体層上にソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極間に位置するゲート電極とを備えたヘテロ接合電界効果トランジスタの製造方法であって、
   前記半導体層が、フッ素系ガスプラズマによる処理に付されて、ドライエッチングされ、かつフッ素導入され、
   前記ドライエッチングにより、処理前の半導体層の表面から障壁層の下面までの厚さの１０％以上の厚さで半導体層が除去されることを特徴とするヘテロ接合電界効果トランジスタの製造方法。
2. 前記フッ素系ガスプラズマによる処理後のドライエッチングされた半導体層表面を洗浄する請求項１に記載のヘテロ接合電界効果トランジスタの製造方法。
3. 前記フッ素系ガスプラズマによる処理後のドライエッチングされた半導体層を熱処理する請求項１に記載のヘテロ接合電界効果トランジスタの製造方法。
4. 前記フッ素系ガスプラズマによる処理後のドライエッチングされた半導体層表面を保護膜で覆い、次いで、前記半導体層を熱処理する請求項３に記載のヘテロ接合電界効果トランジスタの製造方法。

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