JP2004186679A - 化合物半導体層の表面処理方法及び半導体装置の製造方法 - Google Patents

化合物半導体層の表面処理方法及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2004186679A
JP2004186679A JP2003378076A JP2003378076A JP2004186679A JP 2004186679 A JP2004186679 A JP 2004186679A JP 2003378076 A JP2003378076 A JP 2003378076A JP 2003378076 A JP2003378076 A JP 2003378076A JP 2004186679 A JP2004186679 A JP 2004186679A
Authority
JP
Japan
Prior art keywords
compound semiconductor
semiconductor layer
layer
nitrogen
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003378076A
Other languages
English (en)
Other versions
JP4479222B2 (ja
Inventor
Takehiko Makita
毅彦 槇田
Katsuaki Umibe
勝晶 海部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2003378076A priority Critical patent/JP4479222B2/ja
Priority to US10/717,547 priority patent/US20040192043A1/en
Publication of JP2004186679A publication Critical patent/JP2004186679A/ja
Application granted granted Critical
Publication of JP4479222B2 publication Critical patent/JP4479222B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02046—Dry cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Abstract

【課題】窒素を含む化合物半導体層の表面に生じた、エッチングによるダメージを除去あるいは軽減し、ゲート電極に良好なショットキ特性を有する半導体装置を形成する。
【解決手段】ドライエッチングにより、第１化合物半導体層２２のゲート電極形成予定領域３６の表面を露出するとともに、コンタクト層３２を形成する。次いで、この第１化合物半導体層２２の露出した表面に対するアニール処理を行う。前述のドライエッチングの際に第１化合物半導体層２２の表面に生じたダメージを、窒素プラズマを用いた表面処理を行うことにより、良好な電気特性をもつ第１化合物半導体層２２の表面を形成する。この窒素プラズマを用いた表面処理を行った第１化合物半導体層２２の表面上にゲート電極３８を形成し、良好なショットキ特性を有するゲート電極を具えたリセス型ＨＥＭＴ１０を形成する。
【選択図】図３

Description

この発明は、窒素を含有した化合物半導体層を用いた半導体装置の製造方法、特に窒素空孔の生じたＧａＮ系化合物半導体層の表面処理方法に関する。
異種化合物半導体層によるヘテロ接合界面で量子化された２次元電子ガス（２ＤＥＧ）を利用した高電子移動度トランジスタ(High Electron Mobility Transistor:ＨＥＭＴ 以下、ＨＥＭＴと称する。)が提案されている。この高電子移動度トランジスタは、高速・高周波動作特性及び低雑音特性等に優れているため、現在、マイクロ波機器等の高出力デバイスに利用されている。特に、このＨＥＭＴとして、ＧａＮチャネル層とｎ型ＡｌxＧａ1-xＮ（０＜ｘ＜１）電子供給層とのヘテロ接合を具える窒化ガリウム（ＧａＮ）系ＨＥＭＴ（より詳しくは、ＧａＮ／ＡｌＧａＮ系ＨＥＭＴ）が知られている。このＧａＮ系ＨＥＭＴは、種々の優れた電気的特性を発揮することから現在研究が盛んに行われている。
また、従来の窒素プラズマによるＧａＮ系化合物半導体層の表面処理について、以下のような技術が知られている（例えば、非特許文献１参照。）。
この非特許文献１の記載によれば、Ａｌ／ＳｉＮｘ／ｎ−ＧａＮ（但し、ｘは組成比を表す。）というＭＩＳ（金属／絶縁体／半導体）構造を作製する前に、ｎ型ＧａＮ表面に対して水素プラズマあるいは窒素プラズマ処理を行って、ＭＩＳ構造の接合の電気的特性の比較を行っている。
この水素あるいは窒素プラズマ処理前のｎ型ＧａＮ層の表面には、窒素空孔等のダメージは存在していない。このｎ型ＧａＮ層表面に対して水素プラズマ処理をした場合は、ＧａＮ表面近傍において、窒素がＮＨｘ（但し、ｘは組成比を表す。）という形で脱離するため、窒素空孔によるドナー準位が生じることが示されている。
一方、このｎ型ＧａＮ層表面に対して窒素プラズマ処理をした場合は、そのような窒素空孔は形成されず、ＧａＮ層表面が影響を受けないことが示されている。つまり、ダメージのないＧａＮ系化合物半導体層の表面に窒素プラズマ処理を施しても、窒素空孔は発生せず、ダメージをうけないことが示されている。
T.Hashizume and R.Nakasaki,Applied Physics Letters,Vol.80,No.24,pp.4564-4566(2002). "Discrete surface related to nitrogen-vacancy defecy on plasma-treated GaN surfaces"
ｎ型ＧａＮ／ｎ型ＡｌＧａＮ積層構造のｎ型ＡｌＧａＮ層の表面上にゲート電極を形成する化合物半導体装置として、リセス構造を有するＨＥＭＴ（以降、リセス型ＨＥＭＴともいう）が知られている。このようなリセス型ＨＥＭＴは、従来、例えば図８を参照して以下に説明するような工程で形成される。
基板（例えば、サファイア基板１２）上に、ＧａＮバッファ層１６、ＧａＮチャネル層２０、第１化合物半導体層であるｎ型ＡｌＧａＮ電子供給層２２、第２化合物半導体層であるｎ型ＧａＮ層２４を順次積層し、２ＤＥＧ２３をＧａＮチャネル層２０の表面に発生させた積層体４０を用意する。尚、基板１２、ＧａＮバッファ層１６及びＧａＮチャネル層２０は、下地２１を形成している。また、第１及び第２化合物半導体層２２及び２４は、積層型の化合物半導体層２５を形成している。次いで、後にコンタクト層となるｎ型ＧａＮ層２４上にソース電極２６及びドレイン電極２８を離間した位置に形成する（図８（Ａ））。
ｎ型ＧａＮ層２４の一部を例えばＩＣＰ−ＲＩＥ（Inductively coupled plasma-reactive ion etching）のドライエッチング（エッチングガス種は、例えばＣｌ系混合ガス、ＢＣｌ3を用いる）により除去し、ゲート電極３８を形成するためにｎ型ＡｌＧａＮ電子供給層２２の表面を露出すると同時に、コンタクト層３２を形成する（図８（Ｂ））。アニール処理後、露出したｎ型ＡｌＧａＮ電子供給層２２の表面に、ゲート電極を例えばＮｉで形成してリセス型ＨＥＭＴ５０が得られる（図８（Ｃ））。
このリセス型ＨＥＭＴ５０の電流−電圧特性（Ｉ−Ｖ特性）を図９に示す。横軸は電圧（Ｖ）及び縦軸は電流密度（Ａ／ｃｍ2）を表している。Ｉ−Ｖ特性は、電圧が高くなるにつれて電流密度が大きくなる比例直線になっており、これによりゲート電極がオーミック特性を示していることがわかる。ＨＥＭＴのゲート電極は、本来ショットキ特性を示すことで、制御電極としての機能を果たしている。よって、ゲート電極が、オーミック特性を示すと、ゲートリーク電流が生じ、そのためリセス型ＨＥＭＴが正常に動作しなくなってしまう。
このようなオーミック特性を示す原因は、ゲート電極が形成されるｎ型ＡｌＧａＮ表面にドライエッチング（例えばＩＣＰ−ＲＩＥ）によるダメージが生じたことにより、ショットキバリアが形成されなくなってしまったためと考えられる。
よって、このようなドライエッチングによる化合物半導体層表面のダメージの除去、あるいはダメージの軽減を図るための表面処理方法が求められていた。
この出願に係る発明者は、ドライエッチングによって生じた化合物半導体層のダメージの除去方法について鋭意研究を行ったところ、ｎ型ＡｌＧａＮ層の表面を窒素プラズマにより表面処理すれば良いという結論に達した。
そこで、この発明の化合物半導体層の表面処理方法によれば、窒素を含有した化合物半導体層の表面に生じた窒素空孔によるダメージを、当該表面に対して窒素プラズマを用いた表面処理を行うことにより、当該表面の回復を図ることを特徴とする。
この窒素プラズマを用いた表面処理とは、窒素プラズマを用いたエッチング処理、又は窒素空孔ダメージが生じた化合物半導体層の露出表面を窒素プラズマに接触させる、すなわち窒素プラズマに曝露する処理を行うことにより、当該空孔ダメージを回復させる工程を含んでいる。
また、この発明の化合物半導体層の表面処理方法によれば、窒素を含有した第１化合物半導体層と、第１化合物半導体層の上に形成された、第１化合物半導体層と組成の異なる第２化合物半導体層とにより構成された、積層型の化合物半導体層に対し、第２化合物半導体層の一部をドライエッチングにより除去して第１化合物半導体層の表面を露出させる工程で第１化合物半導体層の表面上に生じた窒素空孔によるダメージを、窒素プラズマを用いたエッチング処理するか、又は窒素プラズマに曝露することにより回復することを特徴とする。
この発明の半導体装置の製造方法によれば、下地上に、窒素を含有した第１化合物半導体層と、第１化合物半導体層の上に形成された、第１化合物半導体層と組成の異なる第２化合物半導体層とにより構成された積層型の化合物半導体層を形成する工程と、第２化合物半導体層上に、互いに所定距離離間した第１主電極及び第２主電極を形成する工程と、第１主電極と前記第２主電極との間の、第２化合物半導体層の領域部分をドライエッチングにより除去して前記第１化合物半導体層の表面領域を露出させる工程と、露出された表面領域を有する第１化合物半導体層に対する熱処理を行う工程と、第１化合物半導体層の露出された表面領域内のゲート電極形成予定領域に対して、窒素プラズマを用いたエッチング処理を行うか、又は第１化合物半導体層の露出された表面領域内のゲート電極形成予定領域を窒素プラズマに曝露する工程と、ゲート電極形成予定領域にゲート電極を形成する工程とを順次行うことを特徴とする。
この発明の化合物半導体層の表面処理方法によれば、窒素を含んだ化合物半導体層の表面に存在する窒素空孔によるダメージを除去あるいは軽減した表面にすることができる。
また、化合物半導体層の表面において、窒素空孔によるダメージが除去あるいは軽減されたことにより、良好な電気特性を有する化合物半導体層の表面構造が得られる。
この発明の半導体装置の製造方法によれば、ドライエッチングにより生じた第１化合物半導体層の表面に存在する窒素空孔によるダメージを除去あるいは軽減した当該表面を得ることができる。
また、第１化合物半導体層の表面に存在する窒素空孔によるダメージを除去あるいは軽減したことにより、良好な電気特性を有する第１化合物半導体層の表面構造が得られる。
以下、図１〜図７を参照して、この発明の実施の形態につき説明する。尚、各図は、この発明に係る半導体装置の製造方法の一構成例を断面の切り口で示す工程図である。尚、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、この発明を図示例に限定するものではない。また、図を分かり易くするために、断面を示すハッチング（斜線）は一部分を除き省略してある。また、以下の説明において、特定の材料及び条件等を用いることがあるが、これら材料及び条件は好適例の一つに過ぎず、従って、何らこれらに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。
＜第１の実施の形態＞
図１〜図６を参照して、この発明の第１の実施の形態に係る半導体装置の製造方法につき説明する。この実施の形態では、一例として、ＧａＮ系ＨＥＭＴの製造方法につき説明する。尚、以下に説明する各層の成膜は一般的な有機金属気相成長法（ＭＯＣＶＤ法）を用いて行うこととする。また、供給するIII族原料としてはアルキル基を構成要素とする有機金属化合物であるトリメチルガリウム（Ｇａ（ＣＨ3）3）、トリメチルアルミニウム（Ａｌ（ＣＨ3）3）を用い、及びＶ族元素としてはアンモニア（ＮＨ3）を用いる。また、各層を結晶成長させる際の具体的な方法については従来公知であるため、特に説明の必要がある場合を除き、その詳細な説明は省略する。
先ず、図１及び図２を参照して説明する。ここでは基板としてＣ軸配向サファイア（Ａｌ2Ｏ3）基板を用いる。サファイア基板１２上に、ＭＯＣＶＤ法により、例えば、４００℃から６００℃の範囲内の温度（以降、この温度をＴa℃とする。）で非晶質（アモルファス）状態のＧａＮ層１４（低温バッファ層）を、例えば、１０ｎｍから５０ｎｍの範囲内の膜厚で表面を平坦に形成する（図１（Ａ））。
その後、サファイア基板１２を、例えば９５０℃から１１５０℃の範囲内の温度（以降、これを成長温度Ｔ1℃とする）まで昇温し、非晶質状態のＧａＮ層１４を結晶状態のＧａＮバッファ層１６に改質させる。
より具体的には、この昇温過程において、非晶質状態のＧａＮ層１４は基板面側から多数の成長核を有する柱状組織に変質していく。この柱状組織への変質の間、反応ガスによる非晶質ＧａＮ層１４のエッチングも同時に進行するが、柱状組織の変質速度の増大によって基板表面上にＧａＮバッファ層１６を一様に形成することができる。尚、成長温度Ｔ1℃までの昇温時間は、低温バッファ層であるＧａＮ層１４が柱状組織であるＧａＮバッファ層１６に変質するのに充分であり、且つ、成長温度Ｔ1℃までの昇温過程の間にＧａＮ層１４が反応ガスによってエッチングされずに残留する時間内となるように設定する必要がある。
そこで、例えば、Ｔa＝５００℃において非晶質ＧａＮ層１４を２０ｎｍの膜厚で堆積させた後、例えば、Ｔ1＝１０４０℃までの昇温過程において当該非晶質ＧａＮ層１４をＧａＮバッファ層１６に改質させる場合には、昇温時間の最適値は７分程度である。尚、昇温時間の最適値はこれに限られるものではなく、低温バッファ層の種類（ＧａＮやＡｌＮ）、膜厚、堆積時のガス種、ガス流量、及びＭＯＣＶＤ装置の仕様などに依存する。また、成長温度Ｔ1℃としては、好ましくは９５０℃から１１５０℃の範囲内の温度であり、より好ましくは１０００℃から１１００℃の範囲内の温度とするのが良い。そうすることにより、良質な結晶性を有するＧａＮバッファ層１６を形成することができる。
続いて、Ｔ1℃に到達後、ＧａＮバッファ層１６上に、有機金属気相成長法により、均一かつ高密度になるようにＧａＮ成長核１８を形成する（図１（Ｂ））。
続いて、成長温度Ｔ1℃下において、ＧａＮ成長核１８をシードとして、お互いの結晶配向性が僅かにずれた多数のＧａＮ結晶粒界を再成長させる。その結果、隣接する結晶粒同士が合体や転位を繰り返すことにより、結晶配向性の揃った比較的欠陥の少ない良好な単結晶である（アンドープ）ＧａＮチャネル層２０を、例えば、２０００ｎｍから５０００ｎｍの範囲内の膜厚で形成することができる（図１（Ｃ））。尚、欠陥の少ない良好な結晶性を有するＧａＮチャネル層２０を得るためにも、当該ＧａＮチャネル層２０の膜厚を１００ｎｍ以上とするのが好適である。尚、これら基板１２、バッファ層１６及びチャネル層２０が下地２１を構成する。
続いて、成長温度Ｔ1℃下において、ＧａＮチャネル層２０上にＡｌ0.2Ｇａ0.8Ｎ電子供給層２２を形成するが、ここでは、ｎ型不純物であるケイ素（Ｓｉ）を５×１０18ｃｍ-3添加しながら結晶成長させて、膜厚が１０ｎｍから２０ｎｍの範囲内であるｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２を形成する。このｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２が、第１化合物半導体層に相当する。このとき、ＧａＮチャネル層２０とｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２との界面には、バンドギャップの差から２ＤＥＧ（２次元電子ガス）２３が形成される（図１（Ｄ））。また、Ａｌ0.2Ｇａ0.8Ｎ層２２の結晶成長条件は、ＧａＮ層２０を結晶成長させる際に既に設定された最適化条件とすれば良いので、新たな最適化を行う必要はない。
次に、第１化合物半導体層２２とは組成が異なる第２化合物半導体層を形成する。例えば、ｎ型不純物であるケイ素を５×１０18ｃｍ-3添加しながら結晶成長させてｎ型ＧａＮ層２４を１０ｎｍから２０ｎｍの範囲内の膜厚でｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２上に形成して、積層体４０を得る（図２（Ａ））。このｎ型ＧａＮ層２４が、第２化合物半導体層に相当する。尚、ｎ型ＧａＮ層２４が成膜される間、当該ｎ型ＧａＮ層２４表層部では、ｎ型ＧａＮ層２４の構成原子の蒸着及び蒸発が繰り返されている。尚、第１及び第２化合物半導体層２２及び２４は、積層型の化合物半導体層２５を形成している。
この積層体４０を、例えば２０℃から１００℃の範囲内の温度（以降、この温度をＴ2℃とする）まで冷却する。このＴ2℃の温度範囲は、必ずしも２０℃から１００℃の範囲内の温度に限定されず、積層体４０表層のｎ型ＧａＮ層２４の劣化が発生しない温度として、ｎ型ＧａＮ層２４の表層部分から当該ｎ型ＧａＮ層２４層の構成原子の蒸着後の蒸発（ここでは、再蒸発）が停止する温度、例えば、低温バッファ層の成長温度未満の温度とすることができる。
次に、第１及び第２主電極形成工程として、第２化合物半導体層であるｎ型ＧａＮ層２４上に互いに所定距離離間した、例えば、ストライプ状の第１主電極（ソース電極）及び第２主電極（ドレイン電極）を各々形成する。すなわち、この構成例では、これら電極を、第１化合物半導体層２２の上側に、後にコンタクト層３２となるｎ型ＧａＮ層２４の領域部分を介して、形成する（図２（Ｂ））。
具体的には、ｎ型ＧａＮ層２４のうち互いに所定距離離間する２つの領域部分に所定幅だけ、例えば、ストライプ状に露出させるようなレジストパターン（図示せず）をフォトリソグラフィによって形成する（以下、単にレジストパターンを形成すると称する。）。その後、このレジストパターンをマスクとして、当該マスクの上方から、ソース電極及びドレイン電極用金属として、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）及び金（Ａｕ）を順次蒸着して積層金属層を形成する（図示せず。）。より詳しくは、一例として、チタンの膜厚を１５ｎｍ、アルミニウムの膜厚を２００ｎｍ及び金の膜厚を６００ｎｍとなるようにそれぞれ蒸着させる。その後、リフトオフ法によってレジストパターンを除去し、ｎ型ＧａＮ層２４上に積層金属層からなる所定幅のストライプ状のソース電極２６及びドレイン電極２８を形成する。
次に、ソース電極２６とドレイン電極２８との間の、第２化合物半導体層２４の領域部分を下側の第１化合物半導体層２２が露出するようにエッチングする。すなわち、ここでは、ソース電極２６が形成された部分とドレイン電極２８が形成された部分とが所定距離離間されて残存するように第２化合物半導体層２４の一部をドライエッチングによって除去して第１化合物半導体層２２の表面を一部露出させる。
具体的には、ｎ型ＧａＮ層２４のうち、ソース電極２６及びドレイン電極２８に挟まれる領域を所定幅だけ、例えば、ストライプ状に露出させるようなレジストパターンでフォトレジスト３０を形成し、このレジストパターンをマスクとしてドライエッチングを行ってｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２の露出面を形成する。
例えば、比較的試料に与えるダメージの小さい塩素（Ｃｌ2）系や塩化ホウ素（ＢＣｌ3）等をエッチングガスとする誘導結合プラズマ反応性イオンエッチング（ＩＣＰ−ＲＩＥ）を利用して、室温環境下でｎ型ＧａＮ層２４を除去する。
ここでは、エッチングガス種として、ＢＣｌ3を用いたＩＣＰ−ＲＩＥを行ってｎ型ＧａＮ層２４の部分領域を除去して、ｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２表面を露出させるとともに、残存するｎ型ＧａＮ層２４の領域部分でコンタクト層３２を形成する（図２（Ｃ））。
このｎ型ＧａＮ層２４に対するエッチングは、電子サイクロトン反応性イオンエッチング（ＥＣＲ）等のドライエッチングを用いても可能である。
その後、レジストパターンを除去し、例えば、窒素雰囲気中４００℃以上の温度で、２０〜８０分間、露出された表面領域を有するｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２に対するアニール処理する。これにより、露出したｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２表面に吸着した不要なエッチングガス種の除去を行う（図３（Ａ））。
ここで、ｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２の表面に吸着されるエッチングガス種の様子をＸ線光電子分光法（ＸＰＳ：ｘ-ray photoelectron spectroscopy）によって測定した。ＸＰＳでは、ＩＣＰ−ＲＩＥ中に表面に吸着したと思われるエッチングガス種を検出できる。例えば、Ｃｌ系ガス（Ｃｌ2＋Ｈ2＋ＣＨ4）ならばＣｌ、また、ＢＣｌ3ガスならば、Ｂ及びＣｌのピークがＸＰＳによって確認される。
図４にｎ型ＧａＮ層２４をＩＣＰ−ＲＩＥ（エッチングガス種はＢＣｌ3）によりエッチングし、ｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２の表面を一部露出してアニール処理する工程でのＸＰＳの測定結果を示す。
図４はＸＰＳスペクトルの測定図であり、横軸に結合エネルギー（ｅＶ）及び縦軸にＸＰＳ強度（任意の単位）をとって示してある。
図４中の（Ａ）で示す測定グラフは、ＩＣＰ−ＲＩＥ処理する前のｎ型ＧａＮ層２４表面のスペクトルである。全体にノイズレベルの変化しか示しておらず、特徴のあるピークは存在していない。（Ｂ）で示すグラフは、ＩＣＰ−ＲＩＥをｎ型ＧａＮ層２４の約二分の１の膜厚まで行った時点のｎ型ＧａＮ層２４表面のスペクトルである。（Ａ）のスペクトルでは存在しなかった、Ｃｌの２ｐ軌道に由来する結合エネルギー１９９ｅＶ付近のピークが、はっきり現れている。よって、ＩＣＰ−ＲＩＥによるエッチング中に、ｎ型ＧａＮ層２４の表面にエッチングガス種が吸着されていることがわかる。（Ｃ）は、ＩＣＰ−ＲＩＥによりｎ型ＧａＮ層２４が除去され、完全にｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２表面が露出した時点でのｎ型ＡｌＧａＮ層表面のスペクトルである。ここでも、（Ｂ）のスペクトルと同様に１９９ｅＶ付近のＣｌ由来のピークがはっきり現れている。よって、露出したｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２の表面には、エッチングガス種が吸着されていることがわかる。（Ｄ）は、ＩＣＰ−ＲＩＥによりｎ型ＡｌＧａＮ層表面を露出させた後にアニール処理を行ったあとのｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２表面のスペクトルである。（Ｂ）及び（Ｃ）のスペクトルに存在した１９９ｅＶ付近のＣｌのピークが消失し、（Ａ）と同様のノイズレベルのスペクトルに変化している。このＸＰＳスペクトルの測定結果から、アニール処理によって、ｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２表面に吸着していたエッチングガス種が除去されたことがわかる。
次に、ＩＣＰ−ＩＲＥ（エッチングガス種は、ＢＣｌ3）を用いたドライエッチングによって露出したｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２の表面構造を原子間力顕微鏡（Atomic Force Microscope：ＡＦＭ 以下、ＡＦＭと称する。）によって観察した。
図５は、露出したｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２のうち、縦１μｍ及び横１μｍ四方の領域に対して走査（走査速度：約１．０Ｈｚ）を行った場合のＡＦＭ画像である。図中の（ａ）で示す白色領域を基準面（ＡＦＭ探針との接触面）として、（ｃ）で示す黒色領域は基準面から約５ｎｍの深さを有する凹状領域である。また、（ｂ）で示す灰色領域は、黒色領域（ｃ）よりも浅い深さ（＜５ｎｍ）の凹状領域である。
図５（Ａ）は、ＩＣＰ−ＩＲＥ（エッチングガス種は、ＢＣｌ3）を用いたドライエッチング直後のＡＦＭ画像である。この画像によると、深さが５ｎｍ以下のピット及び高さが０．４ｎｍ〜０．５ｎｍのステップが見られるが、例えば１０ｎｍ以上の深さの大きなピット及びステップ高さは存在せずに、平坦な表面状態を呈していることがわかる。
図５（Ｂ）は、アニール開始から５分後のＡＦＭ画像であり、図５（Ａ）に示したアニール前の画像に比べて全体が不明瞭なぼやけた画像になっている。ＩＣＰ−ＲＩＥを用いたドライエッチングによるダメージにより、表面付近には原子間の結合が弱められ不安定な状態になった部分が存在する（以降、この部分をダメージ層ともいう）。このダメージ層が脱離しかかっていることにより、図５（Ｂ）のような不明瞭な画像になると考えられる。
図５（Ｃ）は、アニール開始から２０分後のＡＦＭ画像であり、図５（Ｂ）で存在していたダメージ層は全て脱離したため、図５（Ａ）と同様の明瞭な画像に変化している。ピット及びステップの状況は、図５（Ａ）とほぼ同様で、深さ５ｎｍ以下のピット及び高さが０．４ｎｍ〜０．５ｎｍのステップが存在しているが、全体に平坦な表面状態を呈している。このＡＦＭ画像の状態から、アニール処理後の露出したｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２の表面構造は、平坦な表面状態であることがわかる。
これらＸＰＳ及びＡＦＭの測定結果から、ｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２表面に吸着していたエッチングガス種及びダメージ層は、アニール処理によって取り除かれていることがわかる。
従来は、このアニール処理後のｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２表面上にゲート電極を例えばニッケル（Ｎｉ）を蒸着させることにより形成し、リセス型ＨＥＭＴ５０を形成していた。しかしながら、このようにして形成したゲート電極のＩ−Ｖ特性は、ショットキ特性ではなく、図９に示したようなオーミック特性を示す。
そこで、この発明では、このアニール処理後に窒素プラズマにより、ｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２の表面を処理する。
具体的には、露出したｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２表面上に、少なくとも一部を所定幅だけ、例えば、ストライプ状に露出させるようなレジストパターンをフォトレジスト３４で形成する。このときの所定幅は、後にゲート電極を形成する領域よりも幅が広ければ良い（図３（Ｂ））。
このレジストパターンをマスクとして、窒素プラズマを用いた表面処理を行う。この窒素プラズマを用いた表面処理として、ここではＩＣＰ−ＲＩＥ装置による窒素プラズマを用いてドライエッチングを行う場合について説明する。この窒素プラズマを用いたエッチングの条件は、例えば、窒素流量：１０ｓｃｃｍ、窒素プラズマ処理中の圧力：２．５ｍＴｏｒｒ、基板温度４０℃、ＩＣＰ出力：５０Ｗ、ＲＦ電力：３０Ｗ、ＤＣバイアス：約８０Ｖ、処理時間：３０秒で行う。この処理条件は、最表面のｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２が、１ユニットセルだけエッチングされる程度のエッチング時間で十分である。一般に、ＧａＮ層及びＡｌＧａＮ層の場合、結晶の単位格子が六角柱の形をしている。この第１の実施の形態では、ｃ軸配向のサファイア基板を用いて、積層体４０を形成しているので、ｎ型ＧａＮ層２４及びｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２はｃ軸配向を想定している。よって、１ユニットセル（単位格子１個分）とは、この場合、単位格子である六角柱の上面の六角形から底面の六角形までの高さ方向（すなわち、基板表面に対して垂直の方向）の長さをさしている。たとえば、ＧａＮ層の場合、ｃ軸方向（六角柱の上面の六角形から底面の六角形までの高さ方向）の格子定数は０．５２ｎｍなので、多くても０．６〜０．７ｎｍ程度のエッチングを行えば十分ということになる。但し、この例では、ＩＣＰ−ＲＩＥ法により実施しているため、エッチングの深さによりエッチング時間を定義した。しかしながら、窒素プラズマを用いたエッチングによらず、窒素空孔ダメージが生じた化合物半導体層の表面を窒素プラズマに曝露するのみでも、ダメージを回復させる効果は十分に得られる。従って、窒素プラズマを用いたエッチング処理に代えて、窒素空孔ダメージが生じた化合物半導体層の表面を窒素プラズマに曝露するのみの処理を採用してもよい。化合物半導体層の表面を窒素プラズマに曝露する方法としては、誘導結合プラズマ（inductively coupled plasma：ＩＣＰ）法、容量結合プラズマ（capacitively coupled plasma：ＣＣＰ）法、電子サイクロトロン共鳴プラズマ（electron cyclotron resonance：ＥＣＲプラズマ）法、ヘリコン波プラズマ（helicon wave plasma）法又は表面波プラズマ（surface wave plasma：ＳＷＰ）法のいずれかにより発生させた窒素プラズマを適用することができる。窒素プラズマの照射時間は、窒素空孔を窒素プラズマに曝露することによって、窒素空孔ダメージが回復するのに十分な程度の時間とするのが好適である。
次に、窒素プラズマを用いてエッチング処理を行った領域であるゲート電極形成予定領域３６上に、従来と同様の方法でゲート電極３８を形成する。
具体的には、ｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２のゲート電極形成予定領域上に、少なくとも一部を所定幅だけ、例えば、ストライプ状に露出させるようなレジストパターンを（図示せず）を形成する。
その後、このレジストパターンをマスクとして、当該マスクの上方から、制御電極（ゲート電極）用金属として、例えば、ニッケル（Ｎｉ）を膜厚５０ｎｍ、さらに金（Ａｕ）を膜厚７００ｎｍとなるように蒸着する。次いで、リフトオフ法によってレジストパターンを除去し、然る後ｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２上にニッケルからなる所定幅のストライプ状のゲート電極３８を形成して、リセス型ＨＥＭＴ１０を完成させる（図３（Ｃ））。
図６に、この第１の実施の形態で形成したリセス型ＨＥＭＴ１０のゲート電極のＩ−Ｖ特性を示す。図６（Ａ）では、横軸は電圧（Ｖ）及び縦軸は電流密度（Ａ／ｃｍ2）を表している。電圧が負の値では、電流密度は０付近の非常に小さい値をとり、また、電圧が正の値（特に１Ｖ以上）になると、急激に電流密度の値が上昇していることから、良好なショットキ特性を示していることがわかる。図６（Ｂ）は、電流密度の値が小さい領域の変化を示すために、図６（Ａ）の測定結果の縦軸に対数目盛を用い、電流密度を絶対値で示したものである。対数をとるために、ここでの電流密度は絶対値を用いている。電圧の値が−５Ｖから０Ｖに変化すると、電流密度の絶対値は、０に近づいていく。そして、電圧の値が正の値になると、急激に電流密度の絶対値は大きくなっていく。このことからも、良好なショットキ特性を示していることがわかる。
窒素プラズマを用いたエッチング処理をｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２に行うことにより、良好なショットキ特性を有するリセス型ＨＥＭＴ１０が得られるのは、以下のような理由からと考えられる。
ＩＣＰ−ＲＩＥによるエッチング中に、ｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２表面には、ＡＦＭ画像では感知できないレベルの窒素空孔が生じていると考えられる。この窒素空孔はアニール処理では回復しないため、この窒素空孔の欠陥がドナー準位としての役割を果たし、リセス型ＨＥＭＴのゲート電極のＩ−Ｖ特性をオーミック特性にしていると考えられる。
この発明では、窒素プラズマを用いたエッチング処理を、ｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２に行うことにより、窒素空孔の存在する表面を１ユニットセル程度エッチングし、また、窒素空孔に対して窒素の供給を行うことから、窒素空孔の欠陥を取り除き、良好な電気特性を示すｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２表面を得ている。
上述した説明から明らかなように、この実施の形態では、ドライエッチングにより生じた第１化合物半導体層２２の表面に存在する窒素空孔によるダメージを除去あるいは軽減した当該表面を得ることができる。
また、第１化合物半導体層２２の表面に存在する窒素空孔によるダメージを除去あるいは軽減したことにより、良好な電気特性を有する第１化合物半導体層２２の表面構造が得られる。
これにより、ゲート電極に良好なショットキ特性を有するリセス型ＨＥＭＴ１０を形成することができる。
上述の説明では、窒素プラズマを用いた表面処理として、窒素プラズマによるエッチング処理を含む工程により製造されたリセス型ＨＥＭＴの諸特性につき説明したが、窒素プラズマによるエッチング処理に代えて、窒素プラズマに曝露する処理を含む工程により製造されるリセス型ＨＥＭＴにおいても同様の諸特性が得られる。
＜第２の実施の形態＞
第１の実施の形態では、ＩＣＰ−ＲＩＥ装置を用いて、窒素プラズマ処理することにより、ｎ型ＡｌＧａＮ層の表面の窒素空孔を除去し、よって良好なショットキ特性を持つゲート電極を形成している。
このＩＣＰ−ＲＩＥ装置が、Ｃｌ系ガス、ＢＣｌ3その他のエッチングガスに使用されていた場合、窒素プラズマ処理中にＣｌ等のエッチングガス種がｎ型ＡｌＧａＮ層の表面に再び吸着される現象が起こることがある。
図７に、ＢＣｌ3ガスで使用したＩＣＰ−ＲＩＥ装置を窒素プラズマによるエッチング処理に用いた場合のｎ型ＡｌＧａＮ層の表面についてのＸＰＳスペクトル測定結果を示す。横軸は結合エネルギー（ｅＶ）及び縦軸はＸＰＳ強度（任意の単位）を示している。
図７中の（Ａ）は、アニール処理直後のＸＰＳスペクトルである。結合エネルギーが１９９ｅＶ付近のＣｌのピークは消失し、吸着されていたＣｌが除去されたことがわかる。図７中の（Ｂ）は、窒素プラズマを用いたエッチング処理を行った後のＸＰＳスペクトルであり、１９９ｅＶ付近のＣｌのピークが再び現れている。このように、アニールにより除去されたエッチングガス種が、窒素プラズマによるエッチング処理により再び吸着されたことがわかる。また、ＩＣＰ−ＲＩＥ装置に付加されているＱＭＳ（四重極質量分析計）スペクトルからも、明瞭なＣｌ関連ピーク強度の増大が確認できるため、装置内にＣｌが存在していることがわかる。
このことから、Ｃｌ系ガス、ＢＣｌ3その他のエッチングガス種で使用したＩＣＰ−ＲＩＥ装置を用いると、装置内（例えばチャンバー側壁）に残留していたエッチングガス種が、窒素プラズマによるエッチング処理中にｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２の表面に吸着してしまうと考えられる。
このようなエッチングガス種が吸着されたｎ型ＡｌＧａＮ層表面にゲート電極を形成すると、半導体装置の正常な動作が損なわれてしまう。
窒素プラズマ処理中にｎ型ＡｌＧａＮ層表面に吸着されたエッチングガス種（例えばＣｌ）を除去するために、純水による流水洗浄を行うと良い。
具体的には、第１の実施の形態と同様に、窒素プラズマ処理、すなわち窒素プラズマを用いたエッチング工程、又は窒素プラズマに曝露する工程までを行う。例えば窒素プラズマを用いたエッチング工程を行う場合では、ＩＣＰ−ＲＩＥ装置は、ＢＣｌ3を用いてｎ型ＧａＮ層２４をエッチングした際に用いた装置が使用される。このとき、ｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２表面のＸＰＳスペクトルは、１９９ｅＶ付近のＣｌのピークを示している。
次に、このｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層２２表面を、室温で純水により２０分間流水洗浄する。
図７中の（Ｃ）は、純水による流水洗浄後のｎ型ＡｌＧａＮ層表面のＸＰＳスペクトルである。窒素プラズマによるエッチング処理で生じていたＣｌのピークはノイズレベルまで低下していることから、Ｃｌが除去されたことがわかる。
純水による流水洗浄後、窒素ブロー等によって乾燥し、このｎ型ＡｌＧａＮ層表面に対して、第１の実施の形態と同様の手順でゲート電極３８を形成する。
このように形成したリセス型ＨＥＭＴは、第１の実施の形態と同様に、良好なショットキ特性を示す。
上述した説明から明らかなように、この実施の形態で製造されたリセス型ＨＥＭＴは、第１の実施の形態と同様の効果を得ることができる。
窒素プラズマ処理に使用する専用のＩＣＰ−ＲＩＥ装置が準備できない場合でも、純水による流水洗浄を行うことにより良好な電気特性を有する第１化合物半導体層の表面構造が得られる。
以上、この発明は、上述した実施の形態の組み合わせのみに限定されない。
例えば、この発明が適用される半導体装置としては、上述したリセス型ＨＥＭＴのみに限定されるものではなく、化合物半導体装置の製造工程において、ゲート電極形成予定領域の窒素を含んだ化合物半導体層の表面がエッチングによりダメージを受ける工程を含むような構成の半導体装置に適用できる。
また、各実施の形態では、サファイア基板を用いたが、炭化ケイ素（ＳｉＣ）基板等であっても良い。尚、炭化ケイ素基板を用いる場合には、バッファ層を窒化アルミニウム（ＡｌＮ）で形成するのが好適である。
また、２ＤＥＧが得られるＨＥＭＴならば、下地の構造は、上述した実施の形態のみに限定されない。
また、各実施の形態における第１化合物半導体層の組成比は、Ａｌ0.2Ｇａ0.8Ｎのみに限定されず、目的や設計に応じて任意好適な構成比とすることができる。
窒素を含んだ化合物半導体層を具えた半導体装置に適用して好適なこの発明の半導体装置の製造方法によれば、ドライエッチングにより生じた第１化合物半導体層の表面に存在する窒素空孔によるダメージを、除去あるいは軽減することができる。
また、第１化合物半導体層の表面に存在する窒素空孔によるダメージを除去あるいは軽減したことにより、良好な電気特性を有する第１化合物半導体層の表面構造が得られる。
（Ａ）〜（Ｄ）は、この発明による第１の実施の形態の工程についての説明に供する断面図である。 （Ａ）〜（Ｃ）は、この発明による第１の実施の形態の工程についての説明に供する断面図である。 （Ａ）〜（Ｃ）は、この発明による第１の実施の形態の工程についての説明に供する断面図である。 この発明による第１の実施の形態におけるアニール前後のｎ型ＡｌＧａＮ表面のＸＰＳスペクトルを表すグラフである。 この発明による第１の実施の形態におけるアニール前後のｎ型ＡｌＧａＮ表面のＡＦＭ画像である。 この発明による第１の実施の形態で形成したゲート電極のＩ−Ｖ特性を表すグラフである。 この発明による第２の実施の形態における流水洗浄前後のｎ型ＡｌＧａＮ表面のＸＰＳスペクトルを表すグラフである。 （Ａ）〜（Ｃ）は、従来のリセス型ＨＥＭＴの製造工程についての説明に供する断面図である。 従来法で形成したリセス型ＨＥＭＴのゲート電極のＩ−Ｖ特性を表すグラフである。
符号の説明
１０：この発明によるリセス型ＨＥＭＴ
１２：サファイア基板
１４：非晶質ＧａＮ層
１６：ＧａＮバッファ層
１８：ＧａＮ成長核
２０：ＧａＮチャネル層
２１：下地
２２：ｎ型Ａｌ0.2Ｇａ0.8Ｎ電子供給層
２３：２ＤＥＧ
２４：ｎ型ＧａＮ層
２５：積層型の化合物半導体層
２６：ソース電極
２８：ドレイン電極
３０、３４：フォトレジスト
３２：コンタクト層
３６：ゲート電極形成予定領域
３８：ゲート電極
４０：積層体
５０：従来のリセス型ＨＥＭＴ

Claims (14)

  1. 窒素を含有した化合物半導体層の表面に生じた窒素空孔によるダメージを、窒素プラズマを用いたエッチング処理により回復することを特徴とする化合物半導体層の表面処理方法。
  2. 窒素を含有した第１化合物半導体層と、前記第１化合物半導体層の上に形成された、前記第１化合物半導体層と組成の異なる第２化合物半導体層とにより構成された、積層型の化合物半導体層に対し、前記第２化合物半導体層の一部をドライエッチングにより除去して前記第１化合物半導体層の表面を露出させる工程で、該第１化合物半導体層の表面上に生じた窒素空孔によるダメージを、窒素プラズマを用いたエッチング処理により回復することを特徴とする化合物半導体層の表面処理方法。
  3. 請求項２に記載の化合物半導体層の表面処理方法において、前記第１化合物半導体層をＡｌxＧａ1-xＮ（０＜ｘ＜１）とし、及び前記第２化合物半導体層をＧａＮとすることを特徴とする化合物半導体層の表面処理方法。
  4. 請求項１乃至３に記載の化合物半導体層の表面処理方法において、前記窒素プラズマによるエッチング処理をＩＣＰ−ＲＩＥ装置を用いて行うことを特徴とする化合物半導体層の表面処理方法。
  5. 請求項４に記載の化合物半導体層の表面処理方法において、
    前記窒素プラズマによるエッチング処理後、該エッチング処理済みの前記化合物半導体層の表面を純水により流水洗浄することを特徴とする化合物半導体層の表面処理方法。
  6. 下地上に、窒素を含有した第１化合物半導体層と、前記第１化合物半導体層の上に形成された、前記第１化合物半導体層と組成の異なる第２化合物半導体層とにより構成された積層型の化合物半導体層を形成する工程と、
    前記第２化合物半導体層上に、互いに所定距離離間した第１主電極及び第２主電極を形成する工程と、
    前記第１主電極と前記第２主電極との間の、前記第２化合物半導体層の領域部分をドライエッチングにより除去して前記第１化合物半導体層の表面領域を露出させる工程と、
    露出された表面領域を有する前記第１化合物半導体層に対する熱処理を行う工程と、
    前記第１化合物半導体層の露出された表面領域内のゲート電極形成予定領域に対して窒素プラズマを用いたエッチング処理を行う工程と、
    前記ゲート電極形成予定領域にゲート電極を形成する工程と
    を順次行うことを特徴とする半導体装置の製造方法。
  7. 請求項６に記載の半導体装置の製造方法において、前記第１化合物半導体層をＡｌxＧａ1-xＮ（０＜ｘ＜１）とし、及び前記第２化合物半導体層をＧａＮとすることを特徴とする半導体装置の製造方法。
  8. 請求項６または７に記載の半導体装置の製造方法において、
    前記窒素プラズマによるエッチング処理をＩＣＰ−ＲＩＥ装置を用いて行うことを特徴とする半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、
    前記窒素プラズマによるエッチング処理後、該エッチング処理済みの化合物半導体層の表面を純水により流水洗浄することを特徴とする半導体装置の製造方法。
  10. 窒素を含有した化合物半導体層の表面に生じた窒素空孔によるダメージを、窒素プラズマに曝露することにより回復することを特徴とする化合物半導体層の表面処理方法。
  11. 窒素を含有した第１化合物半導体層と、前記第１化合物半導体層の上に形成された、前記第１化合物半導体層と組成の異なる第２化合物半導体層とにより構成された、積層型の化合物半導体層に対し、前記第２化合物半導体層の一部をドライエッチングにより除去して前記第１化合物半導体層の表面を露出させる工程で、該第１化合物半導体層の表面上に生じた窒素空孔によるダメージを、窒素プラズマに曝露することにより回復することを特徴とする化合物半導体層の表面処理方法。
  12. 請求項１１に記載の化合物半導体層の表面処理方法において、前記第１化合物半導体層をＡｌxＧａ1-xＮ（０＜ｘ＜１）とし、及び前記第２化合物半導体層をＧａＮとすることを特徴とする化合物半導体層の表面処理方法。
  13. 下地上に、窒素を含有した第１化合物半導体層と、前記第１化合物半導体層の上に形成された、前記第１化合物半導体層と組成の異なる第２化合物半導体層とにより構成された積層型の化合物半導体層を形成する工程と、
    前記第２化合物半導体層上に、互いに所定距離離間した第１主電極及び第２主電極を形成する工程と、
    前記第１主電極と前記第２主電極との間の、前記第２化合物半導体層の領域部分をドライエッチングにより除去して前記第１化合物半導体層の表面領域を露出させる工程と、
    露出された表面領域を有する前記第１化合物半導体層に対する熱処理を行う工程と、
    前記第１化合物半導体層の露出された表面領域内のゲート電極形成予定領域を、窒素プラズマに曝露する工程と、
    前記ゲート電極形成予定領域にゲート電極を形成する工程と
    を順次行うことを特徴とする半導体装置の製造方法。
  14. 請求項１３に記載の半導体装置の製造方法において、前記第１化合物半導体層をＡｌxＧａ1-xＮ（０＜ｘ＜１）とし、及び前記第２化合物半導体層をＧａＮとすることを特徴とする半導体装置の製造方法。
JP2003378076A 2002-11-22 2003-11-07 化合物半導体層の表面処理方法及び半導体装置の製造方法 Expired - Fee Related JP4479222B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003378076A JP4479222B2 (ja) 2002-11-22 2003-11-07 化合物半導体層の表面処理方法及び半導体装置の製造方法
US10/717,547 US20040192043A1 (en) 2002-11-22 2003-11-21 Surface treatment method for a compound semiconductor layer and method of fabrication of a semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002339699 2002-11-22
JP2003378076A JP4479222B2 (ja) 2002-11-22 2003-11-07 化合物半導体層の表面処理方法及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2004186679A true JP2004186679A (ja) 2004-07-02
JP4479222B2 JP4479222B2 (ja) 2010-06-09

Family

ID=32774705

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003378076A Expired - Fee Related JP4479222B2 (ja) 2002-11-22 2003-11-07 化合物半導体層の表面処理方法及び半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20040192043A1 (ja)
JP (1) JP4479222B2 (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006022874A1 (en) * 2004-07-23 2006-03-02 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
JP2007027260A (ja) * 2005-07-13 2007-02-01 Toshiba Corp 半導体素子およびその製造方法
JP2008010781A (ja) * 2006-06-30 2008-01-17 Toyota Motor Corp Ｉｉｉ族窒化物半導体装置とその製造方法
JP2008218826A (ja) * 2007-03-06 2008-09-18 Sharp Corp 窒化物半導体素子の製造方法
JP2009010211A (ja) * 2007-06-28 2009-01-15 Sharp Corp ヘテロ接合電界効果トランジスタの製造方法
JP2009194081A (ja) * 2008-02-13 2009-08-27 New Japan Radio Co Ltd 窒化物半導体装置の製造方法
WO2011008531A2 (en) * 2009-06-30 2011-01-20 University Of Florida Research Foundation, Inc. Enhancement mode hemt for digital and analog applications
US7955984B2 (en) 2006-12-28 2011-06-07 Fujitsu Limited High speed high power nitride semiconductor device
US8304774B2 (en) 2010-02-12 2012-11-06 Furukawa Electric Co., Ltd. Transistor and method for fabricating the same
JP2014225606A (ja) * 2013-05-17 2014-12-04 富士通株式会社 化合物半導体装置及びその製造方法
JP2018206867A (ja) * 2017-05-31 2018-12-27 国立大学法人京都工芸繊維大学 Ｉｉｉ族窒化物半導体装置とその製造方法
US10355119B2 (en) 2017-02-01 2019-07-16 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4620333B2 (ja) * 2003-05-09 2011-01-26 三菱電機株式会社 半導体装置の製造方法
US7382001B2 (en) * 2004-01-23 2008-06-03 International Rectifier Corporation Enhancement mode III-nitride FET
US20060000802A1 (en) * 2004-06-30 2006-01-05 Ajay Kumar Method and apparatus for photomask plasma etching
US8349128B2 (en) 2004-06-30 2013-01-08 Applied Materials, Inc. Method and apparatus for stable plasma processing
US7909961B2 (en) * 2006-10-30 2011-03-22 Applied Materials, Inc. Method and apparatus for photomask plasma etching
US7943005B2 (en) * 2006-10-30 2011-05-17 Applied Materials, Inc. Method and apparatus for photomask plasma etching
WO2009073866A1 (en) * 2007-12-07 2009-06-11 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Gate after diamond transistor
JP2012231003A (ja) * 2011-04-26 2012-11-22 Advanced Power Device Research Association 半導体装置
JP5757195B2 (ja) * 2011-08-23 2015-07-29 セイコーエプソン株式会社 半導体装置、電気光学装置、電力変換装置及び電子機器
JP5920255B2 (ja) 2013-03-18 2016-05-18 株式会社デンソー 半導体装置の製造方法およびそれに用いられるドライエッチング装置
CN108962751A (zh) * 2018-07-12 2018-12-07 中国科学院微电子研究所 GaN HEMT器件的制备方法
FR3135346A1 (fr) * 2022-05-05 2023-11-10 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de formation d’une couche à base d’un matériau diélectrique sur une couche à base d’un matériau III-V gravé

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5557167A (en) * 1994-07-28 1996-09-17 Litton Systems, Inc. Transmission mode photocathode sensitive to ultravoilet light
US5677538A (en) * 1995-07-07 1997-10-14 Trustees Of Boston University Photodetectors using III-V nitrides
US6576546B2 (en) * 1999-12-22 2003-06-10 Texas Instruments Incorporated Method of enhancing adhesion of a conductive barrier layer to an underlying conductive plug and contact for ferroelectric applications
JP2002026456A (ja) * 2000-06-30 2002-01-25 Toshiba Corp 半導体装置、半導体レーザ及びその製造方法並びにエッチング方法
KR100450740B1 (ko) * 2001-10-26 2004-10-01 학교법인 포항공과대학교 헤테로접합형 전계효과 트랜지스터 소자의 제조방법

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7678628B2 (en) 2004-07-23 2010-03-16 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
US7238560B2 (en) 2004-07-23 2007-07-03 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
US9666707B2 (en) 2004-07-23 2017-05-30 Cree, Inc. Nitride-based transistors with a cap layer and a recessed gate
JP2008507843A (ja) * 2004-07-23 2008-03-13 クリー　インコーポレイテッド キャップ層および埋込みゲートを有する窒化物ベースのトランジスタを作製する方法
KR101108344B1 (ko) 2004-07-23 2012-01-25 크리 인코포레이티드 캡층 및 리세스된 게이트를 가지는 질화물계트랜지스터들의 제조방법들
WO2006022874A1 (en) * 2004-07-23 2006-03-02 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
EP3425674A3 (en) * 2004-07-23 2019-05-15 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
JP2007027260A (ja) * 2005-07-13 2007-02-01 Toshiba Corp 半導体素子およびその製造方法
JP2008010781A (ja) * 2006-06-30 2008-01-17 Toyota Motor Corp Ｉｉｉ族窒化物半導体装置とその製造方法
US7955984B2 (en) 2006-12-28 2011-06-07 Fujitsu Limited High speed high power nitride semiconductor device
US8519441B2 (en) 2006-12-28 2013-08-27 Fujitsu Limited High speed high power nitride semiconductor device
JP2008218826A (ja) * 2007-03-06 2008-09-18 Sharp Corp 窒化物半導体素子の製造方法
JP2009010211A (ja) * 2007-06-28 2009-01-15 Sharp Corp ヘテロ接合電界効果トランジスタの製造方法
JP2009194081A (ja) * 2008-02-13 2009-08-27 New Japan Radio Co Ltd 窒化物半導体装置の製造方法
WO2011008531A3 (en) * 2009-06-30 2011-03-31 University Of Florida Research Foundation, Inc. Enhancement mode hemt for digital and analog applications
WO2011008531A2 (en) * 2009-06-30 2011-01-20 University Of Florida Research Foundation, Inc. Enhancement mode hemt for digital and analog applications
US8304774B2 (en) 2010-02-12 2012-11-06 Furukawa Electric Co., Ltd. Transistor and method for fabricating the same
JP2014225606A (ja) * 2013-05-17 2014-12-04 富士通株式会社 化合物半導体装置及びその製造方法
US10355119B2 (en) 2017-02-01 2019-07-16 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device
JP2018206867A (ja) * 2017-05-31 2018-12-27 国立大学法人京都工芸繊維大学 Ｉｉｉ族窒化物半導体装置とその製造方法

Also Published As

Publication number Publication date
US20040192043A1 (en) 2004-09-30
JP4479222B2 (ja) 2010-06-09

Similar Documents

Publication Publication Date Title
JP4479222B2 (ja) 化合物半導体層の表面処理方法及び半導体装置の製造方法
US9166033B2 (en) Methods of passivating surfaces of wide bandgap semiconductor devices
US20100117118A1 (en) High electron mobility heterojunction device
US8062931B2 (en) Surface treatment and passivation of AlGaN/GaN HEMT
US20090001381A1 (en) Semiconductor device
US6696306B2 (en) Methods of fabricating layered structure and semiconductor device
CN103915337A (zh) 半导体器件及其制造方法
JP2005109133A (ja) 半導体装置及びその製造方法
JP2011049521A (ja) 半導体装置及びその製造方法
JP4452252B2 (ja) 窒化ガリウム系半導体の製造方法
JP2011035066A (ja) 窒化物半導体素子、及び窒化物半導体素子を作製する方法
JP2010098076A (ja) 半導体装置の製造方法
JP4517077B2 (ja) 窒化物半導体材料を用いたヘテロ接合電界効果型トランジスタ
Hahn et al. High-density plasma-induced etch damage of InGaN/GaN multiple quantum well light-emitting diodes
US20160155835A1 (en) Semiconductor device
CN109728087B (zh) 基于纳米球掩模的低欧姆接触GaN基HEMT制备方法
JP2009010211A (ja) ヘテロ接合電界効果トランジスタの製造方法
JP2004273630A (ja) 電界効果トランジスタの製造方法
JP2007027276A (ja) 半導体素子の製造方法及び半導体素子
US20130171811A1 (en) Method for manufacturing compound semiconductor
JP6028970B2 (ja) 半導体装置の製造方法およびエッチング方法
JP2004022563A (ja) ＧａＩｎＮ層の成膜方法
JP3956343B2 (ja) 半導体装置の製造方法
Yamamoto et al. MOVPE growth of AlGaN on RIE-treated GaN surfaces and its application to AlGaN/GaN electron devices
JPH11219919A (ja) 金属膜の成膜方法ならびに半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060125

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080424

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080430

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080624

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090317

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090410

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100223

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100308

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130326

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130326

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130326

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140326

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees