JP2012231003A - 半導体装置 - Google Patents

Abstract

【課題】オン抵抗が低く、かつ、Ｖｔｈが高い半導体装置を提供する。
【解決手段】基板１０２の上方に、ＩＩＩ−Ｖ族化合物半導体で形成されたバックバリア層１０６と、バックバリア層１０６上に、バックバリア層１０６よりバンドギャップエネルギーが小さいＩＩＩ−Ｖ族化合物半導体で形成され、バックバリア層１０６の上方の少なくとも一部に設けられたリセス部１２２において、他の部分より膜厚が薄いチャネル層１０８と、チャネル層１０８にオーミック接合された第１の電極１１６，１１８と、少なくともリセス部においてチャネル層の上方に形成された第２の電極１２０と、を備える半導体装置を提供する。
【選択図】図１

Description

本発明は、半導体装置に関する。

基板上にＡｌＮ（窒化アルミニウム）層、ＡｌＧａＮ（窒化アルミニウムガリウム）層、ＧａＮ（窒化ガリウム）層、ＡｌＧａＮからなる電子供給層、ソース電極、ドレイン電極およびゲート電極を設けたＦＥＴ（電界効果トランジスタ）が知られている（例えば、特許文献１参照）。
特許文献１ 特開２００６−１４７６６３号公報

ＧａＮ層上にＡｌＧａＮからなる電子供給層を形成すると、ＧａＮ層のＡｌＧａＮ層側の界面付近に発生する２ＤＥＧ（２次元電子ガス）よって、オン抵抗が低くなり、Ｖｔｈ（閾値電圧）が０Ｖ以下となる。一方、フェールセーフの観点からは、Ｖｔｈが０Ｖより高いことが望ましい。そこで、オン抵抗が低く、かつ、Ｖｔｈが０Ｖより高いＩＩＩ−Ｖ族化合物半導体装置が求められている。

本発明の第１の態様においては、基板の上方に、ＩＩＩ−Ｖ族化合物半導体で形成されたバックバリア層と、バックバリア層上に、バックバリア層よりバンドギャップエネルギーが小さいＩＩＩ−Ｖ族化合物半導体で形成され、バックバリア層の上方の少なくとも一部に設けられたリセス部において、他の部分より膜厚が薄いチャネル層と、チャネル層にオーミック接合された第１の電極と、少なくともリセス部においてチャネル層の上方に形成された第２の電極と、を備える半導体装置を提供する。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。

本発明の第１の実施形態に係るＦＥＴの模式的な断面図である。 第１の実施形態に係るＦＥＴの伝達特性を説明する図である。 第１の実施形態に係るＦＥＴにおける、Ａｌの組成比と、キャリア濃度およびＶｔｈとの関係を説明する図である。 第１の実施形態に係るＦＥＴのキャリア濃度およびＶｔｈの関係を説明する図である。 第１の実施形態に係るＦＥＴのバンド構造を説明する図である。 本発明の第２の実施形態に係るＦＥＴの模式的な断面図である。 本発明の第３の実施形態に係るＦＥＴの模式的な断面図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の第１の実施形態に係るＦＥＴ１００の模式的な断面図である。ＦＥＴ１００は、基板１０２、バッファ層１０４、バックバリア層１０６、チャネル層１０８、電子供給層１１２、絶縁膜１１４、ソース電極１１６、ドレイン電極１１８、および、ゲート電極１２０を備える。

バックバリア層１０６は基板１０２の上方に形成される。チャネル層１０８が、バックバリア層１０６上に形成される。チャネル層１０８はバックバリア層１０６よりバンドギャップエネルギーが小さいＩＩＩ−Ｖ族化合物半導体で形成される。バックバリア層１０６の上方の少なくとも一部で、チャネル層１０８に至るリセス部１２２が設けられる。チャネル層１０８は、リセス部１２２において、他の部分より膜厚が薄い。つまり、リセス部１２２におけるチャネル層１０８の膜厚（ｔ）は、他の部分におけるチャネル層１０８の膜厚より薄い。

バックバリア層１０６は、チャネル層１０８よりバンドギャップエネルギーが大きいＩＩＩ−Ｖ族化合物半導体からなる。バックバリア層１０６の結晶とチャネル層１０８の結晶とは格子間隔が異なるので、バックバリア層１０６およびチャネル層１０８の結晶構造が歪む。バックバリア層１０６の歪みにより、バックバリア層１０６のチャネル層１０８との界面付近に負の分極電荷が発生する。バックバリア層１０６に発生した負の分極電荷によって、チャネル層１０８のバックバリア層１０６側が空乏化する。

リセス部１２２において、チャネル層１０８は他の部分より薄いので負の分極電荷の影響を受けやすい。一方、リセス部１２２以外では、チャネル層１０８はリセス部１２２におけるチャネル層１０８より厚いので、負の分極電荷の影響が小さい。これによりリセス部１２２においては他の部分より、チャネル層１０８のキャリア濃度が低い。したがって、リセス部１２２によってＦＥＴ１００のＶｔｈが０Ｖより大きくなる。すなわち、ＦＥＴ１００はノーマリーオフである。また、リセス部１２２における、チャネル層１０８のキャリア濃度が低いので、ソース電極１１６とドレイン電極１１８との間のリーク電流が小さくなり、かつ、耐圧が高くなる。

リセス部１２２以外のチャネル層１０８では、リセス部１２２のチャネル層１０８より、負の分極電荷の影響が小さいので、キャリア濃度が高い。リセス部１２２以外のチャネル層１０８は抵抗が低いので、ソース電極１１６とドレイン電極１１８との間のオン抵抗が低くなる。

バックバリア層１０６がＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）からなり、チャネル層１０８がＧａＮからなる。Ａｌの組成比Ｘは、０．０５以上が好ましく、０．１以上がより好ましい。Ｘが０．０５より小さいとチャネル層１０８に空乏層を形成する効果が小さい。

他の例として、バックバリア層１０６がＡｌ_ｏＩｎ_ｐＧａ_{１−ｏ−ｐ}Ｎ（０≦ｏ≦１、０≦ｐ≦１、０＜ｏ＋ｐ≦１）で形成され、チャネル層１０８がＧａＮで形成されてもよい。また、バックバリア層１０６がｐ型のＧａＮまたはｐ型のＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）で形成され、チャネル層１０８がＧａＮで形成されてもよい。バックバリア層１０６が、Ｂ（ホウ素）またはＭｇ（マグネシウム）が添加されたＧａＮであってよい。また、バックバリア層１０６がＢまたはＭｇが添加されたＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）であってもよい。バックバリア層１０６がｐ型ＩＩＩ−Ｖ族化合物半導体で形成されると、バンドギャップが広がるので、チャネル層１０８に空乏層が形成される。

バックバリア層１０６は、基板１０２の上方の全面に形成される。別の例として、バックバリア層１０６は、ゲート電極１２０の下方に形成され、ソース電極１１６およびドレイン電極１１８の下方まで連続して設けられていない。さらに別の例として、ゲート電極１２０、ソース電極１１６およびドレイン電極１１８の下方の領域で、基板の上方に形成されたバックバリア層１０６を備え、かつ、ソース電極１１６およびドレイン電極１１８の下方に形成されたバックバリア層１０６のそれぞれが、ゲート電極１２０の下方に形成されたバックバリア層１０６から分離している。つまり、ソース電極１１６およびドレイン電極１１８の下方の領域と、ゲート電極１２０の下方の領域との間で、バックバリア層１０６の少なくとも一部が除去されてよい。バックバリア層１０６に発生した負の分極電荷が切れている領域が、ソース電極１１６とドレイン電極１１８との間に存在することで、リーク電流が小さくなり、かつ、耐圧が高くなる。

バックバリア層１０６の幅が、ゲート電極１２０の幅より広くてよい。これにより、リーク電流がさらに小さくなる。ここで、バックバリア層１０６およびゲート電極１２０の幅とは、上面から見てソース電極１１６とドレイン電極１１８との間に流れる電流の方向に垂直な方向をいう。リセス部１２２の底部の長さより、ゲート電極１２０の長さが長くてよい。また、バックバリア層１０６の長さは、リセス部１２２の底部の長さより短くてよい。ここで、バックバリア層１０６、ゲート電極１２０およびリセス部１２２の底部の長さとは、ソース電極１１６とドレイン電極１１８との間の電流の向きに平行な方向の長さをいう。

ソース電極１１６およびドレイン電極１１８は、チャネル層１０８の上方に形成される。ソース電極１１６およびドレイン電極１１８が、絶縁膜１１４が除去された領域で、電子供給層１１２上に形成されて、チャネル層１０８にオーミック接合される。ゲート電極１２０が、少なくともリセス部１２２の上方で、絶縁膜１１４上に形成される。

電子供給層１１２がチャネル層１０８の上方に形成される。電子供給層１１２は、チャネル層１０８よりバンドギャップエネルギーが大きいＩＩＩ−Ｖ族化合物半導体で、チャネル層１０８と、ソース電極１１６およびドレイン電極１１８との間に形成される。電子供給層１１２がＡｌ_ＹＧａ_１−ＹＮ（０＜Ｙ≦１）で形成される。電子供給層１１２がチャネル層１０８上に形成されて、チャネル層１０８の電子供給層１１２との界面近辺に２ＤＥＧ１１０が発生する。Ａｌ_ＹＧａ_１−ＹＮはＡｌＮとＧａＮの混晶である。Ｙで表されるＡｌの組成比で、電子供給層１１２のバンドギャップ、自発分極およびピエゾ分極が変化する。Ａｌの組成比は例えばＹ＝０．２５である。電子供給層１１２の膜厚は、２０ｎｍ〜５０ｎｍとしてよい。チャネル層１０８と電子供給層１１２との間に、キャリアの散乱を小さくする層をさらに備えてもよい。

ソース電極１１６とドレイン電極１１８との間の少なくとも一部で、電子供給層１１２を貫通して、チャネル層１０８に至るリセス部１２２が形成される。リセス部１２２ではチャネル層１０８の上方に電子供給層１１２が設けられていないので、チャネル層１０８に２ＤＥＧ１１０が発生しない。リセス部１２２において、チャネル層１０８が厚さ方向に一部除去される。一例として、リセス部１２２の深さが電子供給層１１２の厚さより、１０ｎｍ以上深い。チャネル層１０８がリセス部１２２で厚さ方向に１０ｎｍ以上除去されることによって、リセス部１２２において、チャネル層１０８のキャリア濃度を低くしてよい。

絶縁膜１１４が、チャネル層１０８の少なくとも一部の上方に形成される。絶縁膜１１４が、リセス部１２２でチャネル層１０８上に形成される。ソース電極１１６とドレイン電極１１８との間で、絶縁膜１１４が、電子供給層１１２上に形成される。絶縁膜１１４は、リセス部１２２を覆って形成される。絶縁膜１１４は、ＳｉＯ_２で形成される。他の例として、絶縁膜１１４はＳｉ_３Ｎ_４またはＡｌ_２Ｏ_３で形成される。

バッファ層１０４が、基板１０２とバックバリア層１０６との間に形成される。基板１０２は、シリコン基板である。基板１０２は、その他に例えば、サファイア基板、ＧａＮ基板、ＭｇＯ基板、ＺｎＯ基板など、ＧａＮ結晶が成長できる基板である。バッファ層１０４は、バックバリア層１０６およびチャネル層１０８と基板１０２との、格子定数および熱膨張率などの特性差による相互作用を緩衝し、接合強度を向上する。

バッファ層１０４は、ＧａＮで形成される。他の例として、バッファ層１０４は、基板１０２上に膜厚が５０ｎｍのＡｌＮ（窒化アルミニウム）からなる層で形成されてよい。また、当該ＡｌＮからなる層上に、さらに、膜厚が５ｎｍ〜１００ｎｍのＧａＮからなる層と、膜厚が１ｎｍ〜１０ｎｍのＡｌＮからなる層とよりなる積層膜が、３層〜２０層繰り返されてバッファ層１０４が形成されてもよい。

第１の実施形態に係るＦＥＴ１００の製造方法を以下に説明する。まず、バッファ層１０４が基板１０２上にエピタキシャル成長される。例えば、基板１０２がＭＯＣＶＤ装置に設置されてから、ＴＭＧａ（トリメチルガリウム）およびＮＨ_３が、それぞれ、５８μｍｏｌ／ｍｉｎおよび１２Ｌ／ｍｉｎの流量で、ＭＯＣＶＤ装置のチャンバーに導入されて、厚さ６０００ｎｍのＧａＮがエピタキシャル成長される。成長温度は、例えば１０００℃である。

次に、バッファ層１０４上に、Ａｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）からなる層がエピタキシャル成長される。例えば、厚さ５０ｎｍのＡｌＧａＮからなる層が形成されてよい。一例として、ＴＭＡｌ（トリメチルアルミニウム）、ＴＭＧａおよびＮＨ_３が、それぞれ、１００μｍｏｌ／ｍｉｎ、１９μｍｏｌ／ｍｉｎ、および、１２Ｌ／ｍｉｎの流量で導入されて、１０５０℃の成長温度で、Ａｌ_０．２５Ｇａ_０．７５Ｎからなる電子供給層１１２がエピタキシャル成長される。

チャネル層１０８は、バッファ層１０４上およびバックバリア層１０６上に厚さ５０ｎｍの不純物をドープしていないＧａＮで形成される。ここで、不純物をドープしていないＧａＮとは、ＧａＮに導電性を与える不純物を意図的に添加しないで形成されたＧａＮをいう。ただし、チャネル層１０８が不純物をドープしていないＧａＮで形成されても、バックバリア層１０６および電子供給層１１２がＡｌＧａＮからなるときは、チャネル層１０８がｎ型のＧａＮとして振る舞う。チャネル層１０８は、ＴＭＧａおよびＮＨ_３が、それぞれ、１９μｍｏｌ／ｍｉｎおよび１２Ｌ／ｍｉｎの流量で導入されて、１０５０℃の成長温度、および、２００Ｔｏｒｒの圧力下で、チャネル層１０８がエピタキシャル成長されてよい。

電子供給層１１２が、チャネル層１０８上にＡｌＧａＮで形成される。電子供給層１１２の厚さは、例えば２４ｎｍである。一例として、ＴＭＡｌ、ＴＭＧａおよびＮＨ_３が、それぞれ、１００μｍｏｌ／ｍｉｎ、１９μｍｏｌ／ｍｉｎ、および、１２Ｌ／ｍｉｎの流量で導入されて、１０５０℃の成長温度で、Ａｌ_０．２５Ｇａ_０．７５Ｎからなる電子供給層１１２がエピタキシャル成長される。

リセス部１２２がフォトリソグラフィーおよびエッチングで形成される。一例として、電子供給層１１２上にマスクが形成され、マスクの形成されていない領域で、電子供給層１１２が除去され、さらに、チャネル層１０８の一部が深さ方向に除去される。バックバリア層１０６上であって、リセス部１２２におけるチャネル層１０８の少なくとも一部の厚さが、２００ｎｍ以下であってよい。

絶縁膜１１４が電子供給層１１２上、および、リセス部１２２におけるチャネル層１０８上に、ＣＶＤおよびフォトリソグラフィーで形成される。例えば、ＳｉＯ_２がＣＶＤで形成された後、ソース電極１１６およびドレイン電極１１８が形成される領域のＳｉＯ_２がフォトリソグラフィーで除去される。

ソース電極１１６およびドレイン電極１１８が、Ｔｉからなる層で形成される。ソース電極１１６およびドレイン電極１１８は、Ｔｉからなる層の上に、Ａｌからなる層をさらに有してもよい。ソース電極１１６およびドレイン電極１１８が、リフトオフ法を用いて、スパッタまたは蒸着で形成される。次に、ソース電極１１６およびドレイン電極１１８が熱処理されてよい。熱処理により、オーミック特性が良くなる。熱処理は、７００℃、３０分間行われてよい。

ゲート電極１２０が、リンをドープしたポリシリコンで、ＣＶＤおよびフォトリソグラフィーで形成される。ゲート電極１２０はＮｉからなる層、および、Ｎｉからなる層上に形成されたＡｕからなる層で形成されてもよい。ゲート電極１２０が、リフトオフ法を用いて、スパッタまたは蒸着により一体で形成されてよい。

図２に、第１の実施形態に係るＦＥＴ１００の伝達特性を示す。図２の曲線Ａが第１の実施形態に係るＦＥＴ１００の伝達特性である。横軸がゲート電圧（Ｖ）、縦軸がドレイン電流（Ａ／ｍｍ）を表す。比較例として、バックバリア層１０６を備えないこと以外は第１の実施形態に係るＦＥＴ１００と同じであるＦＥＴの伝達特性を、曲線Ｂとして示した。

図２の曲線Ａで伝達特性を示したＦＥＴ１００では、バッファ層１０４が厚さ６０００ｎｍのＧａＮ、バックバリア層１０６が厚さ７５０ｎｍのＡｌＧａＮ、チャネル層１０８が厚さ５０ｎｍの不純物をドープしていないＧａＮ、電子供給層１１２が厚さ２４ｎｍのＡｌＧａＮ、絶縁膜１１４が厚さ６０ｎｍのＳｉＯ_２で、それぞれ形成された。このとき、リセス部１２２以外におけるチャネル層１０８のキャリア濃度は１×１０^１６ｃｍ^−３であった。

また、図２の曲線Ａで伝達特性を示したＦＥＴ１００では、ソース電極１１６およびドレイン電極１１８の長さが１００００ｎｍ、リセス部１２２の底部の長さが１０００ｎｍ、ソース電極１１６とリセス部１２２の底部の距離が３５００ｎｍ、ドレイン電極１１８とリセス部１２２の底部の距離が１２０００ｎｍである。このとき、リセス部１２２の底部のドレイン電極１１８側端部から、ゲート電極１２０のドレイン電極１１８側端部までの距離が２０００ｎｍであったので、ゲート電極１２０は、ドレイン電極１１８側に長さ２０００ｎｍの、いわゆるフィールドプレートを有し、フィールドプレートの端部からドレイン電極１１８までの距離が１００００ｎｍである。ここで、ソース電極１１６、ドレイン電極１１８およびフィールドプレートの長さとは、ソース電極１１６とドレイン電極１１８との間の電流の向きに平行な方向の長さをいう。第１の実施形態に係るＦＥＴ１００は、バックバリア層１０６を備えるので、バックバリア層１０６を備えないＦＥＴよりＶｔｈが大きい。

図３は、第１の実施形態に係るＦＥＴ１００のリセス部１２２におけるキャリア濃度（ｃｍ^−３）およびＶｔｈ（Ｖ）を示す図である。横軸は、Ａｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）からなるバックバリア層１０６のＡｌの組成比Ｘを％で示す。左側の縦軸がリセス部１２２におけるキャリア濃度（ｃｍ^−３）を示す。右側の縦軸がＶｔｈ（Ｖ）を示す。破線は、リセス部１２２における、チャネル層１０８の厚さ（ｔ）が５０ｎｍであるＦＥＴ１００に対応する。実線は、リセス部１２２におけるチャネル層１０８の厚さ（ｔ）が１５０ｎｍであるＦＥＴ１００に対応する。Ａｌの組成比Ｘが小さいと、Ｖｔｈを大きくする効果が小さいので、Ａｌの組成比Ｘは０．０５以上が好ましく、０．１がより好ましい。Ｘが０．０５以上のとき、Ｖｔｈが４．５Ｖ以上である。

リセス部１２２におけるチャネル層１０８の厚さ（ｔ）が５０ｎｍであり、Ｘが０．０５以上の時、Ｖｔｈが９Ｖ以上で、リセス部１２２におけるチャネル層１０８のキャリア濃度が４×１０^１２ｃｍ^−３以上である。リセス部１２２におけるチャネル層１０８の厚さ（ｔ）が５０ｎｍであり、Ｘが０．１以上の時、Ｖｔｈが１５Ｖ以上で、リセス部１２２におけるチャネル層１０８のキャリア濃度が４×１０^１２ｃｍ^−３以上である。リセス部１２２におけるチャネル層１０８の厚さ（ｔ）が１５０ｎｍであり、Ｘが０．０５以上の時Ｖｔｈが４．５Ｖ以上であり、リセス部１２２におけるチャネル層１０８のキャリア濃度が７×１０^１２ｃｍ^−３以上である。したがって、リセス部１２２の下に設けられたチャネル層１０８の、少なくとも一部の厚さが、５０ｎｍ以上であることが好ましい。

図４は、第１の実施形態に係るＦＥＴ１００のリセス部１２２におけるキャリア濃度（ｃｍ^−３）を横軸に、Ｖｔｈ（Ｖ）を縦軸にして示した図である。リセス部１２２における、チャネル層１０８の厚さ（ｔ）が、それぞれ、５０ｎｍおよび１５０ｎｍであるときのチャネル層１０８のキャリア濃度（ｃｍ^−３）およびＶｔｈ（Ｖ）を示す。リセス部１２２においけるチャネル層１０８の厚さが薄い方が、Ｖｔｈが高いが、キャリアの濃度が低い。

リセス部１２２におけるチャネル層１０８の厚さ（ｔ）が薄くなると、チャネル層１０８がバックバリア層１０６に発生した負の分極電荷の影響を受けやすくなる。したがって、チャネル層１０８の空乏化によってＶｔｈが高くなり、かつ、リセス部１２２におけるチャネル層１０８のキャリアの濃度が低くなる。

図５は、第１の実施形態に係るＦＥＴ１００の、リセス部１２２におけるバンド構造を示す図である。縦軸はエネルギー準位を表し、Ｅ_Ｆはフェルミ準位を示す。横軸は、リセス部１２２におけるチャネル層１０８および電子供給層１１２の厚さ方向に対応する。横軸の０はバックバリア層１０６とチャネル層１０８との界面に対応する。実線および破線は、リセス部１２２における、チャネル層１０８の厚さ（ｔ）が、それぞれ、２００ｎｍおよび８００ｎｍであるＦＥＴ１００に対応する。

リセス部１２２におけるチャネル層１０８の厚さが８００ｎｍを超えると、コンダクションバンドがフェルミ準位（Ｅ_Ｆ）の下になる領域がほとんど無くなるので、リセス部１２２におけるチャネル層１０８のキャリアの濃度が低くなる。したがって、リセス部１２２におけるチャネル層１０８の厚さが、８００ｎｍ以下であることが好ましい。また、リセス部１２２において、チャネル層１０８の厚さが２００ｎｍ以下であると、チャネル層１０８のキャリア濃度が高くなり、バックバリア層１０６の負の分極電荷によりＶｔｈが高くなるので、より好ましい。

図６は、本発明の第２の実施形態に係るＦＥＴ２００の模式的な断面図である。図６において図１と同一の符号を付した要素は、図１において説明した要素と同一の機能および構成を有してよい。ＦＥＴ２００は、基板１０２、バッファ層１０４、バックバリア層１０６、チャネル層１０８、電子供給層１１２、絶縁膜１１４、ソース電極１１６、ドレイン電極１１８、ゲート電極１２０、および、ショットキー電極２０２を備える。

ショットキー電極２０２が、チャネル層１０８の上方であって、ゲート電極１２０およびドレイン電極１１８の間に、形成される。ゲート電極１２０とドレイン電極１１８との間で、絶縁膜１１４の一部が除去されて、ショットキー電極２０２が電子供給層１１２上に形成される。ショットキー電極２０２は、チャネル層１０８とショットキー接続する。ショットキー電極２０２は、リンをドープしたポリシリコンで、ＣＶＤおよびフォトリソグラフィーで形成される。

バックバリア層１０６およびリセス部１２２により、２ＤＥＧ１１０がゲート電極１２０の下方に形成されない。リセス部１２２におけるチャネル層１０８の厚さ（ｔ）を８００ｎｍ以下とすることで、ＦＥＴ２００は、Ｖｔｈが高く、かつ、リーク電流が低くなる。したがって、第２の実施形態に係るＦＥＴ２００はノーマリーオフとなる。ショットキー電極２０２が、ゲート電極１２０とドレイン電極１１８との間で、チャネル層１０８からホールを引き抜く。しがたって、第２の実施形態に係るＦＥＴ２００は、耐圧が高い。

ショットキー電極２０２は、絶縁膜１１４の一部が、バックバリア層１０６の上方とドレイン電極１１８との間で、エッチングで除去されてから、リンをドープしたポリシリコンで、ＣＶＤおよびフォトリソグラフィーで形成される。ショットキー電極２０２はＮｉからなる層、および、Ｎｉからなる層上に形成されたＡｕからなる層で形成されてもよい。Ｎｉ／Ａｕからなるゲート電極１２０が、リフトオフ法を用いて、スパッタまたは蒸着により形成されてよい。

図７は、本発明の第３の実施形態に係るＦＥＴ３００の模式的な断面図である。図７において図１と同一の符号を付した要素は、図１において説明した要素と同一の機能および構成を有してよい。ＦＥＴ３００は、基板１０２、バッファ層１０４、バックバリア層１０６、チャネル層１０８、絶縁膜１１４、ソース電極１１６、ドレイン電極１１８、および、ゲート電極１２０を備える。

バックバリア層１０６によってチャネル層１０８が空乏化し、リセス部１２２におけるチャネル層１０８のキャリア濃度が低い。リセス部１２２におけるチャネル層１０８の厚さ（ｔ）を８００ｎｍ以下とすることで、ＦＥＴ３００は、Ｖｔｈが高く、オフ状態のソース電極１１６とドレイン電極１１８との間のリーク電流が小さく、かつ、耐圧が高い。

チャネル層１０８が形成されてから、リセス部１２２がフォトリソグラフィーおよびエッチングで形成される。次に、絶縁膜１１４がチャネル層１０８上に形成される。絶縁膜１１４の一部が除去されて、チャネル層１０８上にソース電極１１６およびドレイン電極１１８が形成される。ソース電極１１６およびドレイン電極１１８は、Ｔｉからなる層、および、Ｔｉからなる層上に形成されたＡｌからなる層で形成される。ソース電極１１６およびドレイン電極１１８が、リフトオフ法を用いて、スパッタまたは蒸着で形成される。次に、ソース電極１１６およびドレイン電極１１８が熱処理されてよい。熱処理により、オーミック特性が良くなる。熱処理は、７００℃、３０分間行われてよい。

ゲート電極１２０が、絶縁膜１１４上に形成される。ゲート電極１２０が、リンをドープしたポリシリコンで、ＣＶＤおよびフォトリソグラフィーで形成される。ゲート電極１２０はＮｉからなる層、および、Ｎｉからなる層上に形成されたＡｕからなる層で形成されてもよい。ゲート電極１２０が、リフトオフ法を用いて、スパッタまたは蒸着で形成されてよい。

チャネル層１０８は、ソース電極１１６およびドレイン電極１１８が形成される領域に、コンタクト領域を有してもよい。コンタクト領域では、キャリアの濃度がチャネル層１０８の他の部分より高くてよい。コンタクト領域は、例えば、チャネル層１０８に不純物としてシリコン（Ｓｉ）がイオン注入されて形成されてよい。当該イオン注入は、コンタクト領域が形成される領域に開口を有するマスクがチャネル層１０８上にフォトリソグラフィーで形成されてから、行われてよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。例えば、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＧＩＴ（Ｇａｔｅ Ｉｎｊｅｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）に、本発明を適用できることが、当業者に明らかである。また、ＩＩＩ−Ｖ族化合物半導体であるＧａＡｓ（ヒ化ガリウム）に本発明を適用できることが明らかである。一例として、バックバリア層１０６がＡｌ_ｋＧａ_１−ｋＡｓ（０＜ｋ≦１）で、チャネル層１０８がＧａＡｓで、電子供給層１１２がＡｌ_ｍＧａ_１−ｍＡｓ（０＜ｍ≦１）で形成されてよい。

さらに、上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

以上説明したように、第１の実施形態に係るＦＥＴ１００、第２の実施形態に係るＦＥＴ２００、および、第３の実施形態に係るＦＥＴ３００は、Ｖｔｈが０Ｖより大きく、いわゆるノーマリーオフである。さらに、ＦＥＴ１００、ＦＥＴ２００、および、ＦＥＴ３００はソース電極１１６とドレイン電極１１８との間で、オフ状態でのリーク電流が小さく、かつ、耐圧が高く、同時にオン状態での抵抗が低い。

１００ ＦＥＴ、１０２ 基板、１０４ バッファ層、１０６ バックバリア層、１０８ チャネル層、１１０ ２ＤＥＧ、１１２ 電子供給層、１１４ 絶縁膜、１１６ ソース電極、１１８ ドレイン電極、１２０ ゲート電極、１２２ リセス部、２００ ＦＥＴ、２０２ ショットキー電極、３００ ＦＥＴ

Claims (8)

1. 基板の上方に、ＩＩＩ−Ｖ族化合物半導体で形成されたバックバリア層と、
   前記バックバリア層上に、前記バックバリア層よりバンドギャップエネルギーが小さいＩＩＩ−Ｖ族化合物半導体で形成され、前記バックバリア層の上方の少なくとも一部に設けられたリセス部において、他の部分より膜厚が薄いチャネル層と、
   前記チャネル層にオーミック接合された第１の電極と、
   少なくとも前記リセス部において前記チャネル層の上方に形成された第２の電極と、を備える
   半導体装置。
2. 前記バックバリア層がＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）からなり、
   前記チャネル層が、ＧａＮからなる請求項１に記載の半導体装置。
3. 少なくとも前記リセス部において、前記チャネル層上に形成された絶縁層をさらに備え、
   前記第２の電極が前記絶縁層上に形成された
   請求項１または２に記載の半導体装置。
4. 前記リセス部以外の少なくとも一部で、前記チャネル層と前記絶縁層との間に、前記チャネル層よりバンドギャップエネルギーが大きいＩＩＩ−Ｖ族化合物半導体で形成された電子供給層をさらに備える
   請求項３に記載の半導体装置。
5. 前記電子供給層がＡｌ_ＹＧａ_１−ＹＮ（０＜Ｙ≦１）からなる請求項４に記載の半導体装置。
6. 前記チャネル層にオーミック接合されたソース電極をさらに備え、
   前記第１の電極がドレイン電極であり、
   前記第２の電極がゲート電極である
   請求項１から５のいずれか一項に記載の半導体装置。
7. 前記チャネル層の上方であって、前記第２の電極および前記第１の電極の間に形成され、前記チャネル層とショットキー接続するショットキー電極をさらに備える請求項６に記載の半導体装置。
8. 前記バックバリア層上であって、前記リセス部における前記チャネル層の厚さが、８００ｎｍ以下である請求項１から７のいずれか一項に記載の半導体装置。

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